KR100272034B1

KR100272034B1 - 반도체 기억 장치

Info

Publication number: KR100272034B1
Application number: KR1019970014644A
Authority: KR
Inventors: 도루 단자와; 도모하루 다나까
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1996-04-19
Filing date: 1997-04-19
Publication date: 2000-11-15
Also published as: US6154403A; US6072719A; US6249479B1; KR970072440A

Abstract

본 발명에 따른 반도체 기억 장치는, 매트릭스상으로 배치된 복수의 메모리셀을 구비하는 복수의 블록을 가지는 메모리 셀 어레이 ; 상기 블록에 대응하도록 제공되는 착수의 어드레스 래치 회로; 상기 복수의 어드레스 래치 회로의 래치된 상태에 따라 블록 단위로 상기 메모리 셀 머레이를 액세스하는 행 디코더 ; 및 상기 모든 블록을 선택된 상태로 래치한 후 선택된 블록의 어드레스 래칭을 비선택 상태로 해제함으로써 상기 메모리 셀 어레이를 액세스하는 제어 회로를 포함한다.

Description

반도체 기억 장치

제1도는 본 발명의 제1 실시예에 따른 반도체 기억 장치 구조의 블록도.

제2도는 제1 실시예에 따른 반도체 기억 장치의 주요부의 회로도.

제3도는 통상의 판독 동작을 설명하는 전압 파형도.

제4도는 통상의 기입 동작을 설명하는 전압 파형도.

제5도는 통상의 소거 동작을 설명하는 전압 파형도.

제6도는 블록들을 일괄 선택하여 그 블록들내에 데이터를 기입하는 테스트에 관한 전압 파형도.

제7도는 블록들을 일괄 선택하여 그 블록들로부터 데이터를 소거하는 테스트에 관한 전압 파형도.

제8도는 비트선 누설 조사(bitline leak check)의 전압 파형도.

제9도는 “0”데이터를 기억하는 메모리 셀로부터의 데이터를 판독하는 일괄 가속 테스트(simultaneous acceleration test)의 동작 전압 파형도.

제10도는 본 발명의 제2 실시예에 따른 리던던시 어드레스 발생 회로(redundancy address generator circuit)의 회로도.

제11도는 제2 실시예의 동작 파형도.

제12도는 본 발명의 제3 실시예에 따른 다치 기억 불휘발성 메모리(multi-value storage nonvolatile memory)에 있어서의 일괄 기입/소거 테스트를 설명하는 도면.

제13도는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 메모리셀의 회로도.

제14도는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 기본 구조의 블록도.

제15도는 제5 실시예에 있어서의 비트선으로부터 IO선까지의 주변 회로의 회로도.

제16(a)도 내지 제16(c)도는 NAND형 다치 메모리, AND형 다치 메모리, 및 NOR형 다치 메모리의 회로도.

제17(a)도 및 제17(b)도는 행 디코더(row decoder)의 회로도.

제18도는 데이터 판독 동작의 파형도.

제19도는 데이터 기입 동작의 파형도.

제20도는 데이터 소거 동작의 파형도.

제21도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터 항목을 기입하는 테스트 방법에 관한 파형도.

제22도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터 항목을 기입하는 테스트 방법에 관한 파형도.

제23도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터 항목을 기입하는 테스트 방법에 관한 파형도.

제24도는 하나 걸러의 비트선에 상이한 데이터 항목을 기입하는 테스트 방법에 관한 파형도.

제25도는 하나 걸러의 비트선에 상이한 데이터 항목을 기입하는 테스트 방법에 관한 파형도.

제26도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터 항목을 기입하는 다른 테스트 방법에 관한 파형도.

제27도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터 항목을 기입하는 다른 테스트 방법에 관한 파형도.

제28도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터 항목을 기입하는 다른 테스트 방법에 관한 파형도.

제29도는 번-인(burn-in) 동작 파형도.

제30도는 번-인 동작 파형도.

제31(a)도 및 제31(b)도는 각각 DRAM과 SRAM의 예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기억 장치 2 : 셀 어레이의 웰(well) 전압 제어 회로

3 : 코맨드 버퍼 4 : 메모리 셀 어레이

5 : 행 디코더 6 : 글로벌(global) 워드선 구동 회로

8 : IO 버퍼 9 : 열 디코더(column decoder)

10 : 행 어드레스 발생 회로 11 : 열 어드레스 발생 회로

12 : 어드레스 버퍼 13 : NAND 유닛, 센스 증폭기겸 래치 회로

14 : 워드선/비트선 제어 신호 발생회로

15 : 프리챠지 회로

[발명의 목적]

[발명이 속하는 기술분야 및 그 분야의 종래기술]

본 발명은 반도체 기억 장치에 관한 것으로서, 특히 테스트에 적합한 동작모드를 가지는 반도체 기억 장치에 관한 것이다.

반도체 기억 장치는 일반적으로, 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되며 복수의 블록으로 나누어지는 메모리 셀 어레이 ; 블록 단위로 메모리 셀 어레이를 액세스하는 행 디코더; 메모리 셀에 기억된 데이터를 판독하는 워드선; 데이터에 대응하는 전압 또는 전류가 나타나는 비트선; 데이터의 판독시 비트선 전압을 증폭하여 출력하고, 데이터의 기입시 기입하는 데이터에 따라 비트선 전압을 공급하는 센스 증폭기 등을 포함한다.

모든 다른 제품과 마찬가지로, 반도체 기억 장치에서도 신뢰성 및 기타의 성능에 대한 테스트가 행해지고 있다. 테스트에 드는 비용은 테스트에 소요되는 시간에 달려 있다. 테스트에 드는 비용을 절감하기 위해서는, 테스트 시간을 단축해야 한다. 이를 달성하기 위하여, 복수의 메모리 셀과 주변 회로에 동시에 전압을 인가하여 테스트 시간을 단축시켰다.

전 메모리 셀의 데이터를 일괄적으로 재기입하는 테스트는 모든 블록을 선택하여 또든 워드선을 기입 전압으로 설정함으로써 행해진다. 그러나 결함이 있는 메모리 셀이 있으면, 이 결함으로 인한 누설 전류가 너무 커지게 되어, 기입 전압 레벨이 떨어지며 때로는 일괄 테스트를 할 수 없게 된다. 따라서, 결함있는 블록을 포함하는 블록을 선택하지 않음으로써, 나머지 블록의 메모리 셀을 일괄 테스트할 수 있어야 한다. 그러나, 종래의 반도체 기억 장치에서는, 모든 블록을 선택하거나 블록을 하나씩 선택하기 때문에, 결함있는 메모리 셀을 포함하지 않는 블록을 하나씩 선택해야 하는 문제를 발생시킨다.

1995년 2월자 ISSCC 기술 논문 개요, 128∼129쪽에 개시된 전기적으로 재기입가능한 불휘발성 반도체 기억 장치(EEPROM)에서는, nMOS 전송 게이트만을 사용하는 행 디코더가 사용된다. 이 행 디코더에 의하여, 선택된 상태에서는, 전송 게이트는 온(on)이 되어 전압을 워드선에 인가한다. 비선택 상태에서는, 전송 게이트가 오프되어 워드선이 플로팅 상태(floating state)가 된다.

비트선에 누설이 있는 경우, 메모리 셀의 데이터는 잘못 판독된다. 이러한 결함있는 비트선은 누설 전류가 없는 리던던시 비트선(redundancy bitline)으로 교체되어야 한다. 이를 위하여, 비트선에 누설이 있는지의 여부를 살피는 조사가 행해져야 한다. 종래의 반도체 기억 장치에서는, 비선택 상태의 모든 블록에 대하여 판독 동작을 행하기 때문에, 비트선 콘택트의 접합 누설(Junction leak)을 감지할수 있다. 플로팅 상태의 워드선이 비트선과 단락되어 있는 경우에는 누설이 없으므로 단락을 감지할 수 없다.

더욱이, 반도체 기억 장치의 양품률(良品率)을 향상시키기 위하여, 결함있는 열 또는 결함있는 행을 정상적인 것으로 교체하도록 리던던시가 사용된다. 종래의 리던던시는 다음과 같은 문제점이 있다. 교체 이후의 테스트에서 열 또는 행에 결함이 생긴 경우, 칩에 결함이 생긴다. 그리고, 다치(multi-vague)를 기억할 수 있는 반도체 기억 장치의 기입 시간은 일반적으로 길기 때문에, 재기입 테스트에 소요되는 시간도 길다.

상술한 바와 같이, 종래의 반도체 기억 장치에서는, 결함있는 메모리 셀을 가진 결함있는 블록이 있는 경우, 모든 블록을 선택하여 모든 워드선을 기입 전압으로 설정함으로써 전 메모리 셀의 데이터에 대한 일괄 재기입 테스트가 불가능하다. 더욱이, 비트선에 누설이 있는지의 여부를 살펴보기 위하여 조사를 행할 때, 비선택 상태의 모든 블록에 대하여 판독 동작을 수행하여, 비트선 콘택트의 접합누설을 감지할 수 있으나 플로팅 상태의 워드선과 비트선 사이의 단락은 감지할 수 없다.

또한, 다음과 같은 문제점도 있다. 결함있는 열 또는 결함있는 행을 교체하기 위한 리던던시 회로가 오동작하는 경우, 칩에 결함이 생긴다. 그리고, 다치를 기억할 수 있는 반도체 기억 장치의 기입 시간은 일반적으로 길기 때문에, 재기입테스트에 소요되는 시간도 길다.

반도체 기억 장치는, 매트릭스상으로 배치되는 메모리 셀을 가지는 메모리셀 어레이; 메모리 셀로부터의 데이터를 판독하는 워드선과 비트선; 및 센스 증폭기겸 래치 회로를 포탐한다. 센스 증폭기겸 래치 회로는 메모리 셀로부터의 데이터를 판독할 때 그 데이터에 대응하는 비트선 전압을 감지하며, 메모리 셀에 데이터를 기입할 때 기입하는 데이터에 대응하는 전압을 출력한다.

반도체 기억 장치의 제조 비용은, 칩 면적이 증가할수록 높아지며 테스트 시간이 길어질수록 더욱 높아진다. 종래의 반도체 기억 장치에서는, 비용을 감소시키기 위하여, 메모리 셀의 면적 뿐만 아니라 그 주변 회로에 의해 점유되는 면적도 가능한한 작게 만들고 있다. 예를 들어, 하나 이상의 비트선이 센스 증폭기겸 래치 회로를 공유하게 하여 칩의 센스 증폭기겸 래치 회로의 수를 감소시킴으로써 면적을 감소시키려는 시도가 행해지고 있다. 테스트 시간을 단축시키기 위하여, 테스트시에 하나 이상의 비트선을 동시에 선택하여 데이터를 기입하는 방법을 사용하고 있다.

그러나, 하나 이상의 비트선이 센스 증폭기겸 래치 회로를 공유하는 경우, 하나의 비트선만이 하나의 워드선에 의해 선택된 메모리 셀의 단일 센스 증폭기겸 래치 회로에 접속되기 때문에, 센스 증폭기겸 래치 회로 당 하나의 비트선에 접속된 메모리 셀만이 선택된다. 따라서, 이 경우, 회로 면적이 감소되더라도, 테스트시간은 센스 증폭기겸 래치 회로 당 비트선의 수에 대응하는 값으로 증가되어, 비용 절감의 효과가 작아진다.

이에 반하여, 다치를 기억할 수 있는 메모리를 구비하면, 단일 메모리 셀은 일 비트 이상의 기억 용량을 가지게 되므로, 단일 메모리 셀이 일 비트를 가지는 종래의 메모리에 비하여 비용을 감소시킬 수 있다. 회로의 논리값은 2치(이진수)이므로, 하나의 비트선에 대하여, 다치 메모리 셀에 대한 데이터의 기입 및 판독을 위한 하나 이상의 센스 증폭기겸 래치 회로가 필요하다. 따라서, 다치를 기억하는 반도체 메모리에서는, 특히 하나 이상의 비트선이 센스 증폭기겸 래치 회로를 공유하게 할 필요가 있다. 이 경우에도 역시, 테스트 시간은 센스 증폭기겸 래치 회로당 비트선의 수에 대응하는 값으로 증가되어, 비용 절감의 효과가 작아진다.

상술한 바와 같이 하나 이상의 비트선이 센스 증폭기겸 래치 회로를 공유하는 종래의 반도체 기억 장치에서는, 동작 테스트에 소요되는 시간이 센스 증폭기겸 래치 회로 당 비트선의 수에 대응하는 값으로 증가되어, 반도체 기억 장치의 제조비용 절감을 방해하는 요인이 된다.

[발명이 이루고자 하는 기술적 과제]

본 발명의 목적은 제품 테스트에 소요되는 시간을 단축시키고 테스트에 드는 비용을 절감할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 제1 양상에 따른 반도체 기억 장치는 다음의 구조를 사용한다.

(1) 매트릭스상으로 배치된 복수의 메모리 셀을 구비하는 복수의 블록을 가지는 메모리 셀 어레이, 상기 블록에 대응하도록 제공되는 복수의 어드레스 래치회로, 및 상기 복수의 어드레스 래치 회로의 래치된 상태에 따라 블록 단위로 상기 메모리 셀 어레이를 액세스하는 행 디코더를 포함하는 반도체 기억 장치에서,

(1-1) 상기 모든 블록을 선택된 상태로 래치한 후, 상기 선택된 블록의 어드레스 래칭을 비선택 상태로 해제함으로써 상기 메모리 셀 어레이를 액세스하는 제어 회로가 더욱 구비된다.

(1-2) 상기 제어 회로는 미리 조사된 불량 블록의 어드레스를 선택하여 상기 선택된 블록의 어드레스 래칭을 비선택 상태로 해제한다.

(1-3) 상기 제어 회로는 상기 모든 복수의 선택 블록과 모든 워드선을 선택하여 데이터를 판독하는 모드를 포함한다.

(1-4) 상기 제어 회로는 상기 모든 복수의 선택 블록과 모든 워드선을 선택하여 데이터를 기입하는 모드를 포함한다.

(1-5) 상기 제어 회로는 상기 모든 복수의 선택 블록과 모든 워드선을 선택하여 데이터를 소거하는 모드를 포함한다.

본 발명에 의하면, 행 디코더가 블록 어드레스 래치 회로를 구비하고 있는 반도체 기억 장치에서, 모든 블록이 일제히 선택 상태로 된 후, 결함있는 블록의 어드레스 래칭은 비선택 상태로 해제될 수 있어, 결함있는 블록 이외의 블록들을 하나씩 선택할 필요가 없어지므로, 정상적인 블록에 대한 데이터의 일괄적인 기입, 소거 및 판독을 용이하게 행할 수 있다.

nMOS 전송 게이트를 포함하는 행 디코더에 의하여, 하나 이상의 블록과 하나 이상의 글로벌 워드선을 일괄 선택하여 데이터를 판독함으로써 비트선 누설 조사를 행하므로, 워드건과 비트선간의 단락을 감지할 수 있다.

(3) 본 발명에 따른 반도체 기억 장치는, 매트릭스상의 행과 열로 배치된 메모리 셀을 포함하는 메모리 셀 어레이, 및 행 또는 열을 교체할 수 있는 복수의 리던던시 회로를 포함하며 ; 적어도 하나의 리던던시 회로는 적어도 하나의 다른 리던던시 회로와 교체될 수 있다. 행 또는 열 리던던시를 다른 것으로 교체할 수 있도록 함으로써, 리던던시의 결함이 칩의 결함으로 직결되지 않으므로 양품률이 향상된다.

(4) 본 발명에 따른 반도체 기억 장치는, 각각 n 물리량(n ≥ 3)을 가져서 n치 데이터를 기억할 수 있는 매트릭스상으로 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀의 데이터를 재기입하기 위한 제어 회로를 포함하며 ; 상기 제어 회로는 소정의 복수의 메모리 셀의 데이터를 상기 n 물리량의 최소량에 대응하는 최소 데이터 항목으로부터 상기 n 물리량의 최대량에 대응하는 최대 데이터 항목까지 또는 상기 n 물리량의 최대량에 대응하는 최대 데이터 항목으로부터 상기 n 물리량의 최소량에 대응하는 최소 데이터 항목까지 데이터를 일괄 재기입한다. 여기서, 상기 제어 회로는 상기 모든 복수의 메모리 셀의 데이터를 일괄 재기입한다. 메모리 셀 어레이는 적어도 하나의 블록을 포함하며, 상기 제어 회로는 상기 블록의 메모리 셀의 데이터를 일괄 재기입한다.

다치 메모리에서, 하나 이상의 메모리 셀의 내용을 최소 상태로부터 최대 상태까지 또는 최대 상태로부터 최소 상태까지 일괄하여 재기입함으로써 테스트 시간을 단축시킬 수 있다. 아울러, 전하 축적층에 전하를 축적하고 축적된 전하량에 따라 하나 이상의 임계전압을 메모리 트랜지스터에 제공함으로써 정보를 저장하는 불휘발성 반도체 기억 장치에서, 메모리 셀의 게이트에 대한 웰의 전압을 포지티브(positive)로 만듬으로써 하나 이상의 메모리 셀로부터의 데이터를 판독하거나 데이터 항목을 유지하는 일괄 가속 테스트를 실현할 수 있다.

상술한 바와 같이, 본 발명의 제1 양상에 따르면 모든 블록이 동시에 선택상태가 된 후 결함있는 블록의 어드레스 래칭이 비선택 상태로 해제되므로, 정상 블록에 대한 데이터의 일괄 기입, 소거 및 판독의 테스트를 용이하게 행할 수 있다. 더욱이, 다치 메모리의 데이터를 재기입하는 테스트에서는, 재기입에 대해 스트레스를 최소화 할 수 있다. 따라서, 제품 테스트에 소요되는 시간을 단축시킬 수 있어, 테스트에 드는 비용을 절감하는데 기여하는 반도체 기억 장치를 실현할 수 있다.

아울러, 비트선 누설 조사시, 워드선과 비트선 사이의 단락을 감지할 수 있으며, 리던던시의 결함을 교정할 수 있다. 따라서, 테스트의 신뢰성을 향상시키고 제품의 양품률을 향상시킬 수 있다.

본 발명의 제2 양상에 따른 반도체 기억 장치는 다음의 구조를 가진다.

(1) 본 반도체 기억 장치는, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이 ; 상기 복수의 비트선중의 적어도 하나에 선택적으로 접속되어 메모리 셀로부터의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 메모리 셀에 데이터를 기입할 때 기입 데이터에 대응하는 전압을 비트선에 출력하는 센스 증폭기겸 래치 회로; 상기 복수의 비트선중의 적어도 하나에 선택적으로 접속되어, 메모리 셀에 데이터를 기입할 때 센스 증폭기겸 래치 회로에 접속되어 있지 않은 복수의 비트선에 메모리 셀의 데이터를 변경시키지 않는 전압을 출력하는 프리차지 회로; 및 상기 센스 증폭기겸 래치 회로를 상기 모든 복수의 비트선과 비 접속상태로 하고, 상기 프리차지 회로를 상기 모든 복수의 비트선에 접속하며, 두 인접해 있는 비트선 중의 하나에 기입 전압을 그리고 상기 두 인접해 있는 비트선 중의 나른 하나에 비기입 전압을 출력하고 상기 선택 워드선을 공유하는 복수의 메모리 셀에 데이터를 일괄 기입하는 제어 회로를 포함한다.

(2) 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이, 하나의 이상의 비트선에 선택적으로 접속되어 메모리셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 메모리 셀에 데이터를 기입할 때 기입 데이터에 대응하는 전압을 비트선에 출력하는 센스 증폭기겸 래치 회로; 비트선에 선택적으로 접속되어, 메모리 셀에 데이터를 기입할 때 센스 증폭기겸 래치 회로에 접속되어 있지 않은 비트선에 메모리 셀의 데이터를 변경하지 않는 전압을 출력하는 프리차지 회로를 포함한다.

(2-1) 센스 증폭기겸 래치 회로는 모든 비트선으로부터 비 접속되며 프리차지회로는 모든 비트선에 접속되어 기입 전압 또는 비기입 전압을 비트선에 출력하여, 선택된 워드선을 공유하는 메모리 셀에 동일한 데이터를 일괄 기입한다.

(2-2) 상기 프리차지 회로를 상기 복수의 비트선으로부터 비접속 상태로 하고, 상기 센스 증폭기겸 래치 회로를 상기 복수의 비트선에 접속하며, 상기 선택된 워드선을 공유하는 복수의 메모리 셀에 동일한 데이터를 일괄 기입하는 제어 회로를 더욱 구비한다.

(2-3) 센스 증폭기겸 래치 회로는 기입 전압을 출력하도록 래치되며, 프리차지 회로는 센스 증폭기겸 래치 회로와 함께 비트선에 접속된다.

(2-4) 센스 증폭기겸 래치 회로는 모든 비트선으로부터 비접속되며 프리차지회로는 비트선에 접속되어 기입 전압 또는 비기입 전방을 비트선에 출력하여, 선택된 워드선을 공유하는 메모리 셀에 데이터를 일괄 기입한다.

(2-5) 상기 센스 증폭기겸 래치 회로를 래치하여 상기 복수의 비트선에 기입전압 및 비기입 전압 중의 적어도 하나를 출력시키고 상기 센스 증폭기겸 래치 회로를 모든 비트선으로부터 비접속시키는 제어 회로를 더욱 포함한다. 아울러, 프리차지 회로가 비트선들로부터 비접속되고 모든 블록이 비선택 상태가 된 후, 소거동작이 행해진다.

(3) 본 반도체 기억 장치는, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이 ; 상기 복수의 메모리 셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 상기 복수의 메모리셀에 데이터를 기입할 때 기입 데이터에 대응하는 전압을 비트선에 출력하는 센스증폭기겸 래치 회로, 상기 센스 증폭기겸 래치 회로를 선택하여 입력/출력선에 접속하는 복수의 열 디코더; 및 상기 복수의 열 디코더를 일괄적으로 선택 상태로 되게 하는 제어 회로를 포함한다.

(4) 항목 (1) 및 (2)에서, 복수의 워드선은 선택 상태가 되며 기입 전압이 인가된다.

(5) 항목 (1) 및 (2)에서, 하나 이상의 블록이 선택 상태가 된 후, 기입 전압이 하나 이상의 워드선에 인가된다.

(6) 항목 (1) 및 (2)에서, 메모리 셀 어레이는 복수의 블록으로 나뉘어지며 상기 모든 복수의 블록은 비선택 상태가 되어 기입 전압이 상기 모든 복수의 워드선에 인가되는 것을 방지한다.

(7) 항목 (1) 및 (2)에서, 하나의 이상의 열 디코더가 일괄적으로 선택 상태가 된다.

(8) 항목 (1), (2) 및 (3)에서, 메모리 셀은 다치를 기억할 수 있다.

본 발명의 제2 양상에 따르면, 동작 테스트 수행시 모든 비트선을 센스 증폭기겸 래치 회로에 접속하는 한편 프리차지 회로를 비트선들로부터 비접속시킴으로써 서로 다른 비트선이라도 선택된 워드선을 공유하는 메모리 셀에 데이터 항목을 일괄 기입할 수 있다. 마찬가지로, 모든 비트선을 프리차지 회로에 접속하는 한편 센스 증폭기겸 래치 회로를 비트선들로부터 비접속시킴으로써 서로 다른 비트선이라도 선택된 워드선을 공유하는 메모리 셀에 데이터 항목을 일괄 기입할 수 있다. 즉, 센스 증폭기겸 래치 회로 또는 프리차지 회로를 모든 비트선에 접속함으로써 하나 이상의 비트선에 있어서의 메모리 셀에 대하여 데이터를 동시에 기입할수 있어 테스트 시간을 단축시킨다. 모든 비트선이 동시에 선택되어 일괄 기입 또는 스트레스 테스트를 행할 수 있으므로, 테스트에 소요되는 시간을 단축시킬 수 있으며 비용을 절감할 수 있다. 아울러, 래치된 데이터에 상관없이 전 비트선을 선택할 수 있으며 일괄 기입 또는 스트레스 테스트를 행할 수 있으므로, 테스트에 소요되는 시간을 단축시킬 수 있으며 비용을 절감할 수 있다.

더욱이 프리차지 회로는 모든 비트선에 접속되는 한편 센스 증폭기겸 래치회로는 비트선들에 비접속될 때, 두 개의 인접해 있는 비트선에 기입 전압 및 비기입 전압을 출력함으로써 이들 비트선들간의 스트레스 테스트를 행할 수 있게 된다.

또한, 센스 증폭기겸 래치 회로와 프리차지 회로를 비트선들에 전속하면서 센스증폭기겸 래치 회로를 래치하여 기입 전압을 출력하고 프리차지 회로의 전압을 센스 증폭기겸 래치 회로의 전압과 동일하게 유지하거나 또는 센스 증폭기겸 래치 회로를 모든 비트선으로부터 비접속하면서 센스 증폭기겸 래치 회로를 래치하여 기입 전압 또는 비기입 전압을 비트선에 출력함으로써, 셀 부분 이외의 트랜지스터에 대한 테스트를 용이하게 행할 수 있다.

이때, 하나 이상의 열 디코더를 동시에 선택된 상태로 함으로써, 셀 부분 이외의 트랜지스터를 테스트하는데 소요되는 시간을 단축할 수 있으며 비용을 절감할 수 있다.

본 발명의 기타의 목적 및 이점들은 다음의 상세한 설명에서 더욱 명확해질 것이며, 또한 본 발명을 실시함으로써 알 수 있을 것이다. 본 발명의 목적 및 이점은 첨부된 청구 범위에서 특정한 수단 및 구성에 의하여 실현될 수 있을 것이다.

[발명의 구성 및 작용]

본 명세서에 포함되어 일부를 구성하는 첨부 도면은 본 발명의 바람직한 실시예를 예시하며, 앞서 기재된 일반적인 설명과 다음에 기재될 바람직한 실시예의 상세한 설명과 더불어, 본 발명의 원리를 설명하는 역할을 한다.

다음에, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.

제1도는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 블록도이다.

코맨드 버퍼(3)는, 입력 코맨드에 따라서 제어 신호를 메모리 셀 어레이(4)의 웰 전압 제어 회로(2), 행 디코더(5), 글로벌 워드선 구동 회로(7), 비트선 제어 회로(7), 행 어드레스 발생 회로(10) 및 열 어드레스 발생 회로(11)에 전송한다. 기입 데이터와 판독 데이터는 IO 버퍼(8)를 통하여 반도체 기억 장치(1) 외부의 관련 회로와 교환된다. 비트선 제어 회로(7)는 메모리 셀의 비트선에 접속된다. 열 어드레스 발생 회로(11)의 출력에 의하여 제어되는 열 디코더(9)는 선택된 비트선 제어 회로(7)를 10 버퍼(8)에 접속한다.

제2도는 본 발명에 따른 장치의 주요부의 회로도이다. 본 실시예에서, 메모리 셀 어레이는 NAND 유닛(13)을 매트릭스상으로 배치하도록 구성되어 있다. 8개의 워드선이 하나의 블록을 구성한다. 선택 게이트(SGD, SGS)는 직렬 접속된 메모리 셀(M1 내지 M8)의 양단에 접속된다.

제3도는 통상의 판독 동작을 설명하는 파형도이다. 스탠바이(standby) 상태에서, PRE와 SBL은 하이(high)로 설정되고, VSA는 로우(low)로 설정되며, 모든 비트선(BLj)과 노드(N2)는 로우로 설정되고, 노드(N1)은 하이로 설정된다. 모든 로우 어드레스(Pi, Qi, Ri)는 스탠바이 상태에서 로우로 설정되며 모든 블록의 전송게이트(QN11 내지 QN14)는 오프(off)이다.

SBL이 로우가 된 후, VSA는 하이가 되며, 비트선은 프리차지된다. 이때, 선택된 어드레스(Pi, Qi, Ri)는 하이가 되면서, 모든 전송 게이트(QN11 내지 QNl4)를 온(On)시킨다. 이에 반하여, 비선택 어드레스(Pi, Qi, Ri)는 로우로 남아, 모든 전송 게이트(QN11 내지 QNl4)는 오프된다.

그 후, PRE는 로우가 되어, 비트선을 플로팅 상태가 되게 한다. 선택된 글로벌 워드선(VCG1)은 로우로 남으며, 그 외의 VCG2 내지 VCG8과 글로벌 선택선(VSGD, VSGS)은 하이가 된다. 선택된 블록의 워드선(WL1i 내지 WL8i) 및 선택 게이트선(SGDi, SGSi)은 글로벌 워드선(VCG1 내지 VCG8) 및 글로벌 선택선(VSGD, VSGS)과 동 전위가 된다.

선택된 메모리 셀[Mi(i, j)]의 임제전압이 0 V 보다 낮은 경우(“1”), 비트선(BLj)은 로우가 될 것이다. 임제전압이 0 V 보다 높은 경우(“0”), 비트선은 하이로 남을 것이다. 워드선이 로우가 된 후, SENSE는 하이가 된다. 이 경우, 만일 비트선이 하이이면 nMOS 트랜지스터(QN16)는 온일 것이며 노드(N1)을 로우 레벨로 반전시킨다. 만일 비트선이 로우이면, nMOS 트랜지스터(QN16)는 오프일 것이며, 노드(N1)를 하이로 유지시킨다. 인버터(15, 16)에 의하여 래치된 데이터는 열선택 신호(CLSi)에 의하여 IO 버퍼에 전송된다.

제4도는 통상의 기입 동작을 설명하는 전압 파형도이다. SBL이 로우가 된후 VSA와 SENSE가 하이가 된다. 이러한 동작의 결과, 센스 증폭기겸 래치 회로(7)의 모든 내부 노드(N1)는 로우로 설정된다. 이것은, 리던던시로 교체된 열을 기입 비선택 상태로 되게 하기 위하여 행해진다. 이때, 선택된 어드레스(Pi, Qi, Ri)는 하이가 되어, 모든 전송 게이트(QN11 내지 QN14)를 온시킨다. 이에 반하여, 비선택된 어드레스(Pi Qi, Ri)는 로우로 남아, 모든 전송 게이트(QN11 내지 Q7N14)가 오프된다.

기입 데이터는 IO선으로부터의 CSLj에 의하여 센스 증폭기겸 래치 회로(7)에 도입된다. “0” 기입 데이터가 입력되는 경우에만, 래치 상태가 반전된다. 모든 기입 데이터가 입력된 후, SBL은 VM10(약 10 V)으로 설정되며 비트선은 기입데이터가 “0” 또는 “1”인지의 여부에 따라서 0 V 또는 VCC로 설정된다. 선택된 글로벌 워드선(VCG1)과 글로벌 선택선(VSGS)을 로우 레벨로 하면서, 그 외의 VCG2 내지 VCG8은 VM10으로 설정되고 글로벌 선택선(VSGD)는 VCC로 설정된다.

그 후 선택된 글로벌 워드선(VCG1)은 VPP(약 20 V)로 된다. 선택된 블록의 워드선(WL1i 내지 WL8i) 및 선택 게이트선(SGDi SGSi)은 글로벌 워드선(VCG1 내지 VCG8) 및 글로벌 선택선(VSGD, VSGS)과 동 전위이다.

“0” 기입시, 메모리 셀의 게이트와 채널 사이의 전위차는 VPP이며, FN 터널전류가 흐르게 하고, 그 결과 메모리 셀의 임제전압은 포지티브가 된다. 이에 반하여 “1” 기입시, 게이트와 채널 사이의 전위차는 로우이기 때문에, 터널 전류가 흐르지 않고, 그 결과 임제전압은 변경되지 않은 상태 즉 네거티브(negative)로 유지된다.

제5도는 통상의 소거 동작을 설명하는 전압 파형도이다. SBL과 PRE가 로우가 된 후, 선택된 어드레스(Pi, Qi, Ri)는 하이가 되며 SBDlch는 하이가 된다. 이러한 동작의 결과, 선택된 어드레스가 래치된다. 하나 이상의 블록 어드레스가 입력될 수 있다. 인버터(I2, I3)를 포함하는 블록 어드레스 래치 회로는 하나 이상의 블록을 선택할 수 있다.

SBDlch가 로우가 된 후 모든 어드레스(Pi, Qi Ri)는 하이가 되며 /ERA는 로우가 된다. 이때, 선택된 블록의 모든 전송 게이트(QN11 내지 QN14)는 온이 된다. 이에 반하여, 비선택 블록의 전송 게이트(QN11 내지 QN14)는 오프로 남는다. 메모리 셀의 웰 전압(Vwell)은 VPP로 충전된다. 선택된 메모리 셀의 게이트 전압은 0 V이며 플로팅 상태인 비선택 메모리 셀의 게이트 전압은 웰과의 용량성 커플링(capacitive coupling) 때문에 VPP에 가깝게 상승한다. 따라서 FN 전류는 VPP의 전위차 때문에 선택 메모리 셀의 게이트와 펄의 사이에 흘러, 메모리 셀의 임계전압을 네거티브로 만든다.

이에 반하여, 비선택 메모리 셀의 게이트와 웰 사이의 전위차는 작기 때문에, FN 전류가 흐르지 않아, 임제전압이 변경되지 않은채 유지된다. 모든 선택선(SGDi, SGSi)은 플로팅 상태에 있으므로, 이들의 전압은 VPP에 가까이 상승한다. 비트선(BLj)와 소스선(SL)은 웰과의 접합이 포워드-바이어스(forward-bias)되기 때문에 VPP에 가까이 충전된다.

제6도는 블록들에 대하여 일괄하여 데이터를 기입하는 테스트 동작의 전압 파형도이다. 이것은 Pi, Qi, Ri, SBDlch, UBDlch 및 /ERA의 통상 기입 동작과는 상이하다.

기입 펄스가 인가되기 전에, 모든 Pi, Qi, Ri는 하이가 되고 SBDlch는 하이가 되어, 모든 블록들이 선택 상태가 되게 한다. 그 후, 미리 조사된 불량 블록의 어드레스가 입력된다. 블록의 선택 상태는 UBBlch 하이(high)시 비선택 상태로 해제된다. 그 후, /ERA는 로우가 되며 전송 게이트는 래치 회로의 상태에 따라 온 또는 오프된다. 이 동작에 의하여, 정상 메모리 셀에 대한 데이터 일괄 기입 테스트가 실현된다. 모든 비트선을 0 V로 설정함으로써 일괄 “0”기입 테스트가 수행된다. 모든 비트선을 VCC로 설정함으로써 일괄 “1” 기입 테스트가 수행된다.

제7도는 블록들로부터 데이터를 일괄하여 소거하는 테스트 동작을 설명하는 전압 파형도이다. 이것은 Pi, Qi, Ri, SBDlch, UBdlch 및 /ERA의 통상 기입 동작과는 상이하다.

소거 펄스가 인가되기 전에, 모든 Pi, Qi, Ri는 하이가 되고 SBDlch는 하이가 되어, 모든 블록들이 선택 상태가 되게 한다. 그 후, 미리 조사된 불량 블록의 어드레스가 입력된다. 블록의 선택 상태는 UBDlch 하이(hogh)시 비선택 상태로 해제된다. 그 후, /ERA는 로우가 되며 전송 게이트는 래치 회로의 상태에 따라 온 또는 오프된다. 이 동작에 의하여, 정상 메모리 셀에 대한 데이터의 일괄 소거 테스트가 실현된다.

제8도는 비트선 누설 조사의 전압 파형도이다. 이것은 Pi, Qi, Ri, SBDlch, UBDlch, /EAR VSGD, VCG2 내지 VCG8 및 VSGS의 통상 판독 동작과는 상이하다.

모든 Pi, Qi, Ri는 하이가 되고 SBDlch는 하이가 되어, 모든 블록들이 선택상태가 되게 한다. 그 후, 미리 조사된 불량 블록의 어드레스가 입력된다. 블록의 선택 상태는 UBDlch 하이(high)시 비선택 상태로 해제된다. 그 후, /ERA는 로우가 되며, 전송 게이트는 래치 회로의 상태에 따라 온 또는 오프된다.

모든 VCG1 내지 VCG8은 선택 상태로 되어 0 V로 고정되며, 모든 VSGD와 VSGS는 0 V에 고정된다. 비트선 누설이 전혀 없는 경우, 모든 비트선은 하이로 유지된다. 누설이 있는 비트선이 로우가 될 때, 로우 상태를 감지할 수 있다. 이러한 동작에 의하여 비트선 누설 조사를 실현할 수 있다. UBDlch가 로우 레벨로 고정될때, 선택 상태에 있는 모든 블록에 대하여 누설 조사가 행해질 수 있다.

제9도는 “0” 데이터를 기억하는 메모리 셀로부터의 데이터를 판독하는 일괄 가속 데스트 동작의 전압 파형도이다. 이것은 Vwell의 전압 레벨만 제7도와 다르다. 즉, 전압이 VPP보다 낮은 경우, 전압은 VCC가 된다. “0”셀이 선택되어 판독될 때, 게이트가 0 V이고 드레인이 VCC가 되는 경우가 있다. 이 실시예에 의하여, 전 메모리셀 또는 하나 이상의 선택된 블록의 메모리 셀로부터의 데이터를 판독하는 일괄 가속 테스트를 실현할 수 있다.

상술한 바와 같이, 본 실시예에 의하여, 행 디코더(5)가 블록 어드레스 래치 회로[인버터(I2, I3)]를 구비하고 있는 반도체 기억 장치에서, 모든 블록을 동시에 선택 상태로 한 후 불량 블록의 어드레스의 래칭을 비선택 상태로 해제할 수 있다. 이 때문에, 불량 블록 이외의 블록을 하나씩 선택할 필요가 없어져, 정상 블록에 대한 데이터의 일괄 기입, 소거 또는 판독 테스트를 용이하게 행할 수 있다.

더욱이, nMOS 전송 게이트를 포함하는 행 디코더에서 블록과 블록 글로벌 워드선을 동시에 선택하고 이들로부터 데이터를 판독함으로써 비트선 누설 조사를 행하므로, 워드선과 비트선 사이의 단락을 감지할 수 있다.

[제2 실시예]

제10도는 본 발명의 제2 실시예를 설명하는 리던던시 어드레스 발생 회로의 회로도이다. 제11도는 이 회로의 동작을 설명하는 파형도이다.

ADRENBB가 로우가 된 후, 어드레스(A1 내지 A8)가 입력된다. 어드레스 패턴(A1 내지 A8 그리고 1B 내지 8B)이 언어진 퓨즈(F1 내지 F8 그리고 F1B 내지 F8B)의 패턴과 일치하면, 노드(N3)는 하이로 남는다. 전자가 후자와 일치하지 않으면, 노드(N3)는 로우가 된다. 이에 반하여, 퓨즈(F9)가 끊어지면, 노드(N4)는 하이로 남으며, 그렇지 않으면 노드(N4)는 로우가 된다. 따라서, ADDRTM이 하이가 되는 경우, 만일 입력 어드레스를 교체한 후 퓨즈(F9)가 끊어지지 않으면, 리던던시 어드레스(RAn)는 하이가 된다.

이에 반하여, 입력 어드레스에 대응하는 퓨즈가 끊어지지 않거나 입력 어드레스에 대응하는 퓨즈가 끊어지고 그 후 테스트시 교체된 행 또는 열이 불량하고 퓨즈(F9)가 끊어져 있는 경우, 리던던시 어드레스(RAn)는 로우가 된다. 퓨즈(F9)가 끊어지는 경우, 다른 리던던시 패턴을 프로그램함으로써 행 또는 열을 교체할 수 있다.

이 제2 실시예에 의하여 행 또는 열 리던던시는 서로 교체될 수 있으므로, 불량 리던던시가 칩의 결함으로 직결되지 않아, 수율을 향상시킬 수 있다.

[제3 실시예]

제12도는 본 발명의 제3 실시예에 따른 다치 기억 불휘발성 메모리에 대한 데이터의 기입 및 소거를 테스트하는 방법을 설명하는 도면이다. 제12도는 4치 기억 불휘발성 메모리의 경우를 도시한다. 최소 임제전압 분포를 “1”, 최대 임계전압을 “4”라고 하기로 한다. 일괄 기입 및 소거 테스트는 “1”과 “4” 사이에서 수행된다. 이것은 테스트에 소요되는 시간을 단축시킨다.

제3 실시예에 따르면, 4치 메모리에 한정되지 않으며, 다치 메모리에 있어서 최소 상태에서 최대 상태로 또는 최대 상태에서 최소 상태로 메모리 셀의 내용을 일괄하여 재기입함으로써 테스트 시간을 단축할 수 있다.

[제4 실시예]

제13도는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀의 회로도이다. 제4 실시예에 있어서의 전압 관계는 다음과 같다.

WL → OV

SL → 플로팅

BL → 플로팅

Vwell → Vcc

이러한 전압 관계하에서, 임제전압이 상승하고 있는 메모리 셀로부터의 데이터의 판독 가속 테스트를 실현할 수 있다.

즉, 전하 축적층에 전하를 축적하여 그 축적량에 따라 하나 이상의 임계전압을 메모리 트랜지스터에 제공하여 정보를 기억하는 불휘발성 반도체 기억 장치에서, 메모리 셀로부터의 데이터를 판독하는 일괄 가속 테스트나 일괄 데이터 유지가속 테스트를 실현할 수 있다.

제14도는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 블록도이다. 제14도에서, 제1도에서와 동일한 부분은 동일한 참조 부호로 표시된다.

[제5 실시예]

제5 실시예에 따른 반도체 기억 장치는, 워드선과 비트선에 의하여 선택되는 메모리 셀이 매트릭스상으로 배치되는 메모리 셀 어레이(4); 워드선을 선택하여 메모리 셀에 특정 전압을 인가하는 행 디코더(5); 판독 동작시 데이터에 대응하는 비트선 전압을 감지하고 기입 동작시 기입하는 데이터에 대응하는 전압을 비트선에 출력하는 센스 증폭기겸 래치 회로(13), 제어 신호를 워드선과 비트선에 공급하는 워드선/비트선 제어 신호 발생 회로(14) 메모리 셀에 데이터를 기입할 때 센스 증폭기겸 래치 회로(13)에 선택적으로 접속되지 않은 비트선으로 메모리 셀의 데이터가 변경되는 것을 방지하기 위한 전압을 출력하는 프리차지 회로(17), 메모리 셀내에 기입되는 입력 데이터와 메모리 셀로부터 판독되는 출력 데이터를 반도체 기억장치(1) 외부의 회로와 교환하는 10 버퍼(8); 센스 증폭기겸 래치 회로(13)를 선택하여 10선에 접속하는 열 디코더(9); 기입 코맨드와 판독 코맨드를 포함하는 코맨드를 발생시키는 코맨드 버퍼(3), 및 입력된 어드레스 또는 입력된 테스트 코맨드에 따라 열 어드레스 및 행 어드레스를 발생시키는 어드레스 버퍼(12)를 포함한다.

특정 동작 모드에서 메모리 셀의 웰에 전압을 인가하는 반도체 기억 장치의 경우, 셀 웰 전압 제어 회로(2)를 더욱 구비한다.

제15도는 본 실시예의 반도체 기억 장치에서 비트선과 10선과의 접속 관계를 포함하는 열 디코더(9), 센스 증폭기겸 래치 회로(13) 및 프리차지 회로(15)의 회로도이다.

다음에, 3치 NAND 플래시 메모리 셀을 포함하는 불휘발성 반도체 기억 장치를 사용하여 설명한다.

제17(a)도 내지 제16(c)도는 여러 종류의 메모리 셀 유닛의 구조를 도시한다(제16(a)도는 NAND 셀 유닛의 구조를 도시한다). 제17(a)도 및 제17(b)도는 행 디코더의 구조를 도시한다.

3치 센스 증폭기겸 래치 회로(13)는 인버터(I1, I2)를 포함하는 이진 센스증폭기 겸 래치 회로 및 인버터(I3, I4)를 포함하는 이진 센스 증폭기겸 래치 회로를 포함한다. 프리차지 회로(15)는 일대일 비율로 비트선에 접속되어 있다. 단일 3치 센스 증폭기겸 래치 회로는 스위치(QNH3, QNH4)에 의하여 두 비트선(Bitline E, Bitline 0)에 선택적으로 접속되어 있다. 더욱이, 3치 센스 증폭기겸 래치 회로(13)는 열 디코더(9)에 의하여 IO선에 접속되어 있다 메모리 셀의 3치 데이터 항목 “0” 내지 “2”와 임계전압들은 다음의 표 1과 같이 3치 센스 증폭기겸 래치회로(13)의 래치 데이터 항목(N1, N2)에 대응한다.

[표 1]

제18도 내지 제20도는 데이터의 판독 기입 및 소거 동작을 설명하는 파형도이다. 제5 실시예에서, 판독 동작 및 기입 동작시 Bitline E가 선택되고 Bitllne 0선택되지 않는 것으로 가정한다.

먼저, 제18도를 참조하여 판독 동작을 설명한다. 선택된 비트선은 1.5V로 충전된 후 플로팅 상태가 된다. 그리고, 비선택 워드선(WL2 내지 WL8)과 선택 게이트(SGS, SGD)는 전원 전압(VCC)으로 설정된다. 선택된 워드선은 0 V이다. 선택된 메모리 셀에 있어서의 데이터가 “0”이면, 비트선은 0 V로 방전된다. 선택된 메모리 셀에 있어서의 데이터가 “0”이 아니면, 비트선은 1.5 V로 유지된다.

비트선 전압은 신호(SBL1)에 직면하여 제1 이진 센스 증폭기로 판독된다. 따라서, 만일 데이터가 “0”이면, 노드(N1)는 로우 레벨이 될 것이다. 만일 데이터가 “1”또는 “2”이면, 노드(N1)는 하이 레벨이 될 것이다. 선택된 워드선은 VG1(=1.8 V)로 설정된다. 만일 선택된 메모리 셀에 있어서의 데이터가 “1”이면, 비트선은 0 V로 방출될 것이다. 만일 선택된 메모리 셀에 있어서의 데이터가 “2”이면, 비트선은 1.5 V로 남을 것이다. 만일 선택된 메모리 셀에 있어서의 데이터가 “0”이면, 비트선은 이미 0 V이다. 비트선 전압은 신호(SBL2)에 직면하여 제2이진 센스 증폭기로 판독된다. 따라서, 만일 데이터가 “0” 또는 “1”이면, 노드(N2)는 로우 레벨일 것이다. 만일 데이터가 “2”이면, 노드(N2)는 하이 레벨일 것이다(표 1 참조). 래치된 데이터는 시리얼로(serially) IO선에 판독된다.

다음에, 제19도를 참조하여 기입 동작을 설명한다. 전원 투입 후 칩을 적당히 동작시키는 충분한 전압에 도달하면, 파워 온(power-on) 신호(Pon)가 하이가 된다. 하이 레벨의 파워 온 신호는 3치 센스 증폭기겸 래치 회로(13)의 래치 데이터 항목(N1, N2) 모두를 로우 레벨이 되게 한다. 기입 데이터를 입력하는 코맨드가 들어오면, 코맨드 신호를 사용하여 래치 데이터 항목(N1, N2) 모두를 하이 레벨로 반전시킨다.

선택된 비트선은 기입 데이터 “0”, “1”또는 “2”에 따라 VCC, VD3-Vt(=1V) 또는 0 V로 설정된다. 전압(VCC)은 비선택 비트선에 인가되어 데이터가 변경되는 것을 방지한다. 선택 게이트(SGD)는 VCC로 설정되고, SGS는 0 V로 설정되며, 선택 워드선은 VPP(= 20 V)로 설정되고, 비선택 워드선은 VM10(= 10 V)로 설정된다. 센스 증폭기겸 래치 회로로부터 비트선에 출력된 전압에 대하여, 0 V는 기입전압에 대응하고 VCC는 비기입 전압에 대응한다.

비트선에 0 V와 1 V가 인가되는 선택 메모리 셀에서는, 게이트와 채널 사이의 전압이 높으므로 터널 전류가 흐르고, 메모리 셀의 임제전압을 상승시킨다. 0 V 비트선은 1 V 비트선에 비하여 많은 터널 전류를 이동시키므로, 임계전압이 더욱 높아진다. VCC가 인가되는 선택된 메모리 셀은 더욱 낮은 게이트-채널 전압을 가지므로, 터널 전류가 흐르지 않으며 “0”을 유지한다.

마지막으로, 제20도를 참조하여 소거 동작을 설명한다. 소거 코맨드가 입력되면, WP(= 20V)는 메모리 셀 어레이(4)의 웰에 인가된다. 선택된 메모리 셀의 게이트가 0 V로 설정되기 때문에, 터널 전류는 기입 동작에서와는 반대 방향으로 흘러, 메모리 셀의 임제전압이 더욱 낮아지게 한다. 이에 반하여, 비선택 메모리셀 및 선택 트랜지스터의 게이트는 플로팅 상태로 되기 때문에, 메모리 셀 어레이(4)의 펄의 전압과 더불어 게이트의 전압은 VPP에 가까이 상승한다. 이로써, 터널전류가 흐르는 것이 방지되어, 임제전압이 변동하지 않는다.

제21도 내지 제23도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터를 기입하는 테스트 방법을 설명하기 위한 파형도이다. 제21도 내지 제23도는 “2” 내지 “0”의 일괄 기입에 관한 것이다. 제5 실시예에서, 센스 증폭기겸 래치 회로(13)는 모든 비트선과 비접슥되며, 프리차지 회로(17)는 모든 비트선에 접속된다. 이로써, 센스 증폭기겸 래치 회로(13)에 래치된 데이터에 관계없이 동일한 데이터를 일괄하여 기입할 수 있다.

일괄 기입 코맨드가 입력되면, 통상의 동작과는 달리 비트선의 선택·비선택의 여부에 상관없이 신호[BLSHFE(0)]는 0 V가 되며 PreE(0)는 VM10이 된다. ALL “2” 일괄 기입의 경우에는. VBLE(0)는 다시 0 V가 된다. ALL“1” 일괄 기입의 경우에는, VBLE(0)는 다시 VD(= 1 V)가 된다. ALL “0” 일괄 기입의 경우, VBLE(0)은 다시 VCC가 된다. 그 후, 모든 워드선은 VPP로 설정되며, 동일한 데이터의 일괄 기입이 가능해진다. 마찬가지로, 비트선 1개 걸러 서로 다른 데이터 항목을 기입하는 열 스트라이프(column stripes) 1 및 2 기입이 실현될 수 있다.

제24도의 경우, “2”는 짝수 비트선에 기입되며, “0”은 홀수 비트선에 기입된다. 즉, 기입 전압은 짝수 비트선에 출력되며 비기입 전압은 홀수 비트선에 출력된다. 제25도의 경우, 반대 패턴이 기입된다.

제5 실시예에서 비트선과 접속되지 않은 센스 증폭기겸 래치 회로(13)에 의하여, 프리차지 회로(17)를 모든 비트선에 접속함으로써, 메모리 셀의 비트선이 서로 다르더라도, 선택 워드선을 공유하는 메모리 셀에 데이터를 일괄하여 기입할 수 있다. 즉, 하나 이상의 비트선을 가지는 메모리 셀에 데이터를 일괄 기입할 수 있으므로, 테스트 시간을 단축할 수 있다.

더욱이 제24도 및 제25도에 도시된 바와 같이, 기입 전압은 짝수 비트선에 출력되며 비기입 전압은 홀수 비트선에 출력되어, 그들 사이에 전위차가 발생함으로써, 비트선들간의 스트레스 테스트를 동시에 수행할 수 있게 된다.

제26도 내지 제28도는 전 메모리 셀에 대하여 일괄하여 동일한 데이터를 기입하는 다른 테스트 방법을 설명하는 파형도이다. 제26도 내지 제28도는 “2” 내지 “0”일괄 기입에 관한 것이다. 본 실시예에서, 센스 증폭기겸 래치 회로(13)의 래치데이터를 동일하게 한 후, 래치 회로(4)는 모든 비트선에 접속되며 프리차지 회로는 모든 비트선과 접속되지 않는다. 이로써, 일괄 기입 데이터 없이도 공통의 코맨드 “일괄 기입”을 수행할 수 있다. 이러한 코맨드가 입력되면, 모든 워드선과 짝수 비트선 및 홀수 비트선 양자는 선택 상태가 된다.

ALL “2” 일괄 기입의 경우(제26도), 시리얼(serial) 데이터 입력 코맨드가 입력되지 않으므로, “2” 기입 데이터는 모든 래치 회로에서 래치되었다. 이러한 상태에서, 일괄 기입 동작이 수행되어, 전 메모리 셀에 “2”를 기입한다.

ALL “0” 일괄 기입의 경우(제28도), 시리얼 데이터 입력 코맨드가 입력되므로, “0” 기입 데이터가 모든 래치 회로에 래치되었다. 이 상태에서, 일괄 기입 동작이 수행되어, 전 메모리 셀에 “0”을 기입한다. 이때, 통상의 기입 모드와는 달리 기입 데이터는 입력될 필요가 없다.

이에 반하여, ALL “1”일괄 기입의 경우(제27도), 래치 회로에 ALL “1” 기입데이터를 래치하기 위하여, “ALL “1” “설정”코맨드가 입력된다. 이것은 래치 데이터 항목(N2)만을 반전시켜, “1” 기입 상태를 발생시킨다. 이 상태에서, 일괄 기입동작이 수행되어 전 메모리 셀에 “1”을 기입한다.

이 실시예에서는, 비트선과 접속되지 않은 프리차지 회로(15)에 의하여, 모든 비트선을 센스 증폭기겸 래치 회로(13)에 접속함으로써, 메모리 셀의 비트선이 서로 다르더라도, 선택된 워드선을 공유하는 메모리 셀에 대하여 데이터를 일괄하여 기입할 수 있게 된다. 즉, 하나 인상의 비트실을 가진 메모리 셀에 데이터를 일괄하여 기입할 수 있어, 테스트 시간을 단축시킨다.

제29도 및 제30도는 본 발명에 따른 번-인(burn-in) 동작 파형도이다. 번-인1은, 모든 블록과 모든 비트선을 선택 상태가 되게 하고, 모든 워드선과 선택 게이트를 0 V로 설정하며, 모든 센스 증폭기겸 래치 회로를 “2” 기입 래치 상태가 되도록, 즉 래치 회로를 래치하여 비트선에 기입 전압을 출력하도록 함으로써, 메모리셀에 데이터를 기입하는 동작이다. 동시에, VBLE(0) = 0 V, PreE(0) = VMIO, SBL1= VD3으로 설정된다. 더불어 모든 열 어드레스(YAj, YBj, YCj)는 선택 상태가 되며, 하나 이상의 열 디코더(9)는 동시에 선택 상태가 된다.

구체적으로, 센스 증폭기겸 래치 회로(13)는 기입 전압(0 V)을 출력하도록 래치되며, 프리차지 회로(15)는 0 V를 출력하게 되면서, 이러한 회로들은 비트선에 접속된다. 따라서, 번-인 1에서, 메모리 셀 부분 이외의 트랜지스터(QNH1 내지 QNH4, QNL1 내지 QNL3, QNL5 및 QP2)의 스트레스 테스트를 행할 수 있다. 동시에, 프리차지 회로(15)가 0 V를 출력하게 하는 대신, 외부 회로에 의하여 프리차지 회로(15)를 플로팅 상태펄 되게 함으로써, 프리차지 회로(15)와 센스 증폭기겸 래치회로(13)의 전압을 비트선을 거쳐 동일한 전압으로 유지할 수 있다.

한편, 번-인 2에서, 번-인 1에서 테스트되지 않은 트랜지스터에 스트레스를 가하기 위하여, 시리얼 데이터 입력 코맨드에 의하여 래치가 반전되어, 모든 센스 증폭기겸 래치 회로(13)를 래치함으로써 래치 회로는 비트선에 비기입 전압을 출력할 수 있다. 모든 블록은 비선택 상태가 되며, 모든 글로벌 워드선(GWLx)은 VPP로 설정된다. 모든 열 어드레스(YAj, YBj, YCj)는 선택 상태가 되며, 하나 이상의 열디코더(9)는 일괄하여 선택 상태가 된다.

구체적으로, 이 경우, 센스 증폭기겸 래치 회로(13)는 비기입 전압을 출력하도록 래치되면서, 래치 회로는 비트선과 비접속되며 CAPRST는 0 V가 되어 QP1, QP3, QNH5, QNL4 및 QNL6의 스트레스 테스트를 수행할 수 있게 한다.

번-인 2 이전에 시리얼 데이터 입력 코맨드가 입력되지 않을 수도 있다. 그이유는, 예를 들어, 번-인 2 모드가 반복적으로 테스트될 때, 번-인 2 모드 반복의 절반에 대하여 시리얼 입력 코맨드를 입력하는 테스트와 입력하지 않는 테스트가 행해질 수 있기 때문이다.

번-인 1에 이어서 번-인 2의 테스트가 수행되지만, 센스 증폭기겸 래치 회로(13)를 직접 래치하여 비트선에 기입 전압을 출력하고 래치 회로(4)를 모든 비트선과 비접속 상태로 함으로써 메모리 셀 부분 이외의 트랜지스터에 대한 스트레스 테스트가 행해져도 좋다.

3치 NAND 플래시 메모리 셀을 사용하는 실시예를 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 이진 메모리 또는 다치 메모리에도 적응할 수 있다. 아울러, 본 발명은 NAND 메모리에만 제한되는 것은 아니며, 제16(b)도에 도시된 AND 플래시 메모리 또는 제16(c)도에 도시된 NOR 플래시 메모리에 적용할 수도 있다. 또한, 본 발명은 불휘발성 메모리에 제한되는 것은 아니며, 제31(a)도에 도시된 바와 같은 DRAM 또는 제31(b)도에 도시된 바와 같은 SRAM에도 적용할 수 있다.

본 발명의 사상 또는 본질적인 특징으로부터 벗어나지 않는 또 다른 방법으로 본 발명을 실시하거나 구현할 수도 있다.

본 기술 분야의 전문가는 본 발명에 따른 부가적인 이점 및 수정예를 용이하게 발견할 수 있을 것이다. 따라서, 광범위한 양상을 지닌 본 발명은 본 명세서에서 도시 설명한 특정한 세부, 대표적인 장치 및 예시된 예로 제한되지 않는다. 따라서, 첨부된 청구 범위에 의하여 정의된 바와 같은 개괄적인 발명의 개념 및 이와 대등한 개념의 사상 또는 범주로부터 벗어나지 않는 다양한 변형예도 만들 수 있을것이다.

Claims

반도체 기억 장치에 있어서, 매트릭스상으로 배치된 복수의 메모리 셀을 구비하는 복수의 블록을 가지는 메모리 셀 어레이; 상기 블록에 대응하도록 제공되는 복수의 어드레스 래치 회로; 상기 복수의 어드레스 래치 회로의 래치 상태에 따라 블록 단위로 상기 메모리 셀 어레이를 액세스하는 행 디코더; 및 상기 행 디코더에 의해 상기 모든 블록이 선택되면, 상기 모든 블록을 선택 상태로 래칭한 후, 소정 블록의 어드레스 래칭을 비선택 상태로 해제함으로써 상기 메모리 셀 어레이를 액세스하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 어드레스 래칭이 해제된 상기 소정 블록은 미리 조사된 불량 블록을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 제어 회로는 상기 모든 복수의 선택 블록과 모든 워드선을 선택하여 데이터를 판독하는 동작 모드를 가지는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 제어 회로는 상기 모든 복수의 선택 블록과 모든 워드선을 선택하여 데이터를 기입하는 동작 모드를 가지는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 제어 회로는 상기 모든 복수의 선택 블록과 모든 워드선을 선택하여 데이터를 소거하는 동작 모드를 가지는 것을 특징으로 하는 반도체 기억장치.
반도체 기억 장치에 있어서, 매트릭스상의 행과 열로 배치된 메모리 셀을 포함하는 메모리 셀 어레이, 및 행 또는 열을 교체할 수 있는 복수의 리던던시 회로를 포함하며; 적어도 하나의 리던던시 회로는 적어도 하나의 다른 리던던시 회로와 교체될 수 있는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 각각 n개의 물리량(n ≥ 3)을 가져서 n 레벨 중의 하나를 기억할 수 있는 매트릭스상으로 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀의 데이터를 재기입하는 제어 회로를 포함하며; 상기 제어 회로는 소정의 복수의 메모리 셀의 데이터를 상기 n개의 물리량의 최소량에 대응하는 최소 레벨 항목으로부터 상기 n개의 물리량의 최대량에 대응하는 최대 레벨 항목까지 또는 상기 n개의 물리량의 최대량에 대응하는 최대 레벨 항목으로부터 상기 n개의 물리량의 최소량에 대응하는 최소 레벨 항목까지 복수 블록의 복수의 셀을 일괄 재기입하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 제어 회로는 상기 모든 복수의 메모리 셀의 데이터를 일괄 재기입하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 메모리 셀 어레이는 적어도 하나의 블록을 포함하며, 상기 제어 회로는 상기 블록의 상기 메모리 셀의 데이터를 일괄 재기입하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이; 상기 복수의 비트선에 선택적으로 접속되어 상기 복수의 메모리 셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 상기 복수의 메모리 셀에 데이터를 기입할 때 기입 데이터에 대응하는 전압을 상기 복수의 선택 비트선에 출력하는 센스 증폭기겸 래치 회로; 상기 복수의 비트선에 선택적으로 접속되어, 메모리 셀에 데이터를 기입할때 센스 증폭기겸 래치 회로에 접속되어 있지 않은 비트선에 메모리 셀의 데이터를 변경시키지 않는 전압을 출력하는 프리차지 회로; 및 상기 센스 증폭기겸 래치 회로를 상기 모든 복수의 비트선과 비접속 상태로 하고, 상기 프리차지 회로를 상기 모든 복수의 비트선에 접속하며, 상기 모든 복수의 비트선에 기입 전압 및 비기입 전압 중의 적어도 하나를 출력하고, 상기 선택 워드선을 공유하는 복수의 메모리 셀에 데이터를 일괄 기입하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 일괄 기입시 상기 복수의 워드선에 기입 전압이 인가되는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 모든 복수의 워드선에 기입 전압이 인가되지 않는 동안, 상기 제어 회로는 상기 센스 증폭기겸 래치 회로를 상기 모든 복수의 비트선과 비접속 상태로 하고, 상기 프리차지 회로를 상기 모든 복수의 비트선에 접속하며, 상기 모든 복수의 비트선에 기입 전압 및 비기입 전압 중의 적어도 하나를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 메모리 셀은 n 레벨(n ≥ 3)을 기억할 수 있는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이; 상기 복수의 비트선에 선택적으로 접속되어 상기 복수의 메모리 셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전입을 감지하고 상기 복수의 메모리 셀에 데이터를 기입할 때 상기 복수의 선택 비트선에 기입 데이터에 대응하는 전압을 출력하는 센스 증폭기겸 래치 회로; 상기 복수의 비트선에 선택적으로 접속되어, 메모리 셀에 데이터를 기입할때 센스 증폭기겸 래치 회로에 접속되어 있지 않은 비트선에 메모리 셀의 데이터를 변경시키지 않는 전압을 출력하는 프리차지 회로; 및 상기 센스 증폭기겸 래치 회로를 상기 모든 복수의 비트선과 비접속 상태로하고, 상기 프리차지 회로를 상기 모든 복수의 비트선에 접속하며, 두 인접해 있는 비트선 중의 하나에 기입 전압을 그리고 상기 두 인접해 있는 비트선 중의 다른 하나에 비기입 전압을 출력하고, 상기 선택 워드선을 공유하는 복수의 메모리 셀에 데이터를 일괄 기입하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서, 상기 일괄 기입시 상기 복수의 워드선에 기입 전압이 인가되는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서, 상기 모든 복수의 워드선에 기입 전압이 인가되지 않는 동안, 상기 제어 회로는 다시 상기 센스 증폭기겸 래치 회로를 상기 모든 복수의 비트선과 비접속 상태로 하고, 상기 프리차지 회로를 상기 모든 복수의 비트선에 접속하며, 상기 두 인접해 있는 비트선 중의 하나에 기입 전압을 그리고 상기 두 인접해 있는 비트선 중의 다른 하나에 비기입 전압을 출력하는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서, 상기 메모리 셀은 n 레벨(n ≥ 3)을 기억할 수 있는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이; 상기 복수의 비트선에 선택적으로 접속되어 메모리 셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 상기 메모리 셀에 데이터를 기입할 때 기입 데이터에 대응하는 전압을 비트선에 출력하는 센스 증폭기겸 래치 회로; 상기 복수의 비트선에 선택적으로 접속되어, 메모리 셀에 데이터를 기입할때 센스 증폭기겸 래치 회로에 접속되어 있지 않은 상기 복수의 비트선에 메모리셀의 데이터를 변경시키지 않는 전압을 출력하는 프리차지 회로; 및 상기 프리차지 회로를 상기 복수의 비트선과 비접속 상태로 하고, 상기 센스 증폭기겸 래치 회로를 상기 복수의 비트선에 접속하며, 상기 선택 워드선을 공유하는 복수의 메모리 셀에 동일한 데이터를 일괄 기입하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제18항에 있어서, 상기 일괄 기입시 상기 복수의 워드선에 기입 전압이 인가되는 것을 특징으로 하는 반도체 기억 장치.
제18항에 있어서, 상기 모든 복수의 워드선에 기입 전압이 인가되지 않는 동안, 상기 제어 회로는 상기 프리차지 회로를 상기 복수의 비트선과 비접속 상태로 하고 상기 센스 증폭기겸 래치 회로를 상기 복수의 비트선에 접속하는 것을 특징으로 하는 반도체 기억 장치.
제18항에 있어서, 상기 메모리 셀은 n 레벨(n ≥ 3)을 기억할 수 있는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이; 상기 복수의 메모리 셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 상기 복수의 메모리 셀에 데이터를 기입할 때 기입 데이터에 대응하는 전압을 비트선에 출력하는 센스 증폭기겸 래치 회로; 상기 센스 증폭기겸 래치 회로를 선택하여 입력/출력선에 접속하는 복수의 열 디코더; 및 상기 복수의 열 디코더를 일괄적으로 선택 상태로 되게 하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제22항에 있어서, 상기 일괄 기입시 상기 복수의 워드선에 기입 전압이 인가되는 것을 특징으로 하는 반도체 기억 장치.
제22항에 있어서, 상기 모든 복수의 워드선에 기입 전압이 인가되지 않는 동안 상기 제어 회로는 상기 복수의 열 디코더를 일괄적으로 선택 상태로 되게 하는 것을 특징으로 하는 반도체 기억 장치.
제22항에 있어서, 상기 메모리 셀은 n 레벨(n ≥ 3)을 기억할 수 있는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 복수의 비트선과 복수의 워드선의 교차부에 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이; 상기 복수의 비트선에 선택적으로 접속되어 상기 복수의 메모리 셀의 데이터를 판독할 때 데이터에 대응하는 비트선 전압을 감지하고 상기 복수의 메모리 셀에 데이터를 기입할 때 상기 복수의 선택 비트선에 기입 데이터에 대응하는 전압을 출력하는 센스 증폭기겸 래치 회로; 상기 복수의 비트선에 선택적으로 접속되어, 메모리 셀에 데이터를 기입할 때 상기 센스 증폭기겸 래치 회로에 접속되어 있지 않은 비트선에 메모리 셀의 데이터를 변경시키지 않는 전압을 출력하는 프리차지 회로; 및 상기 센스 증폭기겸 래치 회로를 래치하여 상기 복수의 비트선에 각각 기입 전압 및 비기입 전압을 출력하고, 상기 센스 증폭기겸 래치 회로를 상기 모든 비트선으로부터 비 접속하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제26항에 있어서, 상기 메모리 셀은 n 레벨(n ≥ 3)을 기억할 수 있는 것을 특징으로 하는 반도체 기억 장치.