JP3615561B2 - 半導体メモリ - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、単一マトリクスセクタと結合された冗長セル列を具えるメモリマトリクスを有する半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリの製造において、メモリマトリクスのセルの数の制約が問題となる欠陥がしばしば発生する。このタイプの欠陥が高い確率で起こる理由は、半導体メモリチップにおいて面積の大部分がメモリセルのマトリクス自信により占有されるという事実に帰している。
【０００３】
数百万のメモリセル上の限られた数の欠陥メモリセルの存在が全チップの廃棄を強制する事態を回避するために、製造時に、一般に「冗長セル」と呼ばれるある数のメモリセルを追加して製造し、集積素子の試験の間に欠陥と証明されたセルの置換として使用する技術が知られている。このように、冗長セルによる欠陥セルの上述の機能的置換を行うように設計され、集積素子が具える必要性がある回路は全体として「冗長回路」といわれており、一方、冗長セルと冗長回路を組にして略して「冗長」と定義している。
【０００４】
半導体メモリがマトリクス構造に組織化され、ここで単一メモリセルがマトリクスの行（「ワード線」と呼ばれる）と列（「ビット線」と呼ばれる）の交点に位置しているので、実際に起こることは、冗長セルの多数の行と列（それぞれ「冗長行」および「冗長列」と呼ばれる）による欠陥セルを含む行もしくは列の置換であり、特別の不揮発性メモリレジスタ（例えば、フューズあるいはプログラマブルではあるが消去不可メモリセル）に各欠陥行あるいは欠陥列に対応するアドレス信号の形態を記憶し、これににより、信号の上記の組合せが集積素子の入力に再び示される時は、何時でもこの置換が自動的に実行され、かつ欠陥セルをアクセスする代わりに、それらに代わる冗長セルをアクセスするようにする。
【０００５】
冗長の第１の具体例は、冗長ビット線の群を設けることであり、これらの群の各々は、メモリマトリクスの各セクタと結合しており、それ自身、集積素子のデータ入出力線に関係するメモリマトリクスの部分を構成しているメモリセルの所与の数のビット線からなっている。
特定のビット線を選択する目的で、上述のセクタの各々は一般にビット線のパケットに順次分割され、全体として各セクタの64ビット線が例えば８ビット線の８パケットに分割される。
【０００６】
１つのセクタを構成する64ビット線の中の所与のビット線の選択は、アドレス信号の２段レベル復号により実行される。第１レベルであるとして知られている８つの信号の中の１つは、各パケットの８つのビット線の中の１つを選択するためにトリガされ、一方、第２レベルであるとして知られている８つの信号の中の１つをトリガすることは、８つのパケットの中の１つを選択することになる。上記の第１および第２レベル信号は、一般にビット線に直列に配置されかつメモリセルの読み取り回路にビット線を接続するトランジスタを駆動する。
【０００７】
このタイプの具体例において、１つの冗長ビット線の選択もまた２段レベルの選択信号により実行され、ここで第１レベルの信号は１群を構成する冗長ビット線の中の１つの選択を実行し、一方、１つの第２レベル信号は読み取り回路への冗長ビット線の群の接続を実行する。冗長回路は、冗長ビット線に関係する第１および第２レベル信号のトリガを実行し、かつ同時に、欠陥メモリセルを含むマトリクスのビット線を選択する信号のトリガを禁止する。
【０００８】
しかし、既知のアーキテクチャーは、集積素子のレイアウトの設計にある種の問題を課している。メモリセルをプログラムするために、実際には、上述のマトリクスのビット線の各々のパケットならびに冗長ビット線がプログラムロード回路に結合されている。このプログラムロード回路はトランジスタを有し、このトランジスタは、単一メモリセルに記憶されるべきデータに従って、第１レベル信号により選択されたビット線をプログラミング電圧に接続する。そのプログラミングのためにメモリセルにより必要とされる電流は一般にかなり高いため、上記のトランジスタの寸法はそれに従ってかなりのものになる。
【０００９】
この事情は、２つのトランジスタ間のピッチが例えば８ビット線であるマトリクスビット線のパケットと結合されたトランジスタに対して、特殊な問題を提起することはない。しかし、冗長ビット線の群は一般に少数のビット線により構成されているため、対応するプログラミングトランジスタの設計に利用可能な空間は制限され、かつその寸法あるいはその設計に不規則性を導入する必要がある。
【００１０】
第２のタイプの具体例が知られており、それはマトリクスビット線のパケットと冗長ビット線の群の完全な複合構成が、前に述べたようなタイプの単一ロード回路に結合されている。この第２のタイプのアーキテクチャーでは、前記の第１のタイプのアーキテクチャーに見いだされた問題は起きない。というのは、２つの連続するプログラミングトランジスタ間のピッチが多くのビット線からなるからである。
【００１１】
しかしこの場合に、プログラミングトランジスタは、もはや、第１レベル選択トランジスタのみを通して選択ビット線に接続されるのなはなく、第１レベル選択トランジスタと第２レベル選択トランジスタとの接続を通して接続される。このことは第２レベル選択トランジスタの両端の電圧の付加的降下のため、プログラムされるべきメモリセルのドレインにかかるプログラミング電圧の調整を制限する。さらに、第２レベル選択トランジスタの両端の電圧のこの付加的降下を制限するために、第２レベル選択信号がプログラミング電圧より高い値を有することが必要であり、その結果として復号回路を複雑化する。
【００１２】
最後に、試験動作を速くするためにいくつかのビットを同時にプログラムするのが通例であるから、この第２アーキテクチャーにおいて、プログラミングトランジスタは複数のビット線を同時に駆動できなければならない。このことはその寸法が、前に述べたタイプのアーキテクチャーのプログラミングトランジスタの寸法より大きくなければならないことを意味し、したがってレイアウトの問題が生起することもあり得る。
【００１３】
【発明が解決しようとする課題】
上記のような技術状態の観点から、本発明の目的は、冗長動作に上述の問題が入り込まないようなマトリクスアーキテクチャーを持つ半導体メモリを製造することにある。
【００１４】
【課題を解決するための手段】
本発明によると、マトリクスそれ自身の行と列の交点に位置するメモリセルからなるマトリクスを具え、このメモリセルの１つの列はパケットにグループ化され、このパケットはセクタに順次グループ化され、このセクタは全体として上記のマトリクス自体を形成しており、そして、各パケット内の特定の列を選択する第１レベル選択手段、各セクタ内の特定のパケットを選択する第２レベル選択手段、少なくとも１つの欠陥メモリセルを含む列の置換に適した冗長メモリセルの列、および上述の置換を実行する制御回路を具える半導体メモリで、上記の冗長セル列の各々がメモリセル列の各パケットに含まれることを特徴とする半導体メモリセルによって前記の目的が達成される。
【００１５】
本発明によれば、もはや、冗長列のセルをプログラムする特定ロード回路を具える必要がないメモリセルのマトリクスを製造することが可能であることが明らかになった。それは、冗長列が列のパケットのロード回路に接続されているからである。これはメモリマトリクスのレイアウトの観点から本質的な利点を有している。
【００１６】
【実施例】
本発明の上述のおよび他の特徴について、添付図面に非限定的な実例として例示された一実施例に基づいて以下に詳細に説明する。
図１はメモリセルを示す図であり、このメモリセクタは、データ入出力線に関係するメモリセルのマトリクスの部分を表し、かつ列あるいはビット線の所与の数（例えば８）のパケット１に分割されている。
パケット１の各々は、例えば８本のマトリクスビット線ＢＬと１つの冗長ビット線ＢＬＲから順次構成されている。したがって、各セクタが64＋８のビット線から構成されることになる。
【００１７】
各パケット１内で、各ビット線ＢＬと直列に、ビット線ＢＬを選択するトランジスタＭＳ、例えばそのソースがビット線ＢＬそれ自身に接続されているｎチャネルＭＯＳトランジスタが存在し、冗長ビット線ＢＬＲは、冗長ビット線ＢＬＲ自身を選択するトランジスタＭＳＲのソースに順次接続されている。任意の１つのパケット１のトランジスタＭＳおよびＭＳＲのドレインは互いに短絡され、一方、それらのゲートは８つの信号ＹＮ０−ＹＮ７および信号ＹＮＲにそれぞれ接続され、その第１の信号はアドレス信号を復号する回路（図示されていない）から到来し、第２の信号は欠陥メモリセルに対応するアドレス信号を認識する回路６（図２）により発生される。８つの信号ＹＮ０−ＹＮ７と信号ＹＮＲは第１レベルの選択を構成している。
【００１８】
いずれの１つのパケット１のトランジスタＭＳおよびＭＳＲの共通ドレインに対しても、図示されているパケット１の８つのビット線の中からそのいずれかを選択するトランジスタＭＳＰのソースが接続され、そのドレインは、そのセクタの他の７つのパケット１に関係する７つの他のトランジスタＭＳＰのドレインと短絡され、さらにメモリセルの情報内容を読み取るための回路２に接続されている。トランジスタＭＳＰのゲートは、図２に示されるように、アドレス信号の別の復号回路７から到来する８つの信号ＹＭ０−ＹＭ７に接続されている。
【００１９】
さらに、各パケット１のトランジスタＭＳおよびＭＳＲの共通ドレインに対して、プログラミングのためのロード回路３が接続されている。このロード回路は、ｐチャネルＭＯＳ型トランジスタＭＰ１で構成され、そのドレインがトランジスタＭＳおよびＭＳＲの上述の共通ドレインに接続され、そのソースがプログラミング電圧ＶＰの線に接続され、かつそのゲートがナンド論理機能を遂行する回路４の出力に接続されている。
【００２０】
上記のナンド回路４は、ｐチャネルＭＯＳ型ロードトランジスタＭ41を含んでおり、そのソースは電圧ＶＰの線に接続され、そのドレインはトランジスタＭＰ１のゲートに接続され、そのゲートはアース電位に接続されている。トランジスタＭ41のドレインに対して、トランジスタＭ42のドレインが接続され、そしてトランジスタＭ42のソースに対して、トランジスタＭ43のドレインが接続され、トランジスタＭ43のソースはアース電位に接続されている。トランジスタＭ42のゲートに対して、８つの信号ＹＭ０−ＹＭ７の１つが接続され、一方、トランジスタＭ43のゲートに対して、選択されたメモリセルでプログラムされるべきデータを表す信号ＤＩＮが接続されている。
【００２１】
図２は、８つの信号ＹＭ０−ＹＭ７と信号ＹＮＲを発生する制御回路５，６，７を示す。それは、２つの入力線群を有するマルチプレクサ５を具え、その入力線は、アドレス信号ＡＤＤのサブシステムＡ０−Ａ２と回路６の出力Ｎ０−Ｎ２とにそれぞれ接続され、修復されたアドレスを認識する。上記の認識回路６（それ自体は既知である）は、入力としてアドレス信号ＡＤＤを順次受信し、マルチプレクサ５の制御入力ＣＴＬに接続されている冗長動作を可能にする出力信号ＥＮＲおよび出力信号ＹＮＲを出力する。
マルチプレクサ５は、最後に、復号回路７（これもそれ自体は既知である）のパケット１の選択のための多数の入力を構成する３つの出力線Ｃ０−Ｃ２を具え、復号回路７の８つの出力は第２レベル選択信号ＹＭ０−ＹＭ７を構成している。
【００２２】
非欠陥メモリセルに記憶されたデータを読み取るために、アドレス信号ＡＤＤが修復されたアドレスを認識する回路６の入力の両端間に現れる。認識回路は、現在のアドレスが、メモリ試験ステップの間に以前に記憶された欠陥セルのアドレスには対応せず、信号ＥＮＲをトリガしないことを認識する。その結果、マルチプレクサ５は、アドレス信号ＡＤＤのサブシステムＡ０−Ａ２をその出力Ｃ０−Ｃ２に与え、その信号Ａ０−Ａ２は、ビット線ＢＬのパケット１の１つを選択する８つの信号ＹＭ０−ＹＭ７の１つをトリガする目的で回路７により復号される。同時に、選択されたパケット１の中のビット線ＢＬを選択するために信号ＹＮ０−ＹＮ７の１つがトリガされる。このようにして、選択されたメモリセルのドレインに読み取り回路２が接続され、かつその結果としてデータの読み取りが実行される。
【００２３】
非欠陥メモリセルをプログラムすべき場合も同じようにする。しかし、この場合、記憶すべきデータを構成する信号ＤＩＮの結果として、選択されたビット線ＢＬはプログラミング電圧ＶＰに接続される。事実、もし信号ＤＩＮが活性なら、トランジスタＭ43はオンである。例えば信号ＹＭ０により選択されたパケット１に関係するロード回路３は活性のナンド回路４の入力ＤＩＮおよびＹＭ０の双方を有し、上記のナンド回路４の出力はアース電位になり、かつそのゲートが上記のナンド回路４の出力に接続されているプログラミングトランジスタＭＰ１はオンになる。このことは選択されたビット線ＢＬがプログラミング電圧ＶＰになることを意味する。
【００２４】
しかし、他方で、もし欠陥メモリセルへのアクセスがその内容の読み取りあるいはそのプログラミングのいずれかで試みられるなら、回路６はアドレス信号ＡＤＤの組合せが欠陥セルのアドレスに対応することを認識する。回路６は、次に信号ＥＮＲをトリガし、信号ＥＮＲはマルチプレクサ５の出力を信号Ｎ０−Ｎ２に切り替える。この信号Ｎ０−Ｎ２は、回路６それ自身に由来し、かつ欠陥マトリクスセルを含むビット線ＢＬを置換した冗長ビット線ＢＬＲの選択に有用なアドレスを符号化形式で伝える。
【００２５】
復号回路７の部分での信号Ｎ０−Ｎ２の復号は、欠陥ビット線ＢＬを置換した冗長ビット線ＢＬＲを含むパケット１の選択に適した８つの信号ＹＭ０−ＹＭ７の１つをトリガすることを保証する。同時に、回路６は信号ＹＮＲをトリガし、一方、全ての信号ＹＮ０−ＹＮ７は非活性化され、従って対応する信号ＹＭ０−ＹＭ７により選択されたパケット１内で冗長ビット線ＢＬＲが選択される。
【００２６】
欠陥セルに対応するアドレスの場合に、アドレス信号ＡＤＤのサブシステムＡ０−Ａ２の組合せにリンクされない信号ＹＭ０−ＹＭ７の発生に使用される特殊なタイプの復号により、欠陥セルを含むビット線ＢＬを同じセクタの８つのビット線ＢＬＲのいずれかで置換することができる。この場合、欠陥ビット線ＢＬが属するパケット１のビット線は置換の対象にならない。事実、もし信号ＹＭ０−ＹＭ７の発生に従来の複号回路が使用され、信号ＹＭ０−ＹＭ７が信号Ａ０−Ａ２から出発して常時発生されるなら、欠陥ビット線ＢＬは、ビット線ＢＬと同じパケット１に属する冗長ビット線ＢＬＲによってのみ置換されることになる。このことは、パケット１に２つ以上の欠陥ビット線ＢＬが存在する場合には、他のパケット１には他の冗長ビット線ＢＬＲがなお存在するにも拘わらず、常に全てのメモリを廃棄しなければならないという望ましくない結果を生じる。
【００２７】
前述のアーキテクチャーにより、冗長ビット線ＢＬＲの選択のために、マトリクスのビット線ＢＬの選択に通常必要な信号ＹＮ０−ＹＮ７およびＹＭ０−ＹＭ７の全体に対して、ただ１つの付加信号ＹＮＲのみが必要であるに過ぎないということは注目されるべきことである。ちなみに、以前の冗長動作の具体例では、冗長ビット線ＢＬＲと同じ数の個別の選択信号が必要であった。
【図面の簡単な説明】
【図１】図１は、本発明による半導体メモリのメモリマトリクスのセクタを示す図である。
【図２】図２は、メモリマトリクスの上記のセクタに属するビット線のパケットの選択手段を構成する回路のブロック図である。
【符号の説明】
１ パケット
２ 読み取り回路
３ ロード回路
４ ＮＡＮＤ回路
５ マルチプレクサ回路あるいはスイッチング手段
６ 認識回路
７ 復号回路
Ａ０−Ａ２ サブシステム
ＡＤＤ アドレス信号
ＢＬ ビット線あるいはメモリセル列
ＢＬＲ 冗長ビット線あるいは冗長メモリセル列
Ｃ０−Ｃ２ 出力線あるいはパケットアドレス信号
ＣＴＬ 制御入力
ＤＩＮ 信号
ＥＮＲ 出力信号
Ｍ41 ロードトランジスタ
Ｍ42、Ｍ43、ＭＰ１ トランジスタ
ＭＳ トランジスタあるいは第１レベル選択手段
ＭＳＰ トランジスタあるいは第２レベル選択手段
ＭＳＲ トランジスタあるいは選択手段
Ｎ０−Ｎ２ 出力
ＹＭ０−ＹＭ７ 第２レベル選択信号
ＹＮ０−ＹＮ７ 第１レベル選択信号
ＹＮＲ 信号
ＶＰ プログラミング電圧

Claims (5)

1. メモリセルが行と列（ＢＬ）の交点に位置したメモリセルのマトリクスを具え、メモリセルの列（ＢＬ）はパケット（１）にグループ化され、このパケット（１）はセクタに順次グループ化され、セクタは全体として該マトリクスを形成しており、かつ各パケット（１）内の特定の列（ＢＬ）を選択するための第１レベル選択手段（ＭＳ）と、各セクタ内の特定のパケット（１）を選択するための第２レベル選択手段（ＭＳＰ）と、少なくとも１つの欠陥メモリセルを含む列（ＢＬ）を置換するのに適した冗長メモリセルの列（ＢＬＲ）とを具え、該冗長セル列（ＢＬＲ）の各々はメモリセル列（ＢＬ）の各パケット（１）に含まれ、かつ該冗長セル列（ＢＬＲ）の各々は該冗長セル列（ＢＬＲ）が属するパケット（１）のメモリセル列（ＢＬ）に代わって該冗長セル列（ＢＬＲ）の１つを選択するための選択手段（ＭＳＲ）を具えており、さらに該第２レベル選択手段（ＭＳＰ）を駆動するための第２レベル選択信号（ＹＭ０−ＹＭ７）を発生するパケットアドレス信号（Ｃ０−Ｃ２）を供給する復号回路（７）、および、冗長セル列（ＢＬＲ）により欠陥メモリセル列（ＢＬ）の置換を実行する制御回路（５，６）を具える半導体メモリにおいて、
   該制御回路（５，６）が、各欠陥メモリセル列（ＢＬ）と各置換冗長セル列（ＢＬＲ）のアドレスを記憶し、かつメモリに外部から供給されるアドレス信号（ＡＤＤ）と欠陥メモリセル列（ＢＬ）のアドレスとを比較するための認識回路（６）を具備し、さらに該制御回路（５，６）が、外部から供給されるアドレス信号（ＡＤＤ）が欠陥メモリセル列（ＢＬ）に対応しないかあるいは対応するかを認識回路（６）が認識し、それぞれの場合に応じて、外部から供給されるアドレス信号（ＡＤＤ）のサブシステム（Ａ０−Ａ２）によるか、あるいは１つの冗長セル列（ＢＬＲ）のアドレスのサブシステムを表す認識回路（６）により供給される信号（Ｎ０−Ｎ２）によるか、いずれかにより表されたパケットアドレス信号（Ｃ０−Ｃ２）を該復号回路（７）に供給するように認識回路（６）により制御されるスイッチング手段（５）を具備することを特徴とする半導体メモリ。
2. 前記スイッチング手段（５）が、外部から供給されるアドレス信号（ＡＤＤ）の前記サブシステム（Ａ０−Ａ２）を供給する第１入力チャネルと、１つの冗長セル列（ＢＬＲ）のアドレスの前記サブシステム（Ｎ０−Ｎ２）を供給する第２入力チャネルと、前記パケットアドレス信号（Ｃ０−Ｃ２）を復号回路（７）に供給する出力チャネルと、認識回路（６）により供給される制御信号（ＥＮＲ）を供給する制御入力（ＣＴＬ）とを具備するマルチプレクサにより構成されることを特徴とする請求項１に記載の半導体メモリ。
3. 前記第１レベル選択手段（ＭＳ）および第２レベル選択手段（ＭＳＰ）がトランジスタにより実現されることを特徴とする請求項１に記載の半導体メモリ。
4. 各セクタの各パケット（１）が、メモリセルをプログラムするためのロード回路（３）と結合されていることを特徴とする請求項１に記載の半導体メモリ。
5. 同じセクタの前記パケット（１）の各々が前記冗長列（ＢＬＲ）の１つを含むことを特徴とする請求項１から４のいずれか１項に記載の半導体メモリ。

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