JP4073330B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリのような電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置に用いて好適なものである。
【0002】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、電気的にデータの書き込み及び消去ができ、メモリセルに記憶されたデータの消去を一連の動作により全メモリセルについて自動的に行う、チップ一括消去機能を一般的に有している。また、不揮発性半導体記憶装置のメモリセルアレイは複数のブロックで構成され、さらに各ブロックは複数のメモリセルで構成される。
【0003】
上述したチップ一括消去における消去動作は、一括消去可能な最小ブロック単位で実行され、あるブロックでのデータ消去が完了した時点で、次のブロックでのデータ消去を自動的に開始する。チップ一括消去は、このデータ消去動作をすべてのブロックに対して実行することにより、すべてのメモリセルに記憶されたデータを自動的に消去する。
【0004】
【特許文献1】
特開2001−195892号公報
【0005】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置は、チップ一括消去動作中に、あるブロック内にデータが消去できない不良メモリセルが存在した場合(以下、このブロックを「不良ブロック」と称す。)には、不良ブロックでのデータ消去動作を繰り返し行う。つまり、不揮発性半導体記憶装置は、不良ブロックでのデータ消去動作を完了させることができず、また不良ブロック以降のブロックでのデータ消去動作を実行することができなくなる。
【0006】
したがって、不揮発性半導体記憶装置の機能試験では、試験対象の不揮発性半導体記憶装置が不良ブロックを有する場合に、チップ一括消去動作を強制終了できるようにする必要があった。不揮発性半導体記憶装置の機能試験においては、試験装置(テスタ)側でチップ一括消去動作を許容する制限時間を設定し、試験装置はチップ一括消去動作が制限時間内に完了するか否かを判定する。上記判定の結果、チップ一括消去動作が完了していない場合には、試験装置は、不揮発性半導体記憶装置に不良ブロックが存在すると判断し、試験対象の不揮発性半導体記憶装置での動作を強制終了させる。
【0007】
ここで、試験装置側で設定する制限時間は、一括消去可能な最小ブロックでのデータ消去に許容される制限時間(最小ブロック1つあたり)と、不揮発性半導体記憶装置が有する上記最小ブロック数との積である。そのため、不揮発性半導体記憶装置が、ブロック数が多い大容量のものである場合には、試験装置側で設定する制限時間は非常に長くなってしまう。したがって、不揮発性半導体記憶装置が1つでも不良ブロックを有すると、試験装置は設定された制限時間が経過するまではチップ一括消去動作を強制終了することができず、機能試験に膨大な時間を要してしまっていた。
【0008】
また、不揮発性半導体記憶装置を搭載するシステムにおいては、チップ一括消去動作が終了しなかった場合に、不揮発性半導体記憶装置のいずれのブロックが不良ブロックであるかについての情報が得られなかった。そのため、システムにおいて、不揮発性半導体記憶装置の不良ブロックを回避して使用することができずに、搭載された不揮発性半導体記憶装置を交換しなければならなかった。
【0009】
また、不揮発性半導体記憶装置が不良ブロックを有する場合にチップ一括消去動作を終了できるようにする他の方法として、上記特許文献1には、不良ブロックではデータが消去されているか否かを確認しないことでデータ消去動作が繰り返されることを防止し、チップ一括消去を実行し終了させる方法が開示されている。
【0010】
本発明は、このような問題に鑑みてなされたものであり、不揮発性半導体記憶装置に不良メモリセルが存在したとしても、チップ一括消去動作を効率良く実行できるようにすることを目的とする。また、本発明は、不揮発性半導体記憶装置にて不良メモリセルが存在する不良ブロックに関する情報を外部に供給できるようにすることを第2の目的とする。
【0011】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルで構成された複数のブロックを有するメモリセルアレイと消去手段と設定手段とを備え、消去手段によりメモリセルアレイのすべてのメモリセルの記憶データをブロック毎に順次一括消去する際、設定した1ブロック、この場合、消去動作の実行許容時間内にブロックを構成するメモリセルの記憶データの消去が完了しないときには当該ブロックでの消去動作を終了する。
また、記憶手段をブロック毎に備え、実行許容時間内にブロックに対する消去動作が完了したか否かの良否情報を示す信号を記憶する。更に出力手段とを備え、すべてのブロックでの消去動作が終了した後、記憶手段に記憶されている良否情報に基づいて、全てのメモリセルの記憶データが消去できたか否かを示す信号を出力する。
上記のように構成した本発明によれば、1ブロック単位の実行許容時間で不良メモリセルが存在するブロックでの消去動作を強制的に終了して、次のブロックでの消去動作を開始することができるようになる。
【0012】
また、不揮発性半導体記憶装置が不良ブロックを有するか否か、何れのブロックが不良ブロックであるか等の情報を得ることができるようになる。
【0013】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態による不揮発性半導体記憶装置の一構成例を示すブロック図である。第1の実施形態による不揮発性半導体記憶装置は、例えばフラッシュメモリ、EEPROM(Electrically Erasable and Programmable Read only Memory)等のブロック単位での書き込み及び消去が可能な半導体記憶装置である。
【0014】
図1において、1はアドレスバッファであり、外部からアドレス信号ADDが入力され、入力された信号をブロック/ロウデコーダ5及びカラムデコーダ6に出力する。また、アドレスバッファ1は、アドレス信号ADDにより消去動作等のコマンドが入力された場合には、当該コマンドに対応する信号を制御回路/シーケンサ2に出力する。
【0015】
制御回路/シーケンサ2は、外部からの制御信号CTLやアドレスバッファ1からのコマンドに対応する信号が入力され、入力された信号等に基づいて各機能部を制御する。例えば、制御回路/シーケンサ2は、メモリセルアレイに対してデータ消去動作をブロック毎に一括して実行させるための消去パルスを印加させたり、データを消去できたか否かの確認動作(ベリファイ動作)を行ったりする。
【0016】
タイマー3は、チップ一括消去におけるデータ消去動作を許容する制限時間が制御回路/シーケンサ2により設定される。ここで、設定される制限時間は、一括消去可能なブロック単位のデータ消去動作の実行を許容する時間、つまり1つのブロックあたりでの消去動作の実行許容時間である。また、タイマー3は、チップ一括消去動作にてデータ消去動作開始からの経過時間をブロック毎に計測し、経過時間が設定された実行許容時間を超えた場合には、制御回路/シーケンサ2にその旨を通知する。
【0017】
なお、タイマー3に実行許容時間ではなく、一括消去可能なブロック単位で許容する消去パルスの印加回数を設定し、タイマー3はチップ一括消去動作において消去パルスの印加回数をブロック毎に計数するようにしても良い。ここで、消去パルスは、消去動作の開始を指示するための信号であり、ブロックでの消去動作が完了しないときに、所定の時間間隔で印加される。さらには、実行許容時間及び消去パルスの印加回数の双方をタイマー3に設定するようにしても良い。
【0018】
4は高電圧発生回路であり、制御回路/シーケンサ2からの信号に応じて高電圧を発生し、発生した電圧をブロック/ロウデコーダ5に供給する。
ブロック/ロウデコーダ5は、アドレスバッファ1からのロウアドレス信号をデコードし、図示しない所定のワード線を活性化する。ブロック/ロウデコーダ5は、制御回路/シーケンサ2からの信号に基づいて動作(オン/オフ等)が制御される。カラムデコーダ6は、アドレスバッファからのカラムアドレス信号をデコードし、デコードした結果をカラムゲート7に出力する。
【0019】
カラムゲート7は、カラムデコーダ6からの信号に基づいてデータバッファ/マルチプレクサ(MUX)8とメモリセルアレイ9との間での信号伝達を制御する。データバッファ/MUX8は、信号I/O0〜I/O15により外部から供給される信号をカラムゲート7に伝達する。また、データバッファ/MUX8は、制御回路/シーケンサ2からの信号に応じて、メモリセルアレイ9からの読み出しデータ、あるいはレジスタ情報処理回路13からの不良ブロックに係る情報を信号I/O0〜I/O15により外部に出力する。
【0020】
メモリセルアレイ9は、N個(Nは自然数)のブロック10−i(iは添え字であり、i=0、1、2、…、(N−1))とセンスアンプ11とを有する。各ブロック10−iは、電気的にデータの書き込み及び消去(書き換え)が可能な複数の不揮発性のメモリセルでそれぞれ構成され、本実施形態ではチップ一括消去動作時のデータ消去は各ブロック10−iを単位として実行される。センスアンプ11は、メモリセルアレイ9からカラムゲート7に出力する読み出しデータを増幅する。
【0021】
12は不良ブロック記憶レジスタであり、不良ブロックであるか否か(ブロック内に不良メモリセルが存在するか否か)を示す情報をメモリセルアレイ9の各ブロック10−i毎にそれぞれ記憶する。すなわち、不良ブロック記憶レジスタ12は、チップ一括消去動作において実行許容時間内にデータ消去動作が正常に完了したか否かを示す情報を各ブロック10−i毎に記憶する。
【0022】
レジスタ情報処理回路13は、不良ブロック記憶レジスタ12に記憶された情報に基づいて不良ブロックに係る情報をデータバッファ/MUX8に出力する。
ここで、不良ブロック記憶レジスタ12及びレジスタ情報処理回路13による不良ブロックに係る情報の出力動作は、制御回路/シーケンサ2からの信号に基づいて制御される。
【0023】
図2は、上記図1に示した不良ブロック記憶レジスタ12及びレジスタ情報処理回路13の詳細な構成例を示す図である。なお、この図2において、図1に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【0024】
図2に示すように、不良ブロック記憶レジスタ12は、少なくとも1ビットの記憶領域をそれぞれ有するN個のレジスタRi(i=0、1、…、(N−1))を有し、ブロック<0>用レジスタR0、ブロック<1>用レジスタR1、…、ブロック<N−1>用レジスタR(N−1)は、メモリセルアレイ9の各ブロック10−iにそれぞれ対応している。各レジスタRiは、ブロック10−iに不良メモリセルが存在するときにはレジスタ値“1”が記憶され、そうでないときにはレジスタ値“0”である。
【0025】
レジスタ情報処理回路13は、N個のスイッチSWi(i=0、1、…、(N−1))、否定論理和演算(NOR)回路21及びインバータ回路22で構成される。スイッチSWiは、レジスタRiにそれぞれ対応しており、レジスタRiからの出力が入力され、入力された信号をNOR回路21あるいはインバータ回路22に出力する。スイッチSWiは、制御回路/シーケンサ2からの制御信号により制御される。
【0026】
NOR回路21は、スイッチSWiの出力が入力され、演算結果をデータバッファ/MUX8に出力する。インバータ回路22は、スイッチSWiの出力が選択的に入力され、入力された信号を反転してデータバッファ/MUX8に出力する。NOR回路21及びインバータ回路22から出力された信号は、データバッファ/MUX8から入出力端子I/O0〜I/O15を介して外部に出力される。
【0027】
次に、動作について説明する。
まず、不揮発性半導体記憶装置でのチップ一括消去動作について説明する。
図3は、チップ一括消去動作を示すフローチャートである。なお、図3においては、チップ一括消去におけるデータ消去動作の許容時間ではなく、消去パルスの印加回数によりブロック10−iに不良メモリセルが存在するか否かを判断する例を一例として示している。
【0028】
まず、外部から入力されるアドレス信号ADD等によりチップ一括消去動作の実行が指示されると、ステップS1にてブロック番号を示すカウンタ値がゼロにされる。次に、ステップS2にてカウンタ値が示すブロック10−iに対して、プリプログラムと呼ばれる前書き込み、及びその動作を確認するためのベリファイが実行される。このプリプログラムは、いわゆるオーバーイレースを防止するために行われる。
【0029】
ステップS3にて制御回路/シーケンサ2は、消去ベリファイによりブロック10−Iが有する全メモリセルのデータが消去できたか否かを確認する。
上記確認の結果、データが消去されていないメモリセルが存在する場合には、ステップS4にて消去パルスの印加回数を示すカウンタ値が最大(タイマー3に予め設定されたデータ消去動作の許容回数、例えば1000回)であるか否かを判断する。
【0030】
上記判断の結果、消去パルスの印加回数を示すカウンタ値が最大でない場合には、ステップS5にて消去パルスの印加回数を示すカウンタ値を1つ増加させ、ステップS6にて消去対象のブロック10−iに対して消去パルスを再び印加する。消去パルスを印加し所定時間(例えば、1ms)が経過した後、ステップS3以降の動作を実行する。
【0031】
一方、ステップS4での判断の結果、消去パルスの印加回数を示すカウンタ値が最大である場合には、ステップS7にて不良ブロック番号として消去対象のブロック10−iのブロック番号を記録し、ステップS8に進む。
また、ステップS3での消去ベリファイによる確認の結果、全メモリセルのデータが消去できている場合も同様に、ステップS8に進む。
【0032】
ステップS8では、ブロック番号を示すカウンタ値が最大であるか否かが確認され、カウンタ値が最大でない場合には、ステップS9にてブロック番号を示すカウンタ値を1つ増加させ、上述したステップS2に戻る。
【0033】
一方、ステップS8での確認の結果、ブロック番号を示すカウンタ値が最大である場合には、ステップS10にて上記ステップS7において記録された不良ブロック番号を読み出して、ステップS11にて、不良ブロックが存在するか否かを判断する。判断の結果、不良ブロックが存在しない場合には、チップ一括消去パス(成功)として処理を終了し、不良ブロックが存在する場合には、チップ一括消去フェイル(失敗)として処理を終了する。
【0034】
次に、上記図3に示したチップ一括消去動作の終了後における不良ブロックに係る情報の出力動作について説明する。
チップ一括消去動作が終了した後、制御回路/シーケンサ2から所定の値を示す制御信号が出力されると、不良ブロック記憶レジスタ12の各レジスタRiは記憶している情報を出力する。このとき、レジスタ情報処理回路13のすべてのスイッチSWiは、レジスタRiの出力をNOR回路21に供給するように制御信号により制御される。
【0035】
したがって、すべてのレジスタRiの出力がNOR回路21に同時に入力され、少なくとも1つのレジスタRiのレジスタ値が“1”である場合には、NOR回路21の出力は“L”(ロウレベル)になる。NOR回路21の出力は、データバッファ/MUX8により、例えば入出力端子I/O5を介して外部に出力される。
【0036】
これにより、入出力端子I/O5を介して出力される信号が“H”(ハイレベル)の場合には、メモリセルアレイ9の各ブロックが正常であることが外部に示され、“L”の場合には、メモリセルアレイ9に少なくとも1つの不良ブロックが存在することが外部に示される。
【0037】
さらに、不良ブロック特定モードに動作モードを遷移させることにより、メモリセルアレイ9内に存在する不良ブロックを特定可能な情報が外部に出力される。ここで、不良ブロック特定モードには、アドレス信号ADDや制御信号CTL等によるコマンドの入力、あるいは不揮発性半導体記憶装置が具備する所定の外部端子に所定の電圧(例えば、ハイレベルの電圧VHH)を印加することにより遷移する。不揮発性半導体記憶装置がシステムに組み込まれた場合には、コマンド入力によってのみ不良ブロック特定モードへの動作モードの遷移が可能になる。
【0038】
以下に、不良ブロック特定モードでの処理動作について説明する。
図4は、不良ブロック特定モードでの処理の流れを示す図である。
制御回路/シーケンサ2から所定の値を示す制御信号が出力されているとき、外部からのアドレス信号ADDによりブロックアドレス[0]が入力されると、入力されたブロックアドレス[0]が信号BLADDを介して不良ブロック記憶レジスタ12に供給される(ステップS21)。
【0039】
供給されたブロックアドレス[0]に対応するブロック<0>用レジスタR0は、記憶している情報を出力する。また、このとき、レジスタ情報処理回路13のスイッチSW0は、レジスタR0の出力をインバータ回路22に供給するように制御信号により制御される。なお、他のスイッチSW1〜SW(N−1)は開いている。
【0040】
これにより、レジスタR0の出力がインバータ回路22にて反転され、データバッファ/MUX8により、例えば入出力端子I/O5を介して外部に出力される。したがって、入出力端子I/O5を介して出力される信号が“H”の場合には、メモリセルアレイ9のブロック10−0が正常であることが外部に示され、“L”の場合には、ブロック10−0が不良ブロックであることが外部に示される(ステップS22)。
【0041】
次に、アドレス信号ADDにより入力されたブロックアドレス[1]が不良ブロック記憶レジスタ12に供給され(ステップS23)、ブロック<1>用レジスタR1に記憶されている情報が出力される。このとき、レジスタ情報処理回路13では、スイッチSW1がレジスタR1の出力をインバータ回路22に供給し、他のスイッチSW0、SW2〜SW(N−1)が開くように制御信号により制御される。これにより、ブロック<0>についての場合と同様にして、データバッファ/MUX8から入出力端子I/O5を介してブロック10−1が不良ブロックであるか否かを示す信号が外部に出力される(ステップS24)。
【0042】
以下同様にして、ブロックアドレスがアドレス信号ADDにより順次入力され、入力されたブロックアドレスに対応するレジスタRiに記憶されている情報に応じて、ブロックアドレスで示されるブロック10−iが不良ブロックであるか否かを示す信号が入出力端子I/O5を介して外部に出力される(ステップS25、S26)。
【0043】
図5は、上述した不良ブロック特定モードでの不良ブロック情報の出力動作を示すタイミングチャートである。
時刻T10において、アドレス信号ADDによりブロックアドレス[0]が外部から入力されると、出力イネーブル信号/OE(記号/は負論理であることを示す。)が“L”に活性化されている期間中、入出力端子I/O5を介して不良ブロック情報SG10が出力される。この不良ブロック情報SG10が、“L”の場合には、ブロック10−0に不良メモリセルが存在し(不良ブロック)、“H”の場合には、ブロック10−0に不良メモリセルが存在しない。
【0044】
同様に、時刻T11、…、T13において、アドレス信号ADDによりブロックアドレス[1]、…、ブロックアドレス[N−1]が外部から順次入力され、出力イネーブル信号/OEが“L”に活性化されている期間中、入出力端子I/O5を介してブロックアドレスにより指定されたブロックの不良ブロック情報SG11、…、SG1(N−1)が出力される。
【0045】
以上、詳しく説明したように第1の実施形態によれば、1ブロックあたりでの消去動作の実行許容時間(あるいは消去パルスの印加許容回数)を予めタイマー3に設定しておく。 メモリセルアレイ9が有するメモリセルに記憶したデータをチップ一括消去動作により一括消去するとき、実行許容時間を経過してもデータが消去されていないメモリセルがブロック10−iに存在する、すなわち実行許容時間内にブロック10−iが有する全メモリセルのデータ消去が完了しない場合には、当該ブロック10−iでの消去動作を強制的に終了して、次のブロックでの消去動作を開始する(次のブロックがない場合には処理を終了する。)。また、実行許容時間はデータ消去を許容する時間であり、一般に不良メモリセルが存在しない正常なブロックでの消去動作は、実行許容時間よりも非常に短い時間で完了する。
【0046】
これにより、不良メモリセルがメモリセルアレイ9内に存在したとしても、不良メモリセルが存在するブロックでの消去動作を1ブロック単位の実行許容時間で終了させることができ、不揮発性半導体記憶装置でのチップ一括消去動作を効率良く行うことができる。 したがって、チップ一括消去動作に要する時間の増加を抑制することができ、例えば不揮発性半導体記憶装置の機能試験にて、不良メモリセルが存在することによる機能試験に要する時間の増加を抑制し、機能試験の高効率化を図ることができる。
【0047】
また、チップ一括消去動作が終了した後、不良ブロック記憶レジスタ12にブロック10−i毎に記憶した不良ブロックであるか否かを示す情報をレジスタ情報処理回路13にて適宜処理を施し、データバッファ/MUX8を介して外部に出力する。このとき、不揮発性半導体記憶装置に不良ブロックが存在するか否かを示す信号(情報)、さらに不良ブロックが存在する場合には、不良ブロックを特定可能な信号(情報)が外部に示すことができる。
【0048】
したがって、例えば不揮発性半導体記憶装置における機能試験において、不良ブロックが存在するか否かを示す信号を監視することにより、当該不揮発性半導体記憶装置における機能試験の合否判定を行うことができる。また、例えば不揮発性半導体記憶装置を搭載したシステムでは、不良ブロックが存在したとしても、出力される不良ブロックが特定可能な信号(情報)に基づいて、不良ブロックを回避して正常なブロックのみを使用しデータの書き込み及び消去を行わせるように制御することができ、従来のように交換する必要がなくなる。
【0049】
なお、上記図4に示した不良ブロック特定モードでの処理では、外部からのアドレス信号ADDにより入力するブロックアドレスは、1つずつ増加するようにしているが、本発明はこれに限らず、任意の順及び任意のブロックアドレス値を入力することができる。
【0050】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
第2の実施形態による不揮発性半導体記憶装置は、不良ブロック特定モードにて不良ブロックを特定可能な情報を出力する際、不良ブロックのブロックアドレス値を外部に出力する。
【0051】
なお、第2の実施形態による不揮発性半導体記憶装置は、上述した第1の実施形態による不揮発性半導体記憶装置とレジスタ情報処理回路のみが異なるだけで、上記図1に示した第1の実施形態による不揮発性半導体記憶装置と全体の構成は同様であるので、全体構成についての説明は省略する。
【0052】
図6は、第2の実施形態による不揮発性半導体記憶装置の不良ブロック記憶レジスタ12及びレジスタ情報処理回路13’の詳細な構成例を示す図である。なお、この図6において、図1及び図2に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【0053】
図6に示すように、第2の実施形態におけるレジスタ情報処理装置13’は、N個のスイッチSWi(i=0、1、…、(N−1))、否定論理和演算(NOR)回路21及びエンコーダ61で構成される。スイッチSWi及びNOR回路21は、上述した第1の実施形態と同様のものである。
エンコーダ61は、スイッチSWiの出力が供給され、供給された信号が“H”のときには当該信号に応じたブロックアドレス(2進数表現)をデータバッファ/MUX8に出力する。
【0054】
第2の実施形態による不揮発性半導体記憶装置の動作は、上述した第1の実施形態と不良ブロック特定モードでの処理動作のみが異なり、他の動作は同じであるので、以下では、不良ブロック特定モードでの処理動作についてのみ説明する。
【0055】
図7は、第2の実施形態における不良ブロック特定モードでの処理動作の流れを示す図である。
不良ブロック特定モードに動作モードが遷移すると、制御回路/シーケンサ2は、不良ブロック記憶レジスタ12内にてレジスタ値が“1”であるレジスタRiを検索する(ステップS31)。上記検索は、出力イネーブル信号/OEのトグル動作に応じてブロックアドレスを1つずつ順次増加させ、ブロックアドレスに対応するレジスタRiの値を確認することで行われる。また、制御回路/シーケンサ2は、ブロックアドレスに応じてレジスタ情報処理回路13’内のスイッチSWiを制御してレジスタRiの出力がエンコーダ61に供給されるように制御する。
【0056】
上記検索によりレジスタ値が“1”であるレジスタRi(不良ブロックに対応するレジスタ)が見つかると(ステップS32)、当該レジスタRiの出力がスイッチSWiを介して供給されているエンコーダ61は、当該レジスタRiが対応しているブロックのアドレス(2進数表現)をデータバッファ/MUX8に出力する。
【0057】
さらに、データバッファ/MUX8は、エンコーダ61からのブロックアドレスを、例えば複数の入出力端子I/O0〜I/O(k−1)を介して外部に出力する(ステップS33)。このとき、データバッファ/MUX8は、エンコーダ61から信号に基づいて、入出力端子I/O0〜I/O(k−1)を介して出力する信号が不良ブロックアドレスであるか否かを示す信号を、入出力端子I/O15を介して外部に出力する。
【0058】
以降、制御回路/シーケンサ2が、ブロックアドレスを順次増加させながら、レジスタ値が“1”であるレジスタRiの検索を行う。そして、制御回路/シーケンサ2は、最終のブロックであるブロック<N−1>に対応するブロックアドレスでのレジスタR(N−1)まで検索し(ステップS34)、処理を終了する。
【0059】
図8は、第2の実施形態における不良ブロック特定モードでの不良ブロック情報の出力動作を示すタイミングチャートである。
時刻T20において、不良ブロック特定モードでの処理動作が開始されると、出力イネーブル信号/OEが“L”に活性化されている期間中、入出力端子I/O0〜I/O(k−1)を介して不良ブロックデータD0が出力されるとともに、入出力端子I/O15を介して不良ブロック情報SG20が出力される。ここで、不良ブロック情報SG20が“L”の場合には、不良ブロックデータD0は有効データであり不良ブロックアドレスを示す。一方、不良ブロック情報SG20が“H”の場合には、不良ブロックデータD0は無効データである。
【0060】
出力イネーブル信号/OEが“H”に不活性化された後、時刻T21において、出力イネーブル信号/OEが“H”から“L”に変化すると、内部で管理しているブロックアドレスが1つインクリメントされる。出力イネーブル信号/OEが“L”に活性化されている期間中、入出力端子I/O0〜I/O(k−1)を介して不良ブロックデータD1が出力され、入出力端子I/O15を介して不良ブロック情報SG21が出力される。
【0061】
同様に、出力イネーブル信号/OEが“H”に不活性化された後、時刻T22、T23、…において、出力イネーブル信号/OEが“H”から“L”に変化すると、ブロックアドレスが1つずつインクリメントされる。出力イネーブル信号/OEが“L”に活性化されている期間中、入出力端子I/O0〜I/O(k−1)及び入出力端子I/O15を介して、不良ブロックデータD2、D3及び不良ブロック情報SG22、SG23が出力される。
【0062】
以上、説明したように第2の実施形態によれば、上述した第1の実施形態による得られる効果と同様の効果を得ることができる。また、不良ブロック特定モードにて不良ブロックを特定可能な信号(情報)を出力する際、出力イネーブル信号/OEのトグル動作によりブロックアドレスを自動的に1つずつ順次増加させながら、ブロックアドレスに対応するブロックについての不良ブロック情報を出力する。
【0063】
これにより、上述した第1の実施形態に比べて、少ない外部からの制御操作ですべてのブロック10−iについての不良ブロック情報を外部に出力することができる。さらに、不良ブロックを特定可能な信号をエンコーダ61により2進数表示のブロックアドレスに変換して出力することで、外部では不良ブロックを容易に認識することができる。
【0064】
なお、上述した第1及び第2の実施形態においては、入出力端子I/O5や入出力端子I/O0〜I/O(k−1)を介して、不良ブロックが存在するか否かを示す情報、不良ブロックを特定可能な情報を出力するようにしているが、これはほんの一例であり、外部に情報を出力するために用いる入出力端子は任意である。
【0065】
また、上述した第1及び第2の実施形態において、レジスタ情報処理回路13、13’にて不良ブロック記憶レジスタ12からの情報に論理演算を施す論理回路にはNOR回路21、インバータ回路22等を用いているが、本発明はこれに限定されず、外部に出力する信号の論理を定めておけば正論理であっても負論理であっても良い。例えば、上述した第1及び第2の実施形態に示した例と、レジスタ情報処理回路13、13’から出力する信号の論理を逆にする場合には、NOR回路21に代えて、論理和(OR)回路を用いれば良いし、インバータ回路22に代えてバッファ回路や従属接続した偶数段のインバータ回路を用いれば良い。
【0066】
また、上述した第1及び第2の実施形態において、レジスタ情報処理回路13(13’)が有するスイッチSWiは、制御回路/シーケンサ2からの制御信号に応じて、入力される信号をNOR回路21あるいはインバータ22(エンコーダ61)に出力するようにしているが、NOR回路21に対しては入力される信号を常に供給し、インバータ22(エンコーダ61)に出力するか否かのみを制御信号に応じて制御するようにしても良い。この場合には、NOR回路21より出力される信号とインバータ22(エンコーダ61)より出力される信号とを異なる入出力端子を介して出力すれば良く、スイッチSWiを1つの2端子でそれぞれ構成することができ回路構成の簡素化を図ることができる。
【0067】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【0068】
(付記1)電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルでそれぞれ構成された複数のブロックを有するメモリセルアレイと、
上記メモリセルに記憶した記憶データを上記ブロック毎に一括消去可能な消去手段と、
1つの上記ブロックあたりでの消去動作の実行許容時間を設定する設定手段とを備え、
上記メモリセルアレイのすべてのメモリセルの記憶データを上記消去手段により上記ブロック毎に順次消去する際、上記ブロックを構成するメモリセルの記憶データの消去が上記実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了することを特徴とする不揮発性半導体記憶装置。
(付記2)上記消去手段によりすべての上記ブロックでの消去動作が終了した後、上記すべてのメモリセルの記憶データが消去できたか否かを示す信号を出力する出力手段をさらに備えることを特徴とする付記1に記載の不揮発性半導体記憶装置。
(付記3)上記出力手段は、上記ブロック毎に上記実行許容時間内に消去動作が完了したか否かを示す信号をさらに出力することを特徴とする付記2に記載の不揮発性半導体記憶装置。
(付記4)上記出力手段は、上記実行許容時間内に消去動作が完了しなかったブロックが識別可能な情報を示す信号をさらに出力することを特徴とする付記2に記載の不揮発性半導体記憶装置。
(付記5)上記ブロックが識別可能な情報は、上記複数のブロックに互いに異なるように割り当てたブロックアドレスであることを特徴とする付記4に記載の不揮発性半導体記憶装置。
(付記6)上記すべてのブロックにてメモリセルの記憶データが消去できたか否かを示す良否情報を記憶する記憶手段をさらに備えることを特徴とする付記1に記載の不揮発性半導体記憶装置。
(付記7)上記記憶手段は、上記良否情報を上記ブロック毎に記憶することを特徴とする付記6に記載の不揮発性半導体記憶装置。
(付記8)上記記憶した良否情報に基づいて、外部からの要求に応じた情報を出力する出力手段をさらに備えることを特徴とする付記6に記載の不揮発性半導体記憶装置。
(付記9)上記出力手段は、上記外部からの要求に応じて上記良否情報の論理和演算を行い、得られた演算結果を出力することを特徴とする付記8に記載の不揮発性半導体記憶装置。
(付記10)上記出力手段は、上記外部からの要求に応じて何れか1つのブロックに係る上記良否情報を選択的に出力することを特徴とする付記8に記載の不揮発性半導体記憶装置。
(付記11)上記出力手段は、上記良否情報を選択的に出力する際、当該良否情報を上記ブロックが識別可能な情報に変換する変換手段を備えることを特徴とする付記10に記載の不揮発性半導体記憶装置。
(付記12)上記ブロックが識別可能な情報は、上記複数のブロックに互いに異なるように割り当てたブロックアドレスであることを特徴とする付記11に記載の不揮発性半導体記憶装置。
(付記13)上記出力手段は、何れか1つのブロックに係る上記良否情報を選択的に出力し、上記すべてのブロックについて順次出力することを特徴とする付記11に記載の不揮発性半導体記憶装置。
(付記14)上記実行許容時間は、上記ブロックに対して記憶データの消去を指示する消去パルスの印加回数を用いて定めたことを特徴とする付記1〜13の何れか1項に記載の不揮発性半導体記憶装置。
(付記15)電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置のデータ消去方法であって、
複数のメモリセルでそれぞれ構成されたブロック毎に、上記メモリセルに記憶された記憶データを順次一括消去する際、1つの上記ブロックあたりでの消去動作の実行許容時間を設定し、上記ブロックを構成するメモリセルの記憶データの消去が、設定した上記実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了して、次のブロックの消去を開始することを特徴とするデータ消去方法。
(付記16)上記すべてのブロックでの消去動作が終了した後、すべての上記メモリセルの記憶データが消去できたか否かを示す信号を出力することを特徴とする付記15に記載のデータ消去方法。
(付記17)上記メモリセルの記憶データが消去できていないときには、上記ブロック毎に上記実行許容時間内に消去動作が完了したか否かを示す信号をさらに出力することを特徴とする付記16に記載のデータ消去方法。
(付記18)上記メモリセルの記憶データが消去できていないときには、上記実行許容時間内に消去動作が完了しなかったブロックが識別可能な情報を示す信号をさらに出力することを特徴とする付記16に記載のデータ消去方法。
【0069】
【発明の効果】
以上、説明したように本発明によれば、複数のメモリセルでそれぞれ構成された複数のブロックを有するメモリセルアレイを有する不揮発性半導体記憶装置にてメモリセルに記憶された記憶データをブロック毎に順次一括消去する際、1つのブロックあたりでの消去動作の実行許容時間を設定し、ブロックを構成するメモリセルの記憶データの消去が実行許容時間内に完了しないときには、当該ブロックでの消去動作を終了する。これにより、不揮発性半導体記憶装置に不良メモリセルが存在したとしても、不良メモリセルが存在するブロックでの消去動作を1ブロックあたりの実行許容時間で強制的に終了して、次のブロックでの消去動作を開始することができ、チップ一括消去動作に要する時間の増加を抑制し、チップ一括消去動作を効率良く行うことができる。
【図面の簡単な説明】
【図1】第1の実施形態による不揮発性半導体記憶装置の一構成例を示すブロック図である。
【図2】第1の実施形態におけるレジスタ情報処理回路の構成例を示す図である。
【図3】第1の実施形態による不揮発性半導体記憶装置でのチップ一括消去動作を示すフローチャートである。
【図4】第1の実施形態における不良ブロック特定モードでの処理の流れを示す図である。
【図5】第1の実施形態における不良ブロック情報の出力動作を示すタイミングチャートである。
【図6】第2の実施形態による不揮発性半導体記憶装置のレジスタ情報処理回路の構成例を示す図である。
【図7】第2の実施形態における不良ブロック特定モードでの処理の流れを示す図である。
【図8】第2の実施形態における不良ブロック情報の出力動作を示すタイミングチャートである。
【符号の説明】
1 アドレスバッファ
2 制御回路/シーケンサ
3 タイマー
4 高電圧発生回路
5 ブロック/ロウデコーダ
6 カラムデコーダ
7 カラムゲート
8 データバッファ/マルチプレクサ
9 メモリセルアレイ
10 ブロック
11 センスアンプ
12 不良ブロック記憶レジスタ
13 レジスタ情報処理回路
Claims (8)
- 電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルでそれぞれ構成された複数のブロックを有するメモリセルアレイと、
上記メモリセルに記憶した記憶データを上記ブロック毎に一括消去可能な消去手段と、
1つの上記ブロックあたりでの消去動作の実行許容時間を設定する設定手段と、
上記ブロック毎に備えられ、上記実行許容時間内に該ブロックに対する消去動作が完了したか否かの良否情報を示す信号を記憶する記憶手段と、
上記消去手段によりすべての上記ブロックでの消去動作が終了した後、上記記憶手段に記憶されている上記良否情報に基づいて、上記すべてのメモリセルの記憶データが消去できたか否かを示す信号を出力する出力手段とを備え、
上記メモリセルアレイのすべてのメモリセルの記憶データを上記消去手段により上記ブロック毎に順次消去する際、該ブロックに対する消去動作に関する上記良否情報を上記記憶手段に記憶したうえで、次ブロックに対象を移動して上記消去動作を継続することを特徴とする不揮発性半導体記憶装置。 - 上記出力手段は、上記ブロック毎に上記良否情報を示す信号をさらに出力することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 上記出力手段は、上記実行許容時間内に消去動作が完了しなかったブロックが識別可能な情報を示す信号をさらに出力することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 上記出力手段は、上記記憶した良否情報に基づいて、外部からの要求に応じた情報を出力することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 上記出力手段は、上記外部からの要求に応じて上記良否情報の論理和演算を行い、得られた演算結果を出力することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 上記出力手段は、上記外部からの要求に応じて何れか1つのブロックに係る上記良否情報を選択的に出力することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 上記出力手段は、上記良否情報を選択的に出力する際、当該良否情報を上記ブロックが識別可能な情報に変換する変換手段を備えることを特徴とする請求項6に記載の不揮発性半導体記憶装置。
- 上記ブロックが識別可能な情報は、上記複数のブロックに互いに異なるように割り当てたブロックアドレスであることを特徴とする請求項3又は7に記載の不揮発性半導体記憶装置。
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