JPH0685428B2 - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPH0685428B2 JPH0685428B2 JP61057309A JP5730986A JPH0685428B2 JP H0685428 B2 JPH0685428 B2 JP H0685428B2 JP 61057309 A JP61057309 A JP 61057309A JP 5730986 A JP5730986 A JP 5730986A JP H0685428 B2 JPH0685428 B2 JP H0685428B2
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- layer
- trench
- capacitor
- substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 一実施例の模式側断面図（第１図） 同実施例のパターン平面図（第２図） 同実施例の製造工程断面図（第３図） 発明の効果 〔概要〕 トレンチキャパシタを有するダイナミックランダムアク
セスメモリ（以下略してDRAMと記す）セルにおいて、半
導体基体の内部に該基体と反対導電型の埋込み層を配設
し、トレンチの底部を該埋込み層内に到達せしめ、該ト
レンチの側面に絶縁層を形成した後、該トレンチ内に第
１の導電層、誘電体層、第２の導電層よりなる蓄積キャ
パシタを形成してなり、該絶縁層により第１の導電層か
ら基体への不純物の散逸を阻止して蓄積容量の低下を防
ぎ、且つ該絶縁層により該蓄積キャパシタの第１の導電
層即ち対向電極を基体から電気的に分離し、埋込み層か
ら該対向電極に該メモリセル内に書込まれる論理レベル
より低いレベルの電圧を印加することによって該蓄積キ
ャパシタの長期的な信頼度（信頼度寿命）を向上する。
セスメモリ（以下略してDRAMと記す）セルにおいて、半
導体基体の内部に該基体と反対導電型の埋込み層を配設
し、トレンチの底部を該埋込み層内に到達せしめ、該ト
レンチの側面に絶縁層を形成した後、該トレンチ内に第
１の導電層、誘電体層、第２の導電層よりなる蓄積キャ
パシタを形成してなり、該絶縁層により第１の導電層か
ら基体への不純物の散逸を阻止して蓄積容量の低下を防
ぎ、且つ該絶縁層により該蓄積キャパシタの第１の導電
層即ち対向電極を基体から電気的に分離し、埋込み層か
ら該対向電極に該メモリセル内に書込まれる論理レベル
より低いレベルの電圧を印加することによって該蓄積キ
ャパシタの長期的な信頼度（信頼度寿命）を向上する。
本発明は高集積、高性能、高信頼度のDRAMセルの構造に
関する。
関する。
トレンチキャパシタがキャパシタ部が立体的（溝状）に
構成されたMOS構造で、256KビットDRAMまで一般的に用
いられてきたプレート型セルに比べて、実効的なキャパ
シタ面積を広くとることができるため、小型で大きな蓄
積容量が得られる特徴がある。
構成されたMOS構造で、256KビットDRAMまで一般的に用
いられてきたプレート型セルに比べて、実効的なキャパ
シタ面積を広くとることができるため、小型で大きな蓄
積容量が得られる特徴がある。
然しながら、トレンチキャパシタは以下に説明する問題
点を有し、更に小型で蓄積容量が大きく、高集積化に際
して電気的な障害がなく、且つ長期的に信頼度が保証さ
れる構造が要望される。
点を有し、更に小型で蓄積容量が大きく、高集積化に際
して電気的な障害がなく、且つ長期的に信頼度が保証さ
れる構造が要望される。
第４図はトレンチキャパシタセルの従来例を示す模式側
断面図である。
断面図である。
図において、51は半導体基板でＰ型珪素（p-Si）基板、
52はセル領域を画定するフイールド絶縁層で二酸化珪素
（Si2）層、53は蓄積電極で反転層を形成する電子、54
は誘電体層、55は多結晶珪素（ポリSi）層よりなるセル
プレート（対向電極）で、反転層53、誘電体層54、セル
プレート55により蓄積キャパシタが構成される。
52はセル領域を画定するフイールド絶縁層で二酸化珪素
（Si2）層、53は蓄積電極で反転層を形成する電子、54
は誘電体層、55は多結晶珪素（ポリSi）層よりなるセル
プレート（対向電極）で、反転層53、誘電体層54、セル
プレート55により蓄積キャパシタが構成される。
56はゲート絶縁層、57はポリSiよりなるワード線、58
A、58Bは高濃度不純物導入領域でn+型ソース／ドレイン
（S/D）領域である。該S/D領域58A、58Bと、ワード線57
をゲートとしてMISトランジスタ（FET）が構成される。
A、58Bは高濃度不純物導入領域でn+型ソース／ドレイン
（S/D）領域である。該S/D領域58A、58Bと、ワード線57
をゲートとしてMISトランジスタ（FET）が構成される。
そして、S/D領域58Aとコンタクトし、基板上においてワ
ード線57と垂直方向に、例えばアルミニウム（Al）より
なるビット線59が形成される。
ード線57と垂直方向に、例えばアルミニウム（Al）より
なるビット線59が形成される。
この場合、蓄積キャシタとMISトランジスタとの接続はS
/D領域58Bと反転層53間で行われ、従って基板側の反転
層53が情報電荷を蓄積する蓄積電極となる。
/D領域58Bと反転層53間で行われ、従って基板側の反転
層53が情報電荷を蓄積する蓄積電極となる。
該DRAMセルは図の右側に示されるように、近傍部に隣接
セルの蓄積キャパシタがフイールド絶縁膜52を隔てて形
成されている。点線は基板内に拡がった空乏層の先端を
表し、同図には隣接するキャパシタ同士がパンチスルー
を起こしている状態が示されている。
セルの蓄積キャパシタがフイールド絶縁膜52を隔てて形
成されている。点線は基板内に拡がった空乏層の先端を
表し、同図には隣接するキャパシタ同士がパンチスルー
を起こしている状態が示されている。
このような従来のトレンチキャパシタセルは、プレート
型のセルに比べ高集積化に有利であるが、以下に示すよ
うな欠点を有していた。
型のセルに比べ高集積化に有利であるが、以下に示すよ
うな欠点を有していた。
書込み電圧の損失 蓄積キャパシタはトレンチ内に形成されたMOS構造の反
転層53とセルプレート55間の容量を用いるため、電極電
圧即ちセルプレート55の電圧に対して反転層53を形成す
るための閾値電圧分だけ低い電圧までしか書き込むこと
ができず、電源電圧の利用率が悪い。
転層53とセルプレート55間の容量を用いるため、電極電
圧即ちセルプレート55の電圧に対して反転層53を形成す
るための閾値電圧分だけ低い電圧までしか書き込むこと
ができず、電源電圧の利用率が悪い。
キャパシタ間のパンチスルー 上記電圧損失を小さくするためには、基板の不純物濃度
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。
また、トレンチ内の表面に沿って基板と逆導電型の領域
を形成する、いわゆるHi-Cキャパシタの構造にすれば電
圧損失の問題はなくなるが、この逆導電型領域の拡散深
さ分だけ隣接トレンチキャパシタ間の間隔が縮まったこ
とになり、パンチスルーの危険性は増す。
を形成する、いわゆるHi-Cキャパシタの構造にすれば電
圧損失の問題はなくなるが、この逆導電型領域の拡散深
さ分だけ隣接トレンチキャパシタ間の間隔が縮まったこ
とになり、パンチスルーの危険性は増す。
更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないための製造が極めて困難であ
る。
は、イオン注入で出来ないための製造が極めて困難であ
る。
ソフトエラー 基板中に蓄積電極（反転層）53から空乏層が広く拡がり
基板中に発生した小数キャリアを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
基板中に発生した小数キャリアを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
以上のような欠点がトレンチキャパシタの実用化に対し
て大きな障害となっていた。
て大きな障害となっていた。
そして更に従来の構造においては、書込みに際して論理
レベルの電圧がそのままキャパシタの対向電極と蓄積電
極間に印加されるので、誘電体層を薄くしてキャパシタ
容量を一層増大せしめた際等においては、上記キャシタ
に印加される電圧によって誘電体層の損傷が生じ易く、
そのため該蓄積キャパシタの信頼度寿命が低下するとい
う問題もあった。
レベルの電圧がそのままキャパシタの対向電極と蓄積電
極間に印加されるので、誘電体層を薄くしてキャパシタ
容量を一層増大せしめた際等においては、上記キャシタ
に印加される電圧によって誘電体層の損傷が生じ易く、
そのため該蓄積キャパシタの信頼度寿命が低下するとい
う問題もあった。
本発明が解決しようとするのは、上記のように従来のト
レンチキャパシタに適用されていたトレンチMOS構造に
おいて生じていた、書込み電圧の損失の問題、隣接する
蓄積キャパシタ間のパンチスルーの問題、ソフトエラー
の問題、及び蓄積容量を一層増加せしめた際に生ずる信
頼度寿命低下の問題等である。
レンチキャパシタに適用されていたトレンチMOS構造に
おいて生じていた、書込み電圧の損失の問題、隣接する
蓄積キャパシタ間のパンチスルーの問題、ソフトエラー
の問題、及び蓄積容量を一層増加せしめた際に生ずる信
頼度寿命低下の問題等である。
上記問題点は、一導電型半導体基板と、該半導体基板面
に形成された反対導電型埋込み層と、該埋込み層を有す
る該半導体基板上に形成された一導電型半導体層と、該
半導体層を貫通して該反対導電型埋込み層に達すると溝
と、該溝の側面に形成された絶縁層と、該溝の内面に該
絶縁層を覆って皮膜状に被着され下部が該埋込み層に接
する反対導電型で該半導体層より高不純物濃度の第１の
導電層と、該第１の導電層を有する該溝の内面全域に皮
膜状に形成された誘電体層と、該誘電体層を有する溝内
に埋込まれた第２の導電層とよりなる蓄積キャパシタ
と、 蓄積キャパシタへの電荷の充放電をスイッチするMISト
ランジスタとを有し、 該第２の導電層が第３の導電層を介して該MISトランジ
スタの一方のソース／ドレイン領域にオーミックに接続
され、 該第１の導電層に該反対導電型埋込み層を介して該半導
体基板と異なるバイアス電圧が印加されてなる本発明に
よるダイナミックランダムアクセスメモリによって解決
される。
に形成された反対導電型埋込み層と、該埋込み層を有す
る該半導体基板上に形成された一導電型半導体層と、該
半導体層を貫通して該反対導電型埋込み層に達すると溝
と、該溝の側面に形成された絶縁層と、該溝の内面に該
絶縁層を覆って皮膜状に被着され下部が該埋込み層に接
する反対導電型で該半導体層より高不純物濃度の第１の
導電層と、該第１の導電層を有する該溝の内面全域に皮
膜状に形成された誘電体層と、該誘電体層を有する溝内
に埋込まれた第２の導電層とよりなる蓄積キャパシタ
と、 蓄積キャパシタへの電荷の充放電をスイッチするMISト
ランジスタとを有し、 該第２の導電層が第３の導電層を介して該MISトランジ
スタの一方のソース／ドレイン領域にオーミックに接続
され、 該第１の導電層に該反対導電型埋込み層を介して該半導
体基板と異なるバイアス電圧が印加されてなる本発明に
よるダイナミックランダムアクセスメモリによって解決
される。
即ち本発明のDRAMセルは、トレンチMOS構造における基
板Ｓ側を対向電極に、トレンチに誘電体層を介して埋込
まれる導電層Ｍ側を蓄積電極としてキャパシタ間の干渉
及びソフトエラーを防止する。
板Ｓ側を対向電極に、トレンチに誘電体層を介して埋込
まれる導電層Ｍ側を蓄積電極としてキャパシタ間の干渉
及びソフトエラーを防止する。
そして更に半導体基体の内部に該基体と反対導電型の埋
込み層を配設し、トレンチの底部を該埋込み層内に到達
せしめ、該トレンチの側面に絶縁層を形成した後、該ト
レンチ内に第１の導電層、誘電体層、第２の導電層より
なる蓄積キャパシタを形成してなり、該絶縁層により製
造中の熱処理工程における第１の誘電層から基体への不
純物の散逸を阻止して蓄積容量の低下を防ぎ、且つ絶縁
層により該蓄積キャパシタの第１の導電層即ち対向電極
を基体から電気的に分離し、埋込み層から該対向電極に
該メモリセル内に書込まれる論理レベルより低いレベル
のバイアス電圧を印加するものである。
込み層を配設し、トレンチの底部を該埋込み層内に到達
せしめ、該トレンチの側面に絶縁層を形成した後、該ト
レンチ内に第１の導電層、誘電体層、第２の導電層より
なる蓄積キャパシタを形成してなり、該絶縁層により製
造中の熱処理工程における第１の誘電層から基体への不
純物の散逸を阻止して蓄積容量の低下を防ぎ、且つ絶縁
層により該蓄積キャパシタの第１の導電層即ち対向電極
を基体から電気的に分離し、埋込み層から該対向電極に
該メモリセル内に書込まれる論理レベルより低いレベル
のバイアス電圧を印加するものである。
これによって、第１の導電層即ち対向電極の高不純物濃
度が維持されるので該蓄積キャパシタに等価的に直列に
入る空乏層容量の発生が防止され、またキャパシタに印
加される電圧レベルが低減せしめられるので該蓄積キャ
パシタの長期的な信頼度（信頼度寿命）が向上する。
度が維持されるので該蓄積キャパシタに等価的に直列に
入る空乏層容量の発生が防止され、またキャパシタに印
加される電圧レベルが低減せしめられるので該蓄積キャ
パシタの長期的な信頼度（信頼度寿命）が向上する。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明に係るトレンチキャパシタセルの一実施
例を示す模式側断面図、第２図は同実施例におけるパタ
ーン形成を示す模式平面図で、（ａ）は基板主面上のパ
ターン平面図、（ｂ）は基板内部の埋込み層及びトレン
チ部のパターン平面図、第３図（ａ）〜（ｆ）は同実施
例の製造方法を示す工程断面図である。
例を示す模式側断面図、第２図は同実施例におけるパタ
ーン形成を示す模式平面図で、（ａ）は基板主面上のパ
ターン平面図、（ｂ）は基板内部の埋込み層及びトレン
チ部のパターン平面図、第３図（ａ）〜（ｆ）は同実施
例の製造方法を示す工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図において、 １は半導体基体でｐ型シリコン（p-Si）基板、 ２は1019cm-3程度の不純物濃度を有するn+型埋込み層、 ３はp-Siエピタキシャル層、 ４はセル領域を画定するフイールドSiO2層、 ５はフイールド領域を含んで形成された底部が埋込み層
２内に達する溝（トレンチ）、 ６はトレンチ側面に形成された厚さ800〜1000Å程度のS
iO2絶縁層、 ７は厚さ1000Å程度の1019cm-3程度の不純物濃度を有す
るn+型ポリSi層で蓄積キャパシタの対向電極、 ８は厚さ150Å程度のSi3N4層等よりなる蓄積キャパシタ
の誘電体層、 ９は1019cm-3程度の不純物濃度のn+型ポリSi層よりなる
蓄積キャパシタの蓄積電極である。
２内に達する溝（トレンチ）、 ６はトレンチ側面に形成された厚さ800〜1000Å程度のS
iO2絶縁層、 ７は厚さ1000Å程度の1019cm-3程度の不純物濃度を有す
るn+型ポリSi層で蓄積キャパシタの対向電極、 ８は厚さ150Å程度のSi3N4層等よりなる蓄積キャパシタ
の誘電体層、 ９は1019cm-3程度の不純物濃度のn+型ポリSi層よりなる
蓄積キャパシタの蓄積電極である。
SiO2絶縁層６によって側面が画定されたトレンチ５内の
底部がn+型埋込み層２にオーミックに接する対向電極
（セルプレート）７と該セルプレート７を有するトレン
チ５の内面に形成された誘電体層８とn+型ポリSi層より
なる蓄積電極とで該メモリセルの蓄積キャパシタが構成
される。
底部がn+型埋込み層２にオーミックに接する対向電極
（セルプレート）７と該セルプレート７を有するトレン
チ５の内面に形成された誘電体層８とn+型ポリSi層より
なる蓄積電極とで該メモリセルの蓄積キャパシタが構成
される。
10はゲート絶縁層でSiO2層、 11Aはチタンシリサイド（TiSi2）層等よりなる自己セル
のワード線（ゲート電極） 11Bは同じく隣接セルのワード線、 12は厚さ1000Å程度のSiO2絶縁層、 13A,13Bは1019cm-3程度の不純物濃度を有するn+型ソー
ス／ドレイン（S/D）領域、 13cはS/D領域と同時に形成されるn+型領域である。
のワード線（ゲート電極） 11Bは同じく隣接セルのワード線、 12は厚さ1000Å程度のSiO2絶縁層、 13A,13Bは1019cm-3程度の不純物濃度を有するn+型ソー
ス／ドレイン（S/D）領域、 13cはS/D領域と同時に形成されるn+型領域である。
p-Si基板１とゲートSiO2層10とワード線11AとS/D領域13
A,13Bとで該メモリセルのトランジスタ（セルトランジ
スタ）が構成される。
A,13Bとで該メモリセルのトランジスタ（セルトランジ
スタ）が構成される。
14Aはｎ型不純物がドープされた例えばチタンシリサイ
ドよりなる第３の導電層、 14Bは同じくチタンシリサイドよりなりトランジスタのS
/D領域9Bと蓄積キャパシタの蓄積電極７を電気的に接続
する第３の導電層である。該第３の導電層14Bにより、
蓄積キャパシタとセルトランジスタとが接続されてDRAM
セルが構成される。
ドよりなる第３の導電層、 14Bは同じくチタンシリサイドよりなりトランジスタのS
/D領域9Bと蓄積キャパシタの蓄積電極７を電気的に接続
する第３の導電層である。該第３の導電層14Bにより、
蓄積キャパシタとセルトランジスタとが接続されてDRAM
セルが構成される。
15は厚さ8000Å程度のSiO2層間絶縁層、 16は配線コンタクト窓、 17はS/D領域14Bにn+ポリSi層16及び第３の導電14Bを介
してコンタクトし、層間絶縁層17上にワード線12（A,
B）と直交する方向に延在せしめられるアルミニウム（A
l）等のビット配線、を示す。
してコンタクトし、層間絶縁層17上にワード線12（A,
B）と直交する方向に延在せしめられるアルミニウム（A
l）等のビット配線、を示す。
また第２図（ａ）は上記実施例に係るトレンチキャパシ
タセルの主面のパターン形成を模式的に示す平面図で、
第２図（ｂ）は第２図（ａ）に対応する埋込み層とトレ
ンチのパターン形成を模式的に示す平面図である。
タセルの主面のパターン形成を模式的に示す平面図で、
第２図（ｂ）は第２図（ａ）に対応する埋込み層とトレ
ンチのパターン形成を模式的に示す平面図である。
該１図、第２図（ａ），（ｂ）に示すように本発明に係
るトレンチキャパシタセルにおいては、トランジスタの
S/D領域13Bと蓄積キャパシタの第２のポリSi層９とが第
３の導電層14Bによって電気的に接続される。従ってト
レンチに埋込まれた第２のポリSi層９が情報電荷を蓄積
する蓄積電極となり、その外周を覆う第１のポリSi層７
が対向電極となって、従来と逆なキャパシタ構造にな
る。
るトレンチキャパシタセルにおいては、トランジスタの
S/D領域13Bと蓄積キャパシタの第２のポリSi層９とが第
３の導電層14Bによって電気的に接続される。従ってト
レンチに埋込まれた第２のポリSi層９が情報電荷を蓄積
する蓄積電極となり、その外周を覆う第１のポリSi層７
が対向電極となって、従来と逆なキャパシタ構造にな
る。
またセルを形成する半導体基体には、例えばp-Si基板１
面にn+埋込み層２が選択的に形成され、その上にp-Siエ
ピタキシャル層３が形成されてなる半導体基体が用いら
れる。
面にn+埋込み層２が選択的に形成され、その上にp-Siエ
ピタキシャル層３が形成されてなる半導体基体が用いら
れる。
蓄積キャパシタは、p-Siエピタキシャル層３を貫通しn+
型埋込み層２に達して形成され、側面にSiO2絶縁層６が
形成されトレンチ５の内部に、トレンチ内面に皮膜状に
形成されたn+型ポリSi層よりなる対向電極７と、該対向
電極７を有するトレンチの内面全域に皮膜状に形成され
た誘電体層８と、該誘電体層８を有するトレンチ５内に
埋込まれたn+型ポリSiよりなる蓄積電極９とによって構
成される。
型埋込み層２に達して形成され、側面にSiO2絶縁層６が
形成されトレンチ５の内部に、トレンチ内面に皮膜状に
形成されたn+型ポリSi層よりなる対向電極７と、該対向
電極７を有するトレンチの内面全域に皮膜状に形成され
た誘電体層８と、該誘電体層８を有するトレンチ５内に
埋込まれたn+型ポリSiよりなる蓄積電極９とによって構
成される。
即ちトレンチ５の側壁面に形成されたカプセル状のSiO2
絶縁層６の内部に閉じ込められ該SiO2絶縁層６によって
p-Siエピタキシャル層３と隔離されて形成される。
絶縁層６の内部に閉じ込められ該SiO2絶縁層６によって
p-Siエピタキシャル層３と隔離されて形成される。
そして接合によりp-Si基板１及びp-Siエピタキシャル３
と電気的に分離されたn+埋込み層２が、前記対向電極７
に電位を供給する従来構造のセルプレート即ち給電配線
の役目を果たす。
と電気的に分離されたn+埋込み層２が、前記対向電極７
に電位を供給する従来構造のセルプレート即ち給電配線
の役目を果たす。
次ぎに上記実施例に係るトレンチキャパシタセルの製造
方法の概略を、第３図（ａ）〜（ｆ）に示す工程工程断
面図及び第１図を参照して説明する。
方法の概略を、第３図（ａ）〜（ｆ）に示す工程工程断
面図及び第１図を参照して説明する。
第３図（ａ）参照 先ず通常の方法に従い、１Ωcm程度の比抵抗を有するp-
Si基板１面に図示しないマスクパターンを用い選択的に
1016程度の高ドーズ量で砒素（As）をイオン注入し、活
性化処理をおこなってn+埋込み層２を形成する。
Si基板１面に図示しないマスクパターンを用い選択的に
1016程度の高ドーズ量で砒素（As）をイオン注入し、活
性化処理をおこなってn+埋込み層２を形成する。
第３図（ｂ）参照 次いで上記基板上に10Ωcm程度の比抵抗を有する厚さ２
〜３μｍ程度のp-Siエピタキシャル層３を形成し、次い
で素子形成領域上に選択酸化用の耐酸化膜として、例え
ばSi3N4層（またはSi3N4層とSiO2との複合層）21を形成
し、これをマスクにしてp-Siエピタキシャル層３の表面
を酸化し、厚さ4000ÅのフイールドSiO2層４を形成す
る。
〜３μｍ程度のp-Siエピタキシャル層３を形成し、次い
で素子形成領域上に選択酸化用の耐酸化膜として、例え
ばSi3N4層（またはSi3N4層とSiO2との複合層）21を形成
し、これをマスクにしてp-Siエピタキシャル層３の表面
を酸化し、厚さ4000ÅのフイールドSiO2層４を形成す
る。
第３図（ｃ）参照 次いで通常のリソグラフィとリアクティ・ブ・イオンエ
ッチング（RIE）を用いて、フイールド絶縁層４の一部
を含めて耐酸化領域に底部が埋込み層２内に達する深さ
のトレンチ５を形成する。
ッチング（RIE）を用いて、フイールド絶縁層４の一部
を含めて耐酸化領域に底部が埋込み層２内に達する深さ
のトレンチ５を形成する。
次いで熱酸化を行ってトレンチ４の内面に厚さ例えば80
0Å程度の厚さキャパシタ画定隔離用のSiO2絶縁層６を
形成する。この厚さは特に制約はないが余り厚過ぎると
トレンチの実効寸法が小さくなるので1000Å以下が望ま
しい。
0Å程度の厚さキャパシタ画定隔離用のSiO2絶縁層６を
形成する。この厚さは特に制約はないが余り厚過ぎると
トレンチの実効寸法が小さくなるので1000Å以下が望ま
しい。
次いでRIE処理によりトレンチ４底部のSiO2絶縁層６を
選択的に除去し、この部分にn+型埋込み層２面を裸出せ
しめる。
選択的に除去し、この部分にn+型埋込み層２面を裸出せ
しめる。
第３図（ｄ）参照 次いで、トレンチ４の内面を含む基板面全面にCVD法に
より厚さ1000Å程度のn+型ポリSi層を形成し、異方性エ
ッチング（RIE処理）により基板面上の上記n+型ポリSi
層よりなる対向電極７を残留形成せしめる。そしてこの
後、若干の溶液エッチングまたはプラズマエッチングを
行ってトレンチ５開口部付近のポリSi層を除去し、該対
向電極７の上端部をトレンチ５の開口面より奥へ例えば
0.5μｍ程度後退させる。これはキャパシタ耐圧の向上
に有利なためである。
より厚さ1000Å程度のn+型ポリSi層を形成し、異方性エ
ッチング（RIE処理）により基板面上の上記n+型ポリSi
層よりなる対向電極７を残留形成せしめる。そしてこの
後、若干の溶液エッチングまたはプラズマエッチングを
行ってトレンチ５開口部付近のポリSi層を除去し、該対
向電極７の上端部をトレンチ５の開口面より奥へ例えば
0.5μｍ程度後退させる。これはキャパシタ耐圧の向上
に有利なためである。
なお上記エッチング処理を完了した時点で、トレンチ５
底部の埋込み層２裸出面上に第１のn+層が残留しても差
支えない。
底部の埋込み層２裸出面上に第１のn+層が残留しても差
支えない。
ここで、n+型埋込み層２に下部が接し電気的に接続され
たn+型ポリSi対向電極７が形成される。
たn+型ポリSi対向電極７が形成される。
第３図（ｅ）参照 次いで対向電極７の表面を50Å程度酸化（図示せず）し
た後、該トレンチ５の内面を含む基板上に厚さ例えば10
0 程度のsi3N4層よりなる誘電体層８を形成する。
た後、該トレンチ５の内面を含む基板上に厚さ例えば10
0 程度のsi3N4層よりなる誘電体層８を形成する。
この誘電体層は、酸素雰囲気中でアニールすることによ
り絶縁耐圧が向上することが知られている。
り絶縁耐圧が向上することが知られている。
次いで、上記誘電体層８を有するトレンチ５内を含む基
板上に、トレンチを充分に埋める程度の厚さに、砒素ま
たは燐を高濃度にドープした第２のn+型ポリSi層を成長
し、次いで異方性のエッチング手段により基板上の該第
２のポリSi層選択的に除去し、トレンチ４内を上記誘電
体層６を介して完全に埋める第２のn+型ポリSi層よりな
る蓄積電極９を形成する。
板上に、トレンチを充分に埋める程度の厚さに、砒素ま
たは燐を高濃度にドープした第２のn+型ポリSi層を成長
し、次いで異方性のエッチング手段により基板上の該第
２のポリSi層選択的に除去し、トレンチ４内を上記誘電
体層６を介して完全に埋める第２のn+型ポリSi層よりな
る蓄積電極９を形成する。
なおこの際、マスク工程を用いないトレンチ５内だけに
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチキャパシタの専有面積は縮小される。
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチキャパシタの専有面積は縮小される。
次いで、基板上に表出している誘電体層８を除去し、更
に選択酸化時に用いたSi3N4層21を除去する。なおここ
で基板面にはトランジスタを形成する活性領域とトレン
チ５に埋込まれた蓄積電極９の上面が表出すかが、前述
したように対向電極６の上端部はトレンチ５の開口面か
ら後退して形成されているので、蓄積電極９のパターン
ニングの際多少オーバエッチングになっても対向電極７
の上端部が表出すことはなく、従ってキャパシタ耐圧の
劣化やキャパシタシュート障害が発生することはない。
に選択酸化時に用いたSi3N4層21を除去する。なおここ
で基板面にはトランジスタを形成する活性領域とトレン
チ５に埋込まれた蓄積電極９の上面が表出すかが、前述
したように対向電極６の上端部はトレンチ５の開口面か
ら後退して形成されているので、蓄積電極９のパターン
ニングの際多少オーバエッチングになっても対向電極７
の上端部が表出すことはなく、従ってキャパシタ耐圧の
劣化やキャパシタシュート障害が発生することはない。
第３図（ｆ）参照 次いで通常のMOSトランジスタの形成方法に従いp-Siエ
ピタキシャル層３の表面を酸化し、メモリセルのMOSト
ランジスタ及び周辺回路のMOSトランジスタのゲート絶
縁層として厚さ例えば220Å程度のSiO2層10を形成す
る。この際900℃程度の低温で酸化を行うと、p+型ポリS
i蓄積電極９表面のSiO2層10は600Å程度の厚さになる。
ピタキシャル層３の表面を酸化し、メモリセルのMOSト
ランジスタ及び周辺回路のMOSトランジスタのゲート絶
縁層として厚さ例えば220Å程度のSiO2層10を形成す
る。この際900℃程度の低温で酸化を行うと、p+型ポリS
i蓄積電極９表面のSiO2層10は600Å程度の厚さになる。
次いで該主面上に、ゲート材料例えば4000Å程度の厚さ
のチタンシリサイド（TiSi2）を被着し、パターンニン
グを行ってTiSi2よりなるワード線11A,11B等を形成し、
次いで公知の方法により該ワード線11A,11B等の表面を
厚さ1000Å程度のSiO2絶縁層12で被覆する。
のチタンシリサイド（TiSi2）を被着し、パターンニン
グを行ってTiSi2よりなるワード線11A,11B等を形成し、
次いで公知の方法により該ワード線11A,11B等の表面を
厚さ1000Å程度のSiO2絶縁層12で被覆する。
次いでp-Siエピタキシャル層３及び蓄積電極９の表面に
ワード線（ゲート電極）10Aをマスクにして砒素を選択
的にイオン注入してn+型S/D領域13A及び13Bを形成す
る。この際トレンチ４内に埋込まれたn+型蓄積電極９に
もn+型の不純物導入領域13Cが形成される。
ワード線（ゲート電極）10Aをマスクにして砒素を選択
的にイオン注入してn+型S/D領域13A及び13Bを形成す
る。この際トレンチ４内に埋込まれたn+型蓄積電極９に
もn+型の不純物導入領域13Cが形成される。
次いでウエットエッチング等の手段によりS/D領域13A,1
3B及び蓄積電極９のn+型（不純物導入）領域13C面を表
出させた後、該基板上に厚さ3000Å程度のチタン（Ti）
層をスパッタ法等により形成し、所定の熱処理を行って
前記シリコン表出面に接する領域のTi層を選択的にシリ
サイド化し、ついでシリサイド化していないTi層を選択
的にエッチング除去して、チタンシリサイド（TiSi2）
よりなる第３の導電層14A及び14Bを形成する。この際S/
D領域13Bと蓄積電極９のn+型（不純物導入）領域13Cと
は接近しているので、これらの上部には一体の第３の導
電層14Bが形成れ、これによってn+型S/D領域13Bとn+型
蓄積電極９とは電気的に接続される。
3B及び蓄積電極９のn+型（不純物導入）領域13C面を表
出させた後、該基板上に厚さ3000Å程度のチタン（Ti）
層をスパッタ法等により形成し、所定の熱処理を行って
前記シリコン表出面に接する領域のTi層を選択的にシリ
サイド化し、ついでシリサイド化していないTi層を選択
的にエッチング除去して、チタンシリサイド（TiSi2）
よりなる第３の導電層14A及び14Bを形成する。この際S/
D領域13Bと蓄積電極９のn+型（不純物導入）領域13Cと
は接近しているので、これらの上部には一体の第３の導
電層14Bが形成れ、これによってn+型S/D領域13Bとn+型
蓄積電極９とは電気的に接続される。
なお上記第３の導電層はシリコン表出面上へのポリSiの
選択成長技術によって形成してもよい。
選択成長技術によって形成してもよい。
第１図参照 そして以後通常の方法により、基板全面に層間絶縁層15
を被着し、ビット線がセルにコンタクトするソース／ド
レイン領域13A上に配線コンタクト窓16を開け、A1等よ
りなるビット配線17を形成する。
を被着し、ビット線がセルにコンタクトするソース／ド
レイン領域13A上に配線コンタクト窓16を開け、A1等よ
りなるビット配線17を形成する。
以上のようにして完成した第１図に示されるような本発
明に係るトレンチキャパシタセルは、次のような特徴
（利点）を有する。
明に係るトレンチキャパシタセルは、次のような特徴
（利点）を有する。
キャパシタの対向電極７に対する給電配線（セルプレ
ート）の役目をn+型埋込み層２が果たすので、基体の表
面にセルプレートを配設する必要がなく、トランジスタ
とルプレートとのマスク合わせ余裕をとる配慮が不要に
なることで、これによりメモリセルの寸法を大幅に縮小
することが可能になる。
ート）の役目をn+型埋込み層２が果たすので、基体の表
面にセルプレートを配設する必要がなく、トランジスタ
とルプレートとのマスク合わせ余裕をとる配慮が不要に
なることで、これによりメモリセルの寸法を大幅に縮小
することが可能になる。
なお埋込み層２は基体内に深く埋込まれるのでトランジ
スタのゲートとの相互位置関係等について配慮する必要
は全くなく、従って埋込み層を広く形成し極めてラフな
位置合わせによってキャパシタ部との接触を行うことが
できるので、該埋込み層２を用いることがメモリセル微
細化の障害にはならない。
スタのゲートとの相互位置関係等について配慮する必要
は全くなく、従って埋込み層を広く形成し極めてラフな
位置合わせによってキャパシタ部との接触を行うことが
できるので、該埋込み層２を用いることがメモリセル微
細化の障害にはならない。
キャパシタの蓄積電極９が対向電極７によって囲まれ
る構造であるので、蓄積電極９からの発生する電界が対
向電極７によってシールドされてセル外に出ることがな
く、これによってメモリセル間がどんなに接近してもパ
ンチスルーといったセル間干渉が本質的になくなり、ま
た基体即ちｐ−Siエピタキシャル層３内に空乏層が拡が
ることもなくなるので、α線によるソフトエラー障害も
減少する。
る構造であるので、蓄積電極９からの発生する電界が対
向電極７によってシールドされてセル外に出ることがな
く、これによってメモリセル間がどんなに接近してもパ
ンチスルーといったセル間干渉が本質的になくなり、ま
た基体即ちｐ−Siエピタキシャル層３内に空乏層が拡が
ることもなくなるので、α線によるソフトエラー障害も
減少する。
高不純物濃度の対向電極７が絶縁層６内に閉じ込めら
れ、該絶縁層６を介して基体即ちｐ−Siエピタキシャル
層３に接する構造であるので、対向電極内の不純物が基
体内に拡散して散逸することがなくなり、製造工程中の
熱処理を経ても該対向電極７の不純物濃度は低下せず、
該対向電極７内に空乏層が形成されることによる蓄積容
量の低下が防止される。
れ、該絶縁層６を介して基体即ちｐ−Siエピタキシャル
層３に接する構造であるので、対向電極内の不純物が基
体内に拡散して散逸することがなくなり、製造工程中の
熱処理を経ても該対向電極７の不純物濃度は低下せず、
該対向電極７内に空乏層が形成されることによる蓄積容
量の低下が防止される。
キャパシタの対向電極７がカプセル状の絶縁層６によ
って基体即ちｐ−Siエピタキシャル３から電気的に分離
されており、該対向電極７に対して、接合により基体と
電気的に分離された埋込み層２から給電がなされること
である。これによって対向電極に独立の電圧を印加する
ことができるようになるので、例えば、キャパシタの蓄
積電極９に印加されるセルトランジスタの論理振幅電圧
の1/2の電圧を、該対向電極７に埋込み層２を介して印
加しておくことによって誘電体層にかかる電圧は論理振
幅電圧のほぼ1/2となり、誘電体層の耐圧余裕が大きく
なるので、キャパシタの信頼性寿命が向上する。
って基体即ちｐ−Siエピタキシャル３から電気的に分離
されており、該対向電極７に対して、接合により基体と
電気的に分離された埋込み層２から給電がなされること
である。これによって対向電極に独立の電圧を印加する
ことができるようになるので、例えば、キャパシタの蓄
積電極９に印加されるセルトランジスタの論理振幅電圧
の1/2の電圧を、該対向電極７に埋込み層２を介して印
加しておくことによって誘電体層にかかる電圧は論理振
幅電圧のほぼ1/2となり、誘電体層の耐圧余裕が大きく
なるので、キャパシタの信頼性寿命が向上する。
なお本発明のよに対向電極が基板から電気的に分離され
ず、基板自体が対向電極（セルプレート）の役目に使わ
れた構造においては、対向電極の電位のバックバイアス
が印加された基板電位VBB（例えば−3V）となるため
に、キャパシタの誘電体層には5V程度の論理振幅電圧に
上記バックバイアスを加えた大きな電圧が加わるので、
キャパシタ耐圧の信頼度寿命は本発明の構造より大幅に
低下する。
ず、基板自体が対向電極（セルプレート）の役目に使わ
れた構造においては、対向電極の電位のバックバイアス
が印加された基板電位VBB（例えば−3V）となるため
に、キャパシタの誘電体層には5V程度の論理振幅電圧に
上記バックバイアスを加えた大きな電圧が加わるので、
キャパシタ耐圧の信頼度寿命は本発明の構造より大幅に
低下する。
蓄積キャパシタはn+型ポリSi層〜誘電体層〜n+型ポリ
Si層の構造をしており、反転層を用いていないので書込
み電圧の損失はない。
Si層の構造をしており、反転層を用いていないので書込
み電圧の損失はない。
メモリセルの構造上、MISトランジスタのソース／ド
レイン領域の下にキャパシタが埋込まれて形成されるた
め、メモリセルはほぼトランジスタ１個分の大きさで済
むので、この点でもセル面積は従来に比べ大幅に縮小さ
れる。
レイン領域の下にキャパシタが埋込まれて形成されるた
め、メモリセルはほぼトランジスタ１個分の大きさで済
むので、この点でもセル面積は従来に比べ大幅に縮小さ
れる。
なお、本発明は上記実施例と反対導電型のDRAMセルにも
論理適用される。
論理適用される。
以上説明したように本発明によれば、キャパシタ間の干
渉がなく、微細化、高集積化が可能なトレンチキャパシ
タ構造のDRAMセルが得られ、且つ製造工程中の熱処理に
よりキャパシタの蓄積容量が低下するのが防止され、更
にキャパシタの蓄積電極と対向電極間に印加される電圧
振幅を減少できるのでキャパシタの信頼度寿命が向上す
る。
渉がなく、微細化、高集積化が可能なトレンチキャパシ
タ構造のDRAMセルが得られ、且つ製造工程中の熱処理に
よりキャパシタの蓄積容量が低下するのが防止され、更
にキャパシタの蓄積電極と対向電極間に印加される電圧
振幅を減少できるのでキャパシタの信頼度寿命が向上す
る。
第１図は本発明に係るトレンチキャパシタセルの一実施
例を示す模式側断面図、 第２図は同実施例におけるパターン形状を示す模式平面
図、（ａ）は基板主面上パターン平面図、（ｂ）は基板
内部の埋込み層及びトレンチ部のパターン平面図、 第３図（ａ）〜（ｆ）は同実施例の製造方法を示す工程
断面図、 第４図は従来のトレンチキャパシタセルの模式側面図で
ある。 図において、 １はp-Si基板、 ２はn+型埋込み層、 ３はp-Siエピタキシャル層、 ４はフイールドSiO2層、 ５は溝（トレンチ）、 ６はSiO2絶縁層、 ７はn+型ポリSi層で蓄積キャパシタの対向電極、 ８は蓄積キャパシタの誘電体層、 ９はn+型ポリSi層で蓄積キャパシタの蓄積電極である。 10はゲート絶縁層でSiO2層、 11Aは自己セルのワード線（ゲート電極） 11Bは隣接セルのワード線、 12はSiO2絶縁層、 13A,13BはS/D領域、 13cはn+型領域である。 p-Si基板とゲートSiO2層10とワード線11Aと14A、14Bは
第３の導電層である、 15は厚さ8000Å程度のSiO2層間絶縁層、 16は配線コンタクト窓、 17はビット配線、 を示す。
例を示す模式側断面図、 第２図は同実施例におけるパターン形状を示す模式平面
図、（ａ）は基板主面上パターン平面図、（ｂ）は基板
内部の埋込み層及びトレンチ部のパターン平面図、 第３図（ａ）〜（ｆ）は同実施例の製造方法を示す工程
断面図、 第４図は従来のトレンチキャパシタセルの模式側面図で
ある。 図において、 １はp-Si基板、 ２はn+型埋込み層、 ３はp-Siエピタキシャル層、 ４はフイールドSiO2層、 ５は溝（トレンチ）、 ６はSiO2絶縁層、 ７はn+型ポリSi層で蓄積キャパシタの対向電極、 ８は蓄積キャパシタの誘電体層、 ９はn+型ポリSi層で蓄積キャパシタの蓄積電極である。 10はゲート絶縁層でSiO2層、 11Aは自己セルのワード線（ゲート電極） 11Bは隣接セルのワード線、 12はSiO2絶縁層、 13A,13BはS/D領域、 13cはn+型領域である。 p-Si基板とゲートSiO2層10とワード線11Aと14A、14Bは
第３の導電層である、 15は厚さ8000Å程度のSiO2層間絶縁層、 16は配線コンタクト窓、 17はビット配線、 を示す。
Claims (1)
- 【請求項１】一導電型半導体基板と、該半導体基板面に
形成された反対導電型埋込み層と、該埋込み層を有する
該半導体基板上に形成された一導電型半導体層と、該半
導体層を貫通して該反対導電型埋込み層に達する溝と、
該溝の側面に形成された絶縁層と、該溝の内面に該絶縁
層を覆って皮膜状に被着され下部が該埋込み層に接する
反対導電型で該半導体層より高不純物濃度の第１の導電
層と、該第１の導電層を有する該溝の内面全域に皮膜状
に形成された誘電体層と、該誘電体層を有する溝内に埋
込まれた第２の導電層とよりなる蓄積キャパシタと、 蓄積キャパシタへの電荷の充放電をスイッチするMISト
ランジスタとを有し、 該第２の導電層が第３の導電層を介して該MISトランジ
スタの一方のソース／ドレイン領域にオーミックに接続
され、 該第１の導電層に該反対導電型埋込み層を介して該半導
体基板と異なるバイアス電圧が印加されてなることを特
徴とするダイナミックランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057309A JPH0685428B2 (ja) | 1986-03-14 | 1986-03-14 | ダイナミツクランダムアクセスメモリ |
| DE8787301747T DE3780840T2 (de) | 1986-03-03 | 1987-02-27 | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| EP87301747A EP0236089B1 (en) | 1986-03-03 | 1987-02-27 | Dynamic random access memory having trench capacitor |
| US07/020,983 US4803535A (en) | 1986-03-03 | 1987-03-02 | Dynamic random access memory trench capacitor |
| KR8701880A KR900004178B1 (en) | 1986-03-03 | 1987-03-03 | Dynamic random access memory trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057309A JPH0685428B2 (ja) | 1986-03-14 | 1986-03-14 | ダイナミツクランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213273A JPS62213273A (ja) | 1987-09-19 |
| JPH0685428B2 true JPH0685428B2 (ja) | 1994-10-26 |
Family
ID=13051962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057309A Expired - Fee Related JPH0685428B2 (ja) | 1986-03-03 | 1986-03-14 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685428B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674992B2 (ja) * | 1986-11-28 | 1997-11-12 | 株式会社日立製作所 | 半導体記憶装置におけるプレート配線形成法 |
| JPH0797626B2 (ja) * | 1987-10-31 | 1995-10-18 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| JPH0797627B2 (ja) * | 1987-12-21 | 1995-10-18 | 株式会社日立製作所 | 半導体装置 |
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| WO1997019468A1 (fr) | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077823B2 (ja) * | 1983-11-18 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS60239053A (ja) * | 1984-05-14 | 1985-11-27 | Oki Electric Ind Co Ltd | 半導体ｒａｍ装置 |
-
1986
- 1986-03-14 JP JP61057309A patent/JPH0685428B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62213273A (ja) | 1987-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |