KR0155785B1 - 핀형 커패시터 및 그 제조방법 - Google Patents

핀형 커패시터 및 그 제조방법

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Abstract

RuO2및 IrO2로 이루어진 군으로부터 선택된 적어도 하나의 물질로 구성된 제1물질층 및 Ru 및 Ir로 이루어진 군으로부터 선택된 적어도 하나의 물질로 이루어진 제2물질층이 교대로 적층되되, 상기 제2물질층의 측면이 안쪽으로 오목하게 함입되어 핀형구조를 형성한 제1전극; 제2전극; 및 상기 제1전극과 제2전극의 사이에 형성된 유전물질을 포함하여 구성된 것을 특징으로 하는 커패시터가 제공된다. 본 발명 커패시터의 제조방법은, RuO2및 IrO2로 이루어진 군으로부터 선택된 적어도 하나의 물질로 구성된 제1물질층 및 Ru 및 Ir로 이루어진 군으로부터 선택된 적어도 하나의 물질로 이루어진 제2물질층을 교대로 적층하는 단계; 사진식각방법으로 상기 적층된 제1물질층 및 제2물질층을 패터닝하는 단계; 상기 제1물질층과 제2물질층에 대하여 식각선택성을 가지는 식각액 또는 식각가스로 선택적 식각을 수행하여 핀형구조의 제1전극을 형성하는 단계; 상기 제1전극 위에 유전물질을 적층하는 단계; 및 상기 유전물질의 상부에 제2전극을 형성하는 단계를 포함하여 구성된다.

Description

핀형 커패시터 및 그 제조방법
제1도는 종래방법에 의한 강유전체 커패시터를 갖는 반도체 메모리장치의 단면도이고,
제2도 내지 제8도는 본 발명의 방법에 따라 커패시터를 제조하는 공정의 단면도들이고,
제9a도 내지 제9c도는 금속산화막과 금속막의 적층막을 형성하는 방법들을 도시한 것이고,
제10a도 및 제10b도는 본 발명에 의한 스토리지 노우드를 각각 단면도와 평면도로 도시한 것이다.
제11도 및 제12도는 상기 제7도에서 보여진 하부전극을 연속하여 오산화탄탈륨 유전막 및 상부전극을 형성하는 공정을 순서대로 도시한 단면도이다.
제13a도 및 제13b도는 본발명의 실시예에 따른 효과를 도표로 나타낸 것이다.
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 강유전체막 또는 고유전체막을 구비하는 핀(fin) 형 커패시터 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세 가지로 나뉘어 질 수 있다. 즉 ① 유전체막을 박막화 하는 방법, ② 커패시터의 유효면적을 증가시키는 방법, 및 ③ 유저상수가 큰 물질을 사용하는 방법이 그것이다.
이 중, 첫 번째 방법은 유전체막의 두께를 100Å이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
따라서, 최근에는 두 번째 방법인 커패시터의 유효면적을 증가시키기 위한 것으로서 실린더형,핀형 등의 3차원적 구조를 가지는 커패시터가 제안되어지고 있다.
또한, 세 번째 방법인 유전사수가 큰 물질을 사용하는 방법으로서, 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric), 예컨대 PZT(PbZrTiO3)이나 BST(BaSrTiO3)등을 유전체막으로서 사용하거나 고유전율 물질인 오산화탄탈륨(Ta2O5)을 유전체막으로 사용하는 방법이 제안되고 있다.
강유전체는 기존의 산화막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 유전상수가 보통 수백에서 1,000 정도인 물질을 말한다. 이러한 강유전체를 유전체막으로 사용하는 경우는, 상기 강유전체를 수맥Å의 후막(厚膜)으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화 할 수 있다. 한편, 오산화탄탈륨은 기존의 산화실리콘이나 질화실리콘에 비해 3배정도 큰 유전율을 가지는 고유전율 물질로서 고집적 DRAM의 유전막으로 널리 연구되어지고 있다.
상기 PZT나 BST등을 유전체막으로 사용하기 위해서는, 커패시터의 전극을 구성하는 물질이,첫째 전극의 표면에 형성되는 유전체막이 페로브스카이트 구조를 형성하는데 있어서 800℃ 이상의 고온이 필요하므로 전극물질이 고온에서 안정한 것이어야 하고, 둘째 전극과 강유전체와의 계면에 저유전체막이 생성되지 않아야 하며, 셋째 실리콘 또는 강유전체의 구성 원자들이 상호 확산되는 것을 방지할수 있어야 하며, 넷째 그 패터닝이 용이해야 하는 조건들을 만족하여야 한다.
그러나, 현재 PZT나 BST 등의 커패시터 전극물질로서 가장 많이 사용되고 있는 백금(Pt)은 상기한 ①∼③의 조건은 만족하고있지만 ④의 조건을 만족하지 못한다.
이에 따라 Ru을 포함하는 물질이 PZT 및 BST의 전극으로 제안되어진 바 있다.(미국특허번호 제5,185,689호)
그러나 상기 인용기술에 있어서는 전극을 평판형으로 형성하여 사용하였기 때문에 커패시터 유효면적이 상기 평판의 넓이로 한정되어지는 문제점이 있었다. 일반적으로 백금등의 귀금속 물질은 식각하기가 어려워서 패터닝이 용이하지 않은 문제점을 가지고 있다.
제1도는 상기 종래의 방법에 의한 강유전체 커패시터를 갖는 메모리셀의 단면을 도시한 것이다.
제1도를 참조하면, 필드산화막(12)에 의해 활성영역 및 분리영역으로 구분된 반도체 기판(10)에, 드레인 영역(18a), 소오스 영역(18b) 및 게이트전극(16)을 구비하는 트랜지스터와, 상기 드레인 영역(18a)에 접속되는 하부 비트라인(20)을 형성한 다음, 결과물 전면에 절연층을 형성한다. 이어서 상기 소오스 영역(18b)을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀의 내부를 도전물질로 매립하여 도전성 플러그(22)를 형성한다. 다음에, 상기 결과물 상에 장벽도전층(24) 및 백금으로 이루어진 커패시터 하부전극(26)을 차례로 형성하고, 계속해서 상기 하부전극(26)의 측별에 산화물 스페이서(28)를 형성한다. 이어서 상기 결과물 상에 BST 로 이루어진 강유전체막(30)과 커패시터의 상부전극(32)을 차례로 형성한 다음 상부 비트라인(34) 및 알루미늄 배선(36)을 차례로 형성한다.
상기한 종래의 방법에 따라 스토리지 노우드를 형성하는 경우, 스토리지 전극의 표면밖에 이용할 수 없는 단점이 있다. 나아가 스토리지 전극의 표면을 이용한다고해도 평탄한 표면상태에서는 이용할 수 밖에 없기 때문에 면적증가에는 한계가 있다. 즉 기존의 강유전체 커패시터에서 하부전극으로 사용되었던 물질들은 그 패터닝이 어려워 핀형등의 복잡한 구조를 형성할 수 없는 문제점이 있었다.
한편, 오산화탄탈륨을 커패시터 제조에 사용하는 경우 커패시터 형성 후의 BPSG 플로우로 인한 커패시터 특성의 열화가 야기되는 문제점이 있었다.이러한 오산화탄탈륨 커패시터의 열호는 권 기원 등의 논문 Degradation-Free Ta2O5Capacitor after BPSG Reflow at 850℃ for High Density DRAMs(IEDM, 1993년)에서 폴리-Si/TiN/Ta2O5/폴리-Si 전극구조를 채택하면 상기 커패시터 특성의 열화가 발생하지 않음이 밝혀졌다. 그러나 이 경우, 상부전극으로 스퍼터-TiN을 사용하기 때문에 스토리지 노드가 복잡하게 되면 TiN의 단차도포성이 나빠지는 문제점이 있었다. 즉, 기존의 오산화탄탈륨 커패시터에서는 복잡한 구조의 하부전극을 채용하기 곤란한 문제점이 있었다.
본 발명의 목적은, 강유전체 물질과 함께 사용될 수 있는 금속전극을 패터닝하므로서 커패시턴스가 증가된 핀형 구조의 커패시터 및 그 제조방법을 제공함에 있다.
본 발명의 일실시예에 따른 또 하나의 목적은 고유전막 물질과 함께 사용될 수 있는 금속전극을 패터닝하므로서 커패시턴스가 증가된 핀형 커패시터 및 그 제조방법을 제공함에 있다.
본 발명에 의하면, RuO2및 IrO2로 이루어진 군으로부터 선택된 적어도 하나의 물질로 구성된 제1물질층 및 Ru 및 Ir로 이루어진 군으로부터 선택된 적어도 하나의 물질로 이루어진 제2물질층이 교대로 적층되되, 상기 제2물질층의 측면이 안쪽으로 오목하게 함입되어 핀형구조를 형성한 제1전극; 제2전극; 및 상기 제1전극과 제2전극 사이에 형성된 유전물질을 포함하여 구성된 것을 특징으로 하는 커패시터가 제공된다.
상기 제2물질층 측면의 노출부가 RuO2층 또는 IrO2층으로 덮혀서 제1전극의 표면이 전부 RuO2층 또는 IrO2층으로 덮히는 것이 바람직하다. 이와 같은 구성에 의하면 제1전극의 표면이 균일해진다. 상기 제2물질층의 노출부를 덮는 RuO2층 또는 IrO2층의 두께는 50∼200Å인 것이 바람직하다.
상기 유전물질은 PZT(pb(Zr, Ti)O3), PLZT((Pb, La)(Zr, Ti)O3), Bi3Ti4O12, STO(SrTiO3), 지르콘 납(lead zirconate), BST(BaSrTiO3), 오산화탄탈륨, 산화실리콘, ONO(oxide-nitride-oxide), 티타늄 실리케이트, 실리콘 나이트라이드, 산화 티타늄, 및 티탄 납(lead titanate)으로 이루어진 군 중에서 선택된 적어도 하나인 것이 바람직하다. 이 중 PZT(Pb(Zr, Ti)O3), PLZT((Pb, La)(Zr, Ti)O3), BST(BaSrTiO3) 등은 강유전 물질로서 페롭스카이트 구조를 가지는 것이다.
상기 제2전극은 루테늄, 백금(Pt), 티타늄(Ti) 및 이리듐(Ir)으로 이루어진 군에서 선택된 어느 하나를 포함하는 것일 수 있다. 나아가 상기 제2전극이 상기 제1전극과 동일한 구조로 형성되어질 수도 있다.
상기 커패시터는 트랜지스터의 전극에 연걸되어 DRAM 셀 또는 불휘발성 메모리 셀을 구성한다. 또한 상기 커패시터는, 전기적 접촉전도영역; 및 상기 제1전극 또는 제2전극과 상기 전기적 접촉전도영역의 사이에 형성되는 장벽도전층을 추가로 포함하여 구성되어질 수 있다.
상기한 바와 같은 본 발명 커패시터의 제조방법은, RuO2및 IrO2로 이루어진 군으로부터 선택된 적어도 하나의 물질로 구성된 제1물질층 및 Ru 및 Ir로 이루어진 군으로부터 선택된 적어도 하나의 물질로 이루어진 제2물질층을 교대로 적층하는 단계; 사진식각방법으로 상기 적층된 제1물질층 및 제2물질층을 패터닝하는 단계;
상기 제1물질층과 제2물질층에 대하여 식각선택성을 가지는 식각액 또는 식각가스로 선택적 식각을 수행하여 핀형 구조의 제1전극을 형성하는 단계;
상기 제1전극 위의 유전물질을 적층하는 단계; 및 상기 유전물질의 상부에 제2전극을 형성하는 단계를 포함하여 구성된다.
상기 커패시터 제조방법은 상기 핀형 구조 제1전극 중의 제2물질층의 노출면을 산화하여 RuO2층 또는 IrO2층을 형성하는 단계로 추가로 포함하여 구성될 수 있다. 이때, 상기 제2물질층 노출면의 RuO2층 또는 IrO2층의 두께는 50∼200Å인 것이 바람직하다.
상기 제2전극은 루테늄, 백금(Pt), 티타늄(Ti) 및 이리듐(Ir)으로 이루어진 군에서 선택된 어느 하나를 포함하여 형성할 수도 있다. 나아가 상기 제2 전극이 상기 제1전극과 동일한 구조로 형성할 수도 있다.
상기 커패시터 제조방법은 추가로, 전기적 접촉전도영역을 형성하는 단계; 및 상기 제1전극 또는 제2전극과 상기 전기적 접촉전도영역의 사이에 장벽도전층을 형성하는 단계를 포함하여 구성되어질 수 있다.
본 발명의 일실시예에 의하면, 상기 제1물질층 및 제2물질층은 스퍼터링 공정으로 적층되어진다. 이 스퍼터링 공정은 구체적으로, Ru 또는 Ir로 구성된 제1타게트, 및 RuO2또는 IrO2로 구성된 제2타게트가 각각 장착된 스퍼터링 장치를 이용하여, Ru 또는 Ir 만을 증착시키는 단계, 및 RuO2또는 IrO2만을 증착시키는 단계를 적어도 1회 이상 반복하는 것으로 구성되어진다.
본 발명의 다른 실시예에 의하면, 상기 스퍼터링 공정이, Ru 또는 Ir로 구성된 타게트만이 장착된 스퍼터링 장치를 이용하여, 산소와 비활성가스가 혼합된 분위기에서의 스퍼터링으로 RuO2층 또는 IrO2층을 형성하는 단계; 스퍼터링 챔버 내의 산소를 배출시키는 단계; 및 비활성 가스만이 있는 분위기에서의 스퍼터링으로 Ru층 또는 Ir층을 형성하는 단계를 적어도 1회 이상 반복하여 수행하는 것으로 구성된다.
본 발명의 또 다른 실시예에 의하면, 상기 제1물질층 및 제2물질층이 화학기상증착법으로 적층되어진다. 상기 화학기상증착법은 상기 제1물질층을 형성하는 단계와 상기 제2물질층을 형성하는 단계로 구분하여 수행된다.
본 발명의 또 하나의 실시예에 의하면, 상기 제2전극이 폴리실리콘을 포함하여 구성되고 상기 유전물질이 오산화탄탈륨을 포함하여 구성되는 것을 특징으로 하는 커패시터가 제공된다.
상기한 바와 같은 본 발명의 구성에 의하면, 강유전체를 구비한 커패시터에서도 핀형구조가 달성되어 커패시턴스를 증가시키는 효과가 있다. 이 경우에서 또 한가지의 장점은 폴리실리콘을 하부전극으로 사용할 경우 Ta2O5와 폴리실리콘의 계면에 저유전체막인 산화막이 형성되어 커패시터의 유전용량은 감소하나 도전성 산화물 전극을 사용할 경우는 이를 피할 수 있으므로, Ta2O5만의 커패시턴스를 얻을 수 있는 것이다.
이하 본 발명의 바람직한 실시예를 도면을 참조하여 설명한다.
[실시예 1]
제2도 내지 제8도는 본 발명의 방법에 따라 PZT 강유전체 박막을 커패시터의 유전막으로 형성하는 공정을 단면도로 나타낸 것이다.
제2도는 반도체기판(50)상에 콘택홀(67) 및 도전성 플러그(68)를 형성하는 단계를 도시한다. 필드산화막(52)에 의해 활성영역 및 분리영역으로 구분되어진 반도체기판(50) 상에 게이트산화막(54) 및 게이트전극(56)을 형성한다. 이어서, 상기 게이트전극(56)을 이온주입 마스크로 사용하여 불순물 이온을 주입하므로서, 상기 기판에 드레인영역(61a)과 소오스영역(60b)을 형성한다. 다음에, 상기 결과물 상에 제1절연막(58)을 형성하고 이를 이방성 식각하여 상기 드레인영역(60a)을 노출시킨 후, 상기 드레인 영역(60a) 상에 제2절연막(64)으로 캡핑(capping) 된 비트라인(62)을 형성한다. 이어서, 상기 트랜지스터 및 비트라인의 형성에 의해 굴곡이 발생한 상기 기판(50)의 표면을 평탄화시키기 위하여, 결과물 전면에 평탄화층(66)을 형성한다. 다음에, 사진식각 공정으로 상기 소오스영역(60b) 상에 적층되어 있는 평탄화층(66) 및 제1절연막(58)을 식각하여, 커패시터의 하부전극을 소오스영역에 접속시키기 위한 콘택홀(67)을 형성한다. 계속해서, 사기 콘택홀(67)이 형성된 기판(50)상에 도전물질, 예컨대 불순물이 도프된 폴리실리콘을 증착한 후 에치백(etch-back) 하여, 상기 콘택홀(67)의 내부를 도전성 플로그(68)로 매립한다.
제3도를 참조하면, 매몰콘택과 스토리지 노우드 사이에서 확산장벽의 역할을 하는 TiN 층(70)을 수십 내지 300Å의 두께로 형성한다.
제4도를 참조하면, 상기 확산 장벽층의 상부에 RuO2층(72a, 72b, 72c)과 Ru층(74a, 74b)을 반복해서 증착한다. 이때, 확산장벽 위의 최초의 층과 최후의층은 RuO2층이 된다.
Ru 층과 RuO2층은 Ar 분위기에서 DC 또는 RF 스퍼트링이나 화학기상 증착법을 사용하여 적층한다. 적층되는 두께는 각각 100∼1000Å일 수 있다. 스토리지 노우드의 두께는 3000Å이며 바람직한 적층 두께 및 적층 층수는 RuO2층이 500Å씩 3층, Ru 층이 750Å씩 2층이다. 적층 두께 및 적층 층수는 확보하고자 하는 유전 용량에 따라 조절 할 수 있다.
제5도를 참조하면, 상기 RuO2층(72a, 72b, 72c) 및 Ru 층(74a, 74b)의 적층막 및 TiN층(70)을 대상으로 사진식각 공정을 수행하여 스토리지 노우드 패터닝을 한다. 패터닝 결과 도전성 플러그(68)의 상부에 TiN층(70), 및 RuO2(82a, 82b, 82c)과 Ru(84a, 84b)이 교대로 적층된 구조가 얻어진다. 이때, 상기 적층막은 HBr 혼합가스를 사용한 반응성 이온식각법(RIE)에 의해 패터닝되어진다.
제6도를 참조하면, 왕수(HNO3와 HCl이 3:1로 혼합된 용액) 또는 5% NaOCl + 3%NaOH의 수용액을 사용하여 스토리지 노우드의 Ru층(94a, 94b)만을 선택적으로 식각한다. Ru층(94a, 94b)은 상기 식각액들에 녹는 반면에 RuO2층(92a, 92b, 92c)은 녹지 않는 특성을 가지고 있으므로 상기 선택적 식각이 가능해진다. 이때, 상기한 것과 같은 습식식각 뿐만 아니라 건식식각 또한 가능하며, Ru의 식각속도에 따라 식각시간을 적절하게 조절하므로서 Ru층이 식각되어 들어가는 깊이를 조절할 수 있다.
상기 선택적 식각을 수행한 결과로서 Ru층만 식각이 된 스텝(step) 또는 오목하게 함입된 부분이 생긴다. 이 스텝 부분은 스토리지 노우드의 유효표면적을 증대시키는 작용을 한다.
상기 식각을 수행함에 있어 Ru와 RuO2층 대신 Ir 과 IrO2층을 사용하여도 동일한 효과를 얻을 수 있다.
제7도를 참조하면, 식각된 Ru층의 표면이 RuO2로 산회되도록 산소 분위기에서 열처리를 한다. 이때 형성되는 RuO2층(106a, 106b)의 두께는 100Å정도이다. 상기 열산화의 결과 스토리지 노우드는 전부 RuO2로 덮히게 된다. 여기서 Ru와 RuO2는 전부 도체이므로 스토리지의 전극으로 사용되기에 충분한 전기전도성을 지니고 있다.
제8도를 참조하면, 형성된 스토리지 노우드의 표면을 BST, PZT 등의 강유전체 박막(118)을 증착하여 커패시터의 유전막을 형성한다. 상기 유전막의 증착방법으로는 단차피복성이 우수한 CVD법, 졸-겔법, 액체소스 화학기상증착법(LSCVD법) 등이 바람직하다. 다음에 상부전극(미도시)을 형성하는데, 이때 스토리지 노우드의 표면에 굴곡이 존재하므로 단차도포성이 좋은 CVD법을 이용하여 도전성 금속 혹은 귀금속 전극을 증착한다.
제9도는 금속산화막과 금속막의 적층막을 형성하는 방법들을 도시한 것이다.
제9a도를 참조하면, RuO2와 Ru가 동시에 장착된 이원(2 source) 타게스 스퍼트링 장치를 이용하여 Ru/RuO2적층막을 형성하는 방법이 도시되어 있다.
상기 스퍼트링에서는 Ru 타겟트 만을 스퍼트링하는 단계1과 RuO2만을 스퍼트링하는 단계2를 각각 구분하여 실시하며 상기 단계1과 2를 원하는 Ru/RuO2층수만큼 반복한다. 스퍼트링 조건으로는 Ar이나 N2 등의 비활성 가스 분위기, 1∼00mTorr의 챔버압력, 및 상온∼500℃의 기판 온도를 취하는 것이 바람직하다.
제9b도를 참조하면, Ru 단일 타게트가 장착된 스퍼트링 장치를 이용하여 Ru/RuO2적층막을 형성하는 또 하나의 방법이 도시되어 있다.
구체적으로 1∼100mTorr의 챔버 압력, 상온∼500℃의 기판온도에서 원하는 Ru/RuO2층수만큼 스펙트링을 반복하여 줌으로써 Ru/RuO2적층막을 형성한다. 이때 상기 스퍼트링은 알곤 혹은 질소 등의 비활성가스를 흘려주는 1단계와 상기 비활성가스에 전체 방전가스의 1∼50%인 산소를 흘려주어 산화성 분위기에서 스퍼트링하는 2단계와 챔버 내부를 1mTorr 이하로 배기시켜 챔버 내부의 산소를 제거하는 3단계로 구분하여 수행되어진다.
제9c도는 통상의 저압 화학기상증착법을 이용하여 RuO2와 Ru를 차례로 적층하는 방법을 나타낸 것이다.
화학기상증착에서는 Ru와 RuO2와 소스(source)는 유기루테늄 물질인데 바람직하기로는 각각 Ru3(CO)12, Ru(C3H5)2를 사용하는 것이 좋다. Ru3(CO)12는 300℃의 진공에서, Ru(C3H5)2는 575℃의 O2분위기에서 화학반응을 일으켜 각각 Ru 박막과 RuO2박막으로 형성되어진다.
상기 화학기상증착은 Ru(C3H5)2와 O2의 혼합으로 된 제1반응가스를 챔버 내에 주입하여 RuO2층을 형성하는 1단계와 Ru3(CO)12만으로 된 제2 반응가스를 주입하여 Ru층을 형성하는 2단계로 구분하여 수행된다. 이 1단계공정과 2단계공정을 반복하여 수행하므로서 RuO2/Ru적층막을 형성할 수 있다.
[실시예 2]
커패시터의 유전막으로서 강유전체 박막 대신 Ta2o5또는 실리콘 질화막을 사용하는 것을 제외하고는 실시예1과 동일하다. Ta2O5를 사용한 경우 층간 저유전막이 형성되지 않아 보다 얇은 등가산화막을 갖는 커패시터를 얻을수 있다. 이와 달리 다결정 실리콘을 스토리지 노우드로 사용하는 종래의 방법에서는 다결정 실리콘과 Ta2O5사이에 Ta 보다 산화물 생성능력이 큰 실리콘이 Ta2O5층의 산소를 빼앗아 저유전 물질인 실리콘 산화막이 생성하게 되고 이에 따라 커패시터의 등가산화막 두께가 증가하게 된다.
[실시예 3]
Ru와 RuO2대신 금속, 및 이 금속의 산화물 또는 질화물을 사용하는 것을 제외하고는 실시예1과 동일하다. 상기 금속산화물 또는 질화물은 화학양론적인 조성에서 보았을 때 산소 또는 질소가 부족한 것인데, 이 조성으로 인해 도전성을 가짐과 동시에 상기 금속과는 식각특성이 달라지게 된다. 이러한 성질을 이용하여 선택적 식각을 수행하므로서 실시예1에서와 같이 스토리지 노우드의 표면적을 증가시킨다. 상기 금속은 백금(Pt) 또는 팔라듐(Pd)인 것이 바람직하다.
제10도는 본 발명에 의한 소토리지 노우드를 각각 단면도와 평면도로 도시한 것이다.
제10a도는 본 발명의 방법에 따라 제조된 스토리지 노우드의 높이와 금속층이 스토리지 노우드의 안쪽으로 식각되어 들어간 깊이를 스토리지 노우드의 단면도를 통해 도시한 것이다. H는 스토리지 노우드의 높이를 나타내고 x는 스토리지 노우드의 안쪽으로 식각되어 들어간 금속층의 깊이를 나타낸다.
제10b도는 본 발명의 스토리지 노우드를 평면도로 도시한 것이다. 여기서 스토리지 노우드의 투영단면적은 정사각형이고 그 한 변의 길이는 a로 나타내었다.
제 10A 및 제 10B도에서 도시한 a, H, 및 x를 이용하여 스토리지 노드의 유효표면적(S)를 다음과 같이 계산할 수 있다.
S = 캡 면적 + 측면적 + 면적 증가분 = a2+ 4aH + [2ax + 2x(a-2x)]x2n
단 a는 커패시터 투영면의 정사각형일 경우의 한 변의길이를 나타내고, x는 제2물질층이 식각되어 들어간 깊이를 나타내며, H는 스토리지 노드의 높이를 나타내며, n은 Ru층수를 나타낸다.
a를 256M DRAM과 1G DRAM에서 각각 0.7㎛, 0.4㎛로 하고 H를 0.3㎛로 하였을 때의 커패시터 스토리지 노우드의 유효표면적의 증가치는 다음 표와 같이 계산되어진다.
상기 표에서 알 수 있는 바와 같이 본 발명의 방법에 의하여 금속층을 예컨데 3층으로 사용하게 되면 1G DRAM과 256M DRAM 커패시터 투영면적에서 유효면적이 각각 2.13배, 3.17배 증가하는 효과가 있다.
[실시예 4]
오산화탄탈륨으로 유전막을 형성하는 것과 상부전극을 형성하는 공정이 추가되어진 것을 제외하고는 실시예 1과 동일하다.
제11도 내지 제12도는 상기 제7도에서 보여준 하부 전극에 연속하여 오산화탄탈륨 유전막 및 상부전극을 형성하는 공정을 순서대로 도시한 단면도이다.
제11도는 제7도에서 형성된 하부전극(120)의 표면에 오산화탄탈륨층(122)을 형성시킨 것을 도시한 것이다.
상기 오산화탄탈륨층(122)은 구체적으로, 400∼500℃의 온도와 400mTorr 압력에서 Ta(CH)와 O를 원료로하여 형성되어진다.
제12도를 참조하면, 상기 하부전극(120) 및 오산화탄탈륨층(122)에 대해 UV-오존, 및 건조산소 열처리를 수행한 다음 상부전극인 폴리실리콘(124)을 증착한다. 상기 증착은 구체적으로 SiH와 3% PH가스를 사용하여 570℃의 온도에서 저압화학기상증착법을 사용하여 이루어진다.
제13a도 내지 제13b도는 상기 실시예에 따른 본 발명의 효과를 도표로 나타낸 것이다.
제13a도를 참조하면, 커패시터의 유효표면적(가로축)에 대응하여 필요한 유전막의 실리콘 산화막 환산두께(세로축)을 도시하였다. 256M DRAM 및 1G DRAM 커패시터의 투영면적을 각각 0.4㎛ × 0.9㎛, 0.34㎛ × 0.5㎛로 하였고, DRAM의 구동에 필요한 커패시턴스는 셀당 25fF로 가정하였다. 또한 선택적 식각에 의하여 매몰콘택의 중심방향으로 식각되어 들어간 깊이는 0.15㎛로 가정하였다.
0.5㎛의 스택형 커패시터의 경우라면, 커패시터 유효면적은 투영면적의 약 5배이므로, 이 면적에서 256M DRAM 및 1G DRAM에 필요한 커패시턴스를 확보하기 위한 오산화탄탈륨의 유효산화막 두께는 각각 23Å, 18Å 이하가 되어야 한다. 이는 오산화탄탈륨의 박막화 한계에 근접하거나 박막화가 불가능한 두께로 되는 것이다. 따라서 오산화탄탈륨의 박막화 한계 내에서 256M DRAM에 필요한 유효 커패시턴스를 얻기 위해서는 투영단면적에 대한 유효커패시터 면적의 비가 5이상, 1G에서는 11이상이 되어야만 한다. 그러나 이러한 유효커패시터면적/커패시터 투영면적을 얻기 위해서는 실린더 또는 2중 실린더 구조의 스토리지 노드를 만들어야 하며 이 경우 오산화탄탈륨을 사용하는 것은 불가능하다.
제13b도를 참조하면, 본 발명의 방법에 의한 핀형 스토리지 노드에 오산화탄탈륨을 적용할 경우, RuO/Ru 적층 스토리지 노드의 Ru층의 층수에 따른 유효커패시터면적/커패시터 투영면적 및 256M DRAM에서 25fF를 얻기 위해 필요한 유전박막의 유효산화막 환산두께를 나타내었다. 스토리지 노드의 두께는 0.5㎛로 가정하였다. 256M DRAM에서는 Ru가 2층 이상이면 32Å의 유효산화막 환산두께를 가지는 오산화탄탈륨층을 이용해서 25fF 이상의 커패시턴스를 확보할 수 있음을 알 수 있다.
본 발명의 루테늄 및 산화루테늄으로 구성된 전극은 산소 분위기에서 안정하다. 따라서 본 발명의 커패시터 전극은 산소 분위기에서도 그 전도성을 유지하는 바, 세정 사이클 탈이온수(deionized water) 헹굼, 및 공기 분위기에의 노출 등과 같은 후속작업에서 산화로부터 야기되는 문제점의 발생이 방지되어질 수 있는 것이다. 이에 따라 산화물의 식각제거나 산소로부터의 웨이퍼 분리등과 같은 별도의 공정이 없이도 커패시터 전극의 전기적 접촉을 향상시킬 수 있는 효과가 있는 것이다.
나아가 본 발명의 커패시터는 강유전체 박막을 구비할 뿐만 아니라 핀형구조를 가져서 커패시턴스가 증가되어진 효과가 있다.
한편 오산화탄탈륨을 본 발명의 커패시터에 사용한 경우, 하부전극이 산화물전극인 RuO인 관계로 하부전극인 오산화탄탈륨 사이에서 저유전층 산화막이 생성되는 현상이 방지될 뿐만 아니라, 하부전극이 핀형구조이므로 유효커패시터 면적이 증가하여 실제로 사용가능한 오산화탄탈륨의 실리콘 산화막 환산두께가 두꺼워지고, 나아가 하부전극이 복잡한 핀형구조가 되더라도 단차도포성이 우수한 폴리실리콘을 상부전극으로 이용하기 때문에 스토리지 노드의 전 표면에 균일하게 상부전극을 형성할 수 있는 효과가 있다.
이상 본 발명을 구체적인 실시예를 들어 설명하였으나 이는 당업자에 의해 더 개량되고 변경될 수 있는 것이다. 예컨데, 루테늄 및 산화루테늄으로 이루어진 전극은 다른 형태, 즉 트렌치형, 더블 박스형, 평행평판형, 크라운형, 또는 네트티드(nested)형 등으로 제조되어질 수 있다. 본 발명의 전극으로 DRAM 메모리셀 뿐만 아니라 불휘발성 메모리셀도 형성할 수 있다. 본 발명의 루테늄 및 산화루테늄은 커패시터 전극의 일부만을 구성할 수도 있다. 예컨데, 전극이 알루미늄이나 폴리실리콘으로 구성되고 그 표면이 산화루테늄으로 덮혀서 전극의 산화를 방지할 수도 있다. 또한 본 발명에서 언급된 루테늄 물질 이외에도 루테늄을 포함하는 물질이면 본 발명의 커패시터로 제조될 수 있다. 예컨데 칼슘 루테네이트, 스트론튬 루테네이트, 바륨 루테네이트, 탈륨 루테네이트, 비스무트 루테네이트, 및 레드(lead)루테네이트 등을 본 발명에 의한 커패시터의 전극물질로 사용할 수 있다. 한편, 전극간 커패시터 절연층으로서 다양한 물질을 사용할 수 있다. 본 발명 명세서에 언급된 확산장벽층은 선택적인 성질의 것으로서 발명의 개량 및 변형에 있어 반드시 필요한 것은 아니다.
따라서 본 발명은 위에서 기술되어진 특정한 형태에만 한정되는 것은 아니며, 아래의 특허청구범위는 본 발명의 의도와 관점을 벗어나지 않는 모든 변형을 포함하는 것으로 이해되어져야 한다.

Claims (20)

  1. RuO2및 IrO2로 이루어진 군으로부터 선택된 적어도 하나의 물질로 구성된 제1물질층 및 Ru 및 Ir로 이루어진 군으로부터 선택된 적어도 하나의 물질로 이루어진 제2물질층이 교대로 적층되되, 상기 제2물질층의 측면이 안쪽으로 오목하게 함입되어 핀형구조를 형성한 제1전극; 제2전극; 및 상기 제1전극과 제2전극의 사이에 형성된 유전물질을 포함하여 구성된 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서, 상기 제2물질층 측면의 노출부가 RuO2층 또는 IrO2층으로 덮혀 있는 것을 특징으로 하는 커패시터.
  3. 제2항에 있어서, 상기 제2물질층의 노출부를 덮는 RuO2층 또는 IrO2층의 두께가 50∼200Å인 것을 특징으로 하는 커패시터.
  4. 제1항에 있어서, 상기 유전물질이 PZT(Pb(Zr, Ti)O3), PLZT((Pb, La)(Zr, Ti)O3), Bi3Ti4O12, STO(SrTiO3), 지르콘 납(lead zirconate), BST(BaSrTiO3), 오산화탄탈륨, 산화실리콘, ONO(oxide-nitride-oxide), 티타늄 실리케이트, 실리콘 나이트라이드, 산화 티타늄, 및 티탄 납(lead titanate)으로 이루어진 군 중에서 선택된 적어도 하나인 것을 특징으로 하는 커패시터.
  5. 제1항에 있어서, 상기 제2전극이 루테늄, 백금(Pt), 티타늄(Ti) 및 이리듐(Ir)으로 이루어진 군에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서, 상기 제2전극이 폴리실리콘을 포함하여 구성되고 상기 유전물질이 오산화탄탈륨을 포함하여 구성되는 것을 특징으로 하는 커패시터.
  7. 제1항에 있어서, 상기 커패시터가 트랜지스터의 전극에 연결되어 DRAM 셀 또는 불휘발성 메모리 셀을 구성하는 것을 특징으로 하는 커패시터.
  8. 제1항에 있어서, 상기 커패시터가, 전기적 접촉전도영역; 및 상기 제1전극 또는 제2전극과 상기 전기적 접촉전도영역이 사이에 형성되는 장벽도전층을 추가로 포함하여 구성되는 것을 특징으로하는 커패시터.
  9. RuO2및 IrO2로 이루어진 군으로부터 선택된 적어도 하나의 물질로 구성된 제1물질층 및 Ru 및 Ir로 이루어진 군으로부터 선택된 적어도 하나의 물질로 이루어진 제2물질층을 교대로 적층하는 단계; 사진식각방법으로 상기 적층된 제1물질층 및 제2물질층을 패터닝하는 단계; 상기 제2물질층과 제2물질층에 대하여 식각선택성을 가지는 삭각액 또는 식각가스로 전택적 식각을 수행하여 핀형구조의 제1전극을 형성하는 단계; 상기 제1전극 위에 유전물질을 적층하는 단계; 및 상기 유전물질의 상부에 제2전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 커패시터 제조방법.
  10. 제9항에 있어서, 상기 핀형 구조 제1전극 중의 제2물질층 측면의 노출면을 산화하여 RuO2층 또는 IrO2층을 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 커패시터 제조방법.
  11. 제10항에 있어서, 상기 제2물질층 노출면의 RuO2층 또는 IrO2층의 두께가 50∼200Å인 것을 특징으로 하는 커패시터 제조방법.
  12. 제9항에 있어서, 상기 유전물질이 PZT(pb(Zr, Ti)O3), PLZT((Pb, La)(Zr, Ti)O3), Bi3Ti4O12, STO(SrTiO3), 지르콘 납(lead zirconate), BST(BaSrTiO3), 오산화탄탈륨, 산화실리콘, ONO(oxide-nitride-oxide), 티타늄 실리케이트, 실리콘 나이트라이드, 산화 티타늄, 및 티탄 납(lead titanate)으로 이루어진 군 중에서 선택된 적어도 하나인 것을 특징으로 하는 커패시터 제조방법.
  13. 제9항에 있어서, 상기 제2전극이 루테늄, 백금(Pt), 티타늄(Ti) 및 이리듐(Ir)으로 이루어진 군에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  14. 제9항에 있어서, 사기 제2전극이 상기 제1전극과 동일한 구조로 형성되어 있는 것을 특징으로 하는 커패시터 제조방법.
  15. 제9항에 있어서, 상기 커패시터 제조방법이, 전기적 접촉전도영역을 형성하는 단계; 및 상기 제1전극 또는 제2전극과 상기 전기적 접촉전도영역의 사이에 형성되는 장벽도전층을 형성하는 단계를 추가로 포함하여 구성되는 것을 특징으로 하는 커패시터 제조방법.
  16. 제9항에 있어서, 상기 제1구성성분 및 제2구성성분이 스퍼터링 공정으로 적층되는 것을 특징으로 하는 커패시터 제조방법.
  17. 제16항에 있어서, 상기 스퍼터링 공정이, Ru 또는 Ir로 구성된 제1타게트, 및 RuO2또는 IrO2로 구성된 제2타게트가 각각 장착된 스퍼터링 장치를 이용하여, Ru 또는 Ir 만을 증착시키는 단계, 및 RuO2또는 IrO2만을 증착시키는 단계를 적어도 1회 이상 반복하는 것으로 구성되어진 것을 특징으로 하는 커패시터 제조방법.
  18. 제16항에 있어서, 상기 스퍼터링 공정이, Ru 또는 Ir로 구성된 타게트만이 장착된 스퍼터링 장치를 이용하여, 산소와 비활성가스가 혼합된 분위기에서 스퍼터링으로 RuO2층 또는 IrO2층을 형성하는 단계; 스퍼터링 챔버 내의 산소를 배출시키는 단계; 및 비활성가스만이 있는 분위기에서의 스퍼터링으로 Ru층 또는 Ir층을 형성하는 단계를 적어도 1회 이상 반복하여 수행하는 것으로 구성된 것을 특징으로 하는 커패시터 제조방법.
  19. 제9항에 있어서, 상기 제1구성부분 및 제2구성부분이 화학기상증착법으로 적층되는 것을 특징으로 하는 커패시터 제조방법.
  20. 제19항에 있어서, 상기 화학기상증착법이 상기 제1구성부분을 형성하는 단계와 상기 제2구성부분을 형성하는 단계로 구분하여 수행되는 것을 특징으로 하는 커패시터 제조방법.
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