JP3999403B2 - Ｄｒａｍセルキャパシタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より具体的には、ＤＲＡＭセルキャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭの集積度が増加されながら、セルキャパシタの大きさだけでなく、セルトランジスタが占められる面積も縮んだ。しかし、セルトランジスタの大きさは減少されても、セルキャパシタのキャパシタンスは減少できないのでセルキャパシタのキャパシタンスが確保できるいろいろなＤＲＡＭセルキャパシタの製造方法が考案された。その一つはストレージノードの表面積がＸ軸、Ｙ軸方向に減少される分、Ｚ軸方向にストレージノードを高めて、減少された表面積を補償することにより、セルキャパシタのキャパシタンスを確保する方法である。
【０００３】
図１乃至図３は、従来のＤＲＡＭセルキャパシタの製造過程順に示した図面である。
図１を参照すると、半導体基板１０上にゲート酸化膜（図示せず)を間に置き、ゲート電極１４が形成される。ゲート電極１４両側にある半導体基板１０内にソース／ドレーン領域１６が形成される。ゲート電極１６を含んで半導体基板１０上に絶縁膜の酸化膜１８が形成される。
【０００４】
酸化膜１８を突き抜いてソース／ドレーン領域１６が露出されるようにストレージコンタクトホール２０が形成され、ストレージコンタクトホール２０が導電膜で充填されてソース／ドレーン領域１６と電気的に接続されるストレージコンタクトプラグ２２が形成される。ストレージコンタクトプラグ２２を含んで絶縁膜１８上にポリシリコン膜２４が１００００Åの厚さで形成される。
【０００５】
図２を参照すると、ポリシリコン膜２４上にフォトレジスト膜が形成され、ストレージノードを定義してパターニングされる。フォトレジストパターン２６がマスクとして使用されるポリエッチバック工程でポリシリコン膜２４がエッチングされて図３に示されたようなストレージノード２４が形成される。
【０００６】
ポリシリコン膜２４がエッチングされる工程において、ストレージノード即ち、ポリシリコン膜、１００００Åの厚さに対するエッチバック工程（１３０００Å−１５０００Å範囲内の厚さを有するポリシリコン膜除去工程が適用される）が遂行されるので、ストレージコンタクトプラグ２２の上部領域と酸化膜界面領域でのストレージノード２４ａに対して相当なオーバーエッチング（over etching）が発生される。
【０００７】
図４は、誤整列時、従来のＤＲＡＭセルキャパシタを示す図面である。
図４を参照すると、ストレージコンタクトプラグ２２に対してストレージノードが誤整列（misalignment）された場合、オーバーエッチングによりストレージコンタクトプラグ２２の上部領域と酸化膜界面部位のストレージノードの、ポリシリコン膜２４ａが付加的にオーバーエッチングされ、ストレージコンタクトプラグ２２とストレージノード２４ａ接合面積を縮めるトレンチピット（trench pit）ａが形成される。
【０００８】
従って、ストレージコンタクトプラグ２２の上部部位は高さが１００００Åのストレージノードを支える能力を喪失する。これにより、ストレージノード２４ａが離れて出るか、後続洗浄工程でストレージノード２４ａが倒れて、ＤＲＡＭ装置に所望でない電気的ショート（short）が発生され、不良なメモリセルが形成される問題が発生される。
【０００９】
【発明が解決しようとする課題】
本発明の目的はストレージノードの形成のためのポリシリコン膜エッチング工程でストレージコンタクトプラグの上部部位と酸化膜界面部位のポリシリコン膜がオーバーエッチングされ、ストレージノードが離れて出るか、後続洗浄工程でストレージノードが倒れることが防止できるＤＲＡＭセルキャパシタの製造方法を提供することにあり、本発明の他の目的は良好なパターンのストレージノードが形成できるＤＲＡＭセルキャパシタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前述した目的を達成するために提案された本発明の特徴によると、ＤＲＡＭセルキャパシタの製造方法は、半導体基板上に形成された第１絶縁膜をエッチングしてストレージコンタクトホールを形成する工程と、ストレージコンタクトホールを第１導電物質で充填してストレージコンタクトプラグを形成する工程と、ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜上にストレージノード形成領域を定義してストレージノードマスクを形成する工程と、ストレージノードマスクを使用して第２絶縁膜と第１絶縁膜とをエッチングし、ストレージコンタクトプラグの少なくとも上部表面が露出される時までエッチングしてオープニングを形成する工程と、オープニングを第２導電物質で充填してストレージノードを形成する工程とを含む。
【００１１】
図８を参照すると、本発明による新たなＤＲＡＭセルキャパシタの製造方法は、ストレージノード形成領域を定義するストレージノードマスクが使用されて第２絶縁膜と第１絶縁膜がオープニングが形成され、オープニングが第２導電物質で充填されてストレージノードが形成される。このようなＤＲＡＭセルキャパシタの製造方法により、絶縁膜がエッチングされて形成されたオープニング内にポリシリコン膜を形成することにより、既存ストレージノードの高さ、即ち１００００Åを基準として遂行されたオーバーエッチング工程が排除できる。従って、コンタクトプラグ入口部分でポリシリコン膜の損傷が防止でき、ストレージノードが離れて出るか後続洗浄工程でストレージノードが倒れることが防止できる。
【００１２】
【発明の実施の形態】
以下、図５乃至図８を参照して本発明の実施形態を詳細に説明する。
図５乃至図８は、本発明によるＤＲＡＭセルキャパシタの製造工程順に示す図である。
先ず、図５を参照すると、半導体基板１００上に活性領域と非活性領域とを定義して素子隔離領域１０２が形成され、活性領域にゲート酸化膜を間に置き、ゲート電極１０４が形成される。ゲート電極１０４の両側にある半導体基板１００内にソース／ドレーン領域１０６が形成される。
【００１３】
ゲート電極１０４を含んで半導体基板１００上に第１絶縁膜１０８のＣＶＤ酸化膜が形成され、ＣＭＰ工程やエッチバック工程で平坦化エッチングされた後、ＣＶＤ酸化膜１０８上に第２絶縁膜１１０のシリコン窒化膜が５０Å−５００Å範囲内の厚さを有するように形成される。後続工程でシリコン窒化膜１１０はエッチング停止膜として作用し、且つ後続洗浄工程で洗浄物質が下部層へ浸透して半導体装置が損傷されることを防止する。
【００１４】
シリコン窒化膜１１０上に、一般の酸化膜より湿式エッチング速度が速い第３絶縁膜１１２のＰＥＣＶＤ酸化膜やＨＴＯ膜が１００Å−１０００Å範囲内の厚さで形成される。ソース／ドレーン領域１０６の上部表面が露出されるように第３絶縁膜１１２、第２絶縁膜１１０及び第１絶縁膜１０８の一部がエッチングされてストレージコンタクトホール１１４が形成される。
【００１５】
ストレージコンタクトホール１１４がポリシリコン膜で充填されるようにストレージコンタクトホール１１４を含んで第３絶縁膜１１２上に第１ポリシリコン膜が形成される。その後、第３絶縁膜１１２の表面が露出される時までＣＭＰ工程やポリエッチバック工程で第１ポリシリコン膜が平坦化エッチングされてストレージコンタクトプラグ１１６が形成される。
【００１６】
図６を参照すると、ストレージコンタクトプラグを含んで第３絶縁膜１１２上に第４絶縁膜１１８のＰＥＣＶＤ酸化膜が５０００Å−１３０００Å範囲内の厚さを有するように形成される。この場合、第４絶縁膜１１８の厚さは後続工程で形成されるストレージノードの高さを決定するので適正キャパシタンスの確保のための調節が可能である。
【００１７】
図６を参照すると、ダマシン（damascene）工程を応用したエッチング工程で第４絶縁膜１１８がエッチングされてストレージノードが形成されるオープニング１１９が形成されるが、オープニング１１９形成工程は、次の通りである。第４絶縁膜上にフォトレジスト膜が形成される。フォトレジスト膜の一部がエッチングされてストレージノード形成領域を定義するフォトレジスト膜パターン１２０が形成される。
図７を参照すると、フォトレジスト膜パターン１２０がマスクとして使用される乾式エッチング工程でストレージコンタクトプラグ１１６の上部表面と第３絶縁膜１１２の一部が露出されるようにオープニング１１９が形成される。
【００１８】
この場合オープニング１１９形成工程は、時間エッチング（time etching）工程なので第４絶縁膜１１８エッチング時第３絶縁膜１１２は時間の余裕を確保するバッファ（buffer）機能をし、第３絶縁膜１１２がバッファ機能を喪失して完全にエッチングされる場合、第２絶縁膜１１０はエッチング停止層として作用する。ストレージコンタクトプラグ１１６が確実に露出されるようにオープニング１１９形成工程は第４絶縁膜１１８と１０００Å−２０００Å範囲内の厚さを有する第３絶縁膜１１２がエッチングされるように遂行される。フォトレジスト膜パターン１２０がよく知られたエッチング工程で除去される。
【００１９】
図８を参照すると、オープニング１１９を完全に充填するようにオープニング１１９を含んで第４絶縁膜１１８上に第２ポリシリコン膜１２４が形成される。その後、ＣＭＰ工程やポリエッチバック工程でオープニング１１９両側の第４絶縁膜１１８上部表面が露出されるようにポリシリコン膜１２４が平坦化エッチングされる。ポリエッチバック工程はＣ（carbon）、Ｆ（fluorine）が含有されたＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、ＣＨＦ3、ＳＦ6等のようなガスが使用されて第４絶縁膜１１８がエッチング停止膜として作用する。これにより、ストレージノード１２４ａが形成される。
【００２０】
図９を参照すると、湿式又は乾式エッチング工程でストレージノード１２４ａ両側の第４絶縁膜１１８のＰＥＣＶＤ酸化膜が除去される。その後、ストレージノード１２４ａの有効表面積を伸ばすために、よく知られた工程によりストレージノード１２４ａ表面にＨＳＧ膜１２６を形成する。この場合第３絶縁膜上に形成された不要なＨＳＧ膜１２６はよく知られた洗浄工程により除去されやすい。
【００２１】
図１０は、本発明によるＤＲＡＭセルキャパシタ製造方法で誤整列されたストレージノードを示す図面である。
図１０を参照すると、ストレージ形成領域のオープニング内にポリシリコン膜が蒸着されるため、従来技術のようなストレージノード２４ａを形成するための１００００Åの厚さのポリシリコン膜２４をポリエッチング工程が排除できる。従って、オープニングがストレージコンタクトプラグ１１６と誤整列されてもストレージコンタクトプラグ上部がオーバーエッチングされることが防止できて図４に示されたトレンチピットａが発生されない。
【００２２】
これにより０．４マイクロメートルパターンピッチの場合、既存工程ではストレージコンタクトホールとキャパシタパターンとの間の余裕マージンは約３０ｎｍで、露光設備の余裕限度の５０ｎｍを超過する数値である。しかし、前述したようなストレージノード形成方法により３０ｎｍ以上の誤整列が発生されても図４に示されたトレンチピットａは発生されない。
【００２３】
【発明の効果】
前述したように従来のＤＲＡＭセルキャパシタの製造方法において、ストレージノード形成工程中、ストレージノードとコンタクトプラグが誤整列された場合、ストレージノード１００００Åを基準として遂行されるポリシリコン膜エッチング工程により、ストレージコンタクト上部部位がオーバーエッチングされる。これにより、ストレージノードが離れて出るか、後続洗浄工程でストレージノードが倒れる問題を解決できる。すなわち、先ず絶縁膜が形成され、エッチングされ、ストレージノードが形成されるオープニングが形成された後、オープニングにポリシリコン膜が蒸着されるため、従来技術のようなストレージノード２４ａを形成するための１００００Åの厚さのポリシリコン膜２４をポリエッチング工程が排除できる。従って、ストレージコンタクトの上部がオーバーエッチングされることが防止でき、ストレージノードが離れて出るか、後続洗浄工程中ストレージノードが倒れることが防止できる。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図２】 従来のＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図３】 従来のＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図４】 誤整列時、従来のＤＲＡＭセルキャパシタを示す図面である。
【図５】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図６】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図７】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図８】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図９】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図１０】 誤整列時、本発明による新たなＤＲＡＭセルキャパシタを示す図面である。
【符号の説明】
１０，１００ 半導体基板
１２，１０２ 素子隔離領域
１４，１０４ ゲート電極
１６，１０６ ソース／ドレーン領域
１８，１０８，１１２，１１８ 絶縁膜
２２，２４，１１６，１２４ ポリシリコン膜
１２６ ＨＳＧ膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より具体的には、ＤＲＡＭセルキャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭの集積度が増加されながら、セルキャパシタの大きさだけでなく、セルトランジスタが占められる面積も縮んだ。しかし、セルトランジスタの大きさは減少されても、セルキャパシタのキャパシタンスは減少できないのでセルキャパシタのキャパシタンスが確保できるいろいろなＤＲＡＭセルキャパシタの製造方法が考案された。その一つはストレージノードの表面積がＸ軸、Ｙ軸方向に減少される分、Ｚ軸方向にストレージノードを高めて、減少された表面積を補償することにより、セルキャパシタのキャパシタンスを確保する方法である。
【０００３】
図１乃至図３は、従来のＤＲＡＭセルキャパシタの製造過程順に示した図面である。
図１を参照すると、半導体基板１０上にゲート酸化膜（図示せず)を間に置き、ゲート電極１４が形成される。ゲート電極１４両側にある半導体基板１０内にソース／ドレーン領域１６が形成される。ゲート電極１６を含んで半導体基板１０上に絶縁膜の酸化膜１８が形成される。
【０００４】
酸化膜１８を突き抜いてソース／ドレーン領域１６が露出されるようにストレージコンタクトホール２０が形成され、ストレージコンタクトホール２０が導電膜で充填されてソース／ドレーン領域１６と電気的に接続されるストレージコンタクトプラグ２２が形成される。ストレージコンタクトプラグ２２を含んで絶縁膜１８上にポリシリコン膜２４が１００００Åの厚さで形成される。
【０００５】
図２を参照すると、ポリシリコン膜２４上にフォトレジスト膜が形成され、ストレージノードを定義してパターニングされる。フォトレジストパターン２６がマスクとして使用されるポリエッチバック工程でポリシリコン膜２４がエッチングされて図３に示されたようなストレージノード２４が形成される。
【０００６】
ポリシリコン膜２４がエッチングされる工程において、ストレージノード即ち、ポリシリコン膜、１００００Åの厚さに対するエッチバック工程（１３０００Å−１５０００Å範囲内の厚さを有するポリシリコン膜除去工程が適用される）が遂行されるので、ストレージコンタクトプラグ２２の上部領域と酸化膜界面領域でのストレージノード２４ａに対して相当なオーバーエッチング（over etching）が発生される。
【０００７】
図４は、誤整列時、従来のＤＲＡＭセルキャパシタを示す図面である。
図４を参照すると、ストレージコンタクトプラグ２２に対してストレージノードが誤整列（misalignment）された場合、オーバーエッチングによりストレージコンタクトプラグ２２の上部領域と酸化膜界面部位のストレージノードの、ポリシリコン膜２４ａが付加的にオーバーエッチングされ、ストレージコンタクトプラグ２２とストレージノード２４ａ接合面積を縮めるトレンチピット（trench pit）ａが形成される。
【０００８】
従って、ストレージコンタクトプラグ２２の上部部位は高さが１００００Åのストレージノードを支える能力を喪失する。これにより、ストレージノード２４ａが離れて出るか、後続洗浄工程でストレージノード２４ａが倒れて、ＤＲＡＭ装置に所望でない電気的ショート（short）が発生され、不良なメモリセルが形成される問題が発生される。
【０００９】
【発明が解決しようとする課題】
本発明の目的はストレージノードの形成のためのポリシリコン膜エッチング工程でストレージコンタクトプラグの上部部位と酸化膜界面部位のポリシリコン膜がオーバーエッチングされ、ストレージノードが離れて出るか、後続洗浄工程でストレージノードが倒れることが防止できるＤＲＡＭセルキャパシタの製造方法を提供することにあり、本発明の他の目的は良好なパターンのストレージノードが形成できるＤＲＡＭセルキャパシタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前述した目的を達成するために提案された本発明の特徴によると、ＤＲＡＭセルキャパシタの製造方法は、半導体基板上に形成された第１絶縁膜をエッチングしてストレージコンタクトホールを形成する工程と、ストレージコンタクトホールを第１導電物質で充填してストレージコンタクトプラグを形成する工程と、ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜上にストレージノード形成領域を定義してストレージノードマスクを形成する工程と、ストレージノードマスクを使用して第２絶縁膜と第１絶縁膜とをエッチングし、ストレージコンタクトプラグの少なくとも上部表面が露出される時までエッチングしてオープニングを形成する工程と、オープニングを第２導電物質で充填してストレージノードを形成する工程とを含む。
【００１１】
図８を参照すると、本発明による新たなＤＲＡＭセルキャパシタの製造方法は、ストレージノード形成領域を定義するストレージノードマスクが使用されて第２絶縁膜と第１絶縁膜がオープニングが形成され、オープニングが第２導電物質で充填されてストレージノードが形成される。このようなＤＲＡＭセルキャパシタの製造方法により、絶縁膜がエッチングされて形成されたオープニング内にポリシリコン膜を形成することにより、既存ストレージノードの高さ、即ち１００００Åを基準として遂行されたオーバーエッチング工程が排除できる。従って、コンタクトプラグ入口部分でポリシリコン膜の損傷が防止でき、ストレージノードが離れて出るか後続洗浄工程でストレージノードが倒れることが防止できる。
【００１２】
【発明の実施の形態】
以下、図５乃至図８を参照して本発明の実施形態を詳細に説明する。
図５乃至図８は、本発明によるＤＲＡＭセルキャパシタの製造工程順に示す図である。
先ず、図５を参照すると、半導体基板１００上に活性領域と非活性領域とを定義して素子隔離領域１０２が形成され、活性領域にゲート酸化膜を間に置き、ゲート電極１０４が形成される。ゲート電極１０４の両側にある半導体基板１００内にソース／ドレーン領域１０６が形成される。
【００１３】
ゲート電極１０４を含んで半導体基板１００上に第１絶縁膜１０８のＣＶＤ酸化膜が形成され、ＣＭＰ工程やエッチバック工程で平坦化エッチングされた後、ＣＶＤ酸化膜１０８上に第２絶縁膜１１０のシリコン窒化膜が５０Å−５００Å範囲内の厚さを有するように形成される。後続工程でシリコン窒化膜１１０はエッチング停止膜として作用し、且つ後続洗浄工程で洗浄物質が下部層へ浸透して半導体装置が損傷されることを防止する。
【００１４】
シリコン窒化膜１１０上に、一般の酸化膜より湿式エッチング速度が速い第３絶縁膜１１２のＰＥＣＶＤ酸化膜やＨＴＯ膜が１００Å−１０００Å範囲内の厚さで形成される。ソース／ドレーン領域１０６の上部表面が露出されるように第３絶縁膜１１２、第２絶縁膜１１０及び第１絶縁膜１０８の一部がエッチングされてストレージコンタクトホール１１４が形成される。
【００１５】
ストレージコンタクトホール１１４がポリシリコン膜で充填されるようにストレージコンタクトホール１１４を含んで第３絶縁膜１１２上に第１ポリシリコン膜が形成される。その後、第３絶縁膜１１２の表面が露出される時までＣＭＰ工程やポリエッチバック工程で第１ポリシリコン膜が平坦化エッチングされてストレージコンタクトプラグ１１６が形成される。
【００１６】
図６を参照すると、ストレージコンタクトプラグを含んで第３絶縁膜１１２上に第４絶縁膜１１８のＰＥＣＶＤ酸化膜が５０００Å−１３０００Å範囲内の厚さを有するように形成される。この場合、第４絶縁膜１１８の厚さは後続工程で形成されるストレージノードの高さを決定するので適正キャパシタンスの確保のための調節が可能である。
【００１７】
図６を参照すると、ダマシン（damascene）工程を応用したエッチング工程で第４絶縁膜１１８がエッチングされてストレージノードが形成されるオープニング１１９が形成されるが、オープニング１１９形成工程は、次の通りである。第４絶縁膜上にフォトレジスト膜が形成される。フォトレジスト膜の一部がエッチングされてストレージノード形成領域を定義するフォトレジスト膜パターン１２０が形成される。
図７を参照すると、フォトレジスト膜パターン１２０がマスクとして使用される乾式エッチング工程でストレージコンタクトプラグ１１６の上部表面と第３絶縁膜１１２の一部が露出されるようにオープニング１１９が形成される。
【００１８】
この場合オープニング１１９形成工程は、時間エッチング（time etching）工程なので第４絶縁膜１１８エッチング時第３絶縁膜１１２は時間の余裕を確保するバッファ（buffer）機能をし、第３絶縁膜１１２がバッファ機能を喪失して完全にエッチングされる場合、第２絶縁膜１１０はエッチング停止層として作用する。ストレージコンタクトプラグ１１６が確実に露出されるようにオープニング１１９形成工程は第４絶縁膜１１８と１０００Å−２０００Å範囲内の厚さを有する第３絶縁膜１１２がエッチングされるように遂行される。フォトレジスト膜パターン１２０がよく知られたエッチング工程で除去される。
【００１９】
図８を参照すると、オープニング１１９を完全に充填するようにオープニング１１９を含んで第４絶縁膜１１８上に第２ポリシリコン膜１２４が形成される。その後、ＣＭＰ工程やポリエッチバック工程でオープニング１１９両側の第４絶縁膜１１８上部表面が露出されるようにポリシリコン膜１２４が平坦化エッチングされる。ポリエッチバック工程はＣ（carbon）、Ｆ（fluorine）が含有されたＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、ＣＨＦ3、ＳＦ6等のようなガスが使用されて第４絶縁膜１１８がエッチング停止膜として作用する。これにより、ストレージノード１２４ａが形成される。
【００２０】
図９を参照すると、湿式又は乾式エッチング工程でストレージノード１２４ａ両側の第４絶縁膜１１８のＰＥＣＶＤ酸化膜が除去される。その後、ストレージノード１２４ａの有効表面積を伸ばすために、よく知られた工程によりストレージノード１２４ａ表面にＨＳＧ膜１２６を形成する。この場合第３絶縁膜上に形成された不要なＨＳＧ膜１２６はよく知られた洗浄工程により除去されやすい。
【００２１】
図１０は、本発明によるＤＲＡＭセルキャパシタ製造方法で誤整列されたストレージノードを示す図面である。
図１０を参照すると、ストレージ形成領域のオープニング内にポリシリコン膜が蒸着されるため、従来技術のようなストレージノード２４ａを形成するための１００００Åの厚さのポリシリコン膜２４をポリエッチング工程が排除できる。従って、オープニングがストレージコンタクトプラグ１１６と誤整列されてもストレージコンタクトプラグ上部がオーバーエッチングされることが防止できて図４に示されたトレンチピットａが発生されない。
【００２２】
これにより０．４マイクロメートルパターンピッチの場合、既存工程ではストレージコンタクトホールとキャパシタパターンとの間の余裕マージンは約３０ｎｍで、露光設備の余裕限度の５０ｎｍを超過する数値である。しかし、前述したようなストレージノード形成方法により３０ｎｍ以上の誤整列が発生されても図４に示されたトレンチピットａは発生されない。
【００２３】
【発明の効果】
前述したように従来のＤＲＡＭセルキャパシタの製造方法において、ストレージノード形成工程中、ストレージノードとコンタクトプラグが誤整列された場合、ストレージノード１００００Åを基準として遂行されるポリシリコン膜エッチング工程により、ストレージコンタクト上部部位がオーバーエッチングされる。これにより、ストレージノードが離れて出るか、後続洗浄工程でストレージノードが倒れる問題を解決できる。すなわち、先ず絶縁膜が形成され、エッチングされ、ストレージノードが形成されるオープニングが形成された後、オープニングにポリシリコン膜が蒸着されるため、従来技術のようなストレージノード２４ａを形成するための１００００Åの厚さのポリシリコン膜２４をポリエッチング工程が排除できる。従って、ストレージコンタクトの上部がオーバーエッチングされることが防止でき、ストレージノードが離れて出るか、後続洗浄工程中ストレージノードが倒れることが防止できる。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図２】 従来のＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図３】 従来のＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図４】 誤整列時、従来のＤＲＡＭセルキャパシタを示す図面である。
【図５】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図６】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図７】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図８】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図９】 本発明による新たなＤＲＡＭセルキャパシタの製造過程順に示す図面である。
【図１０】 誤整列時、本発明による新たなＤＲＡＭセルキャパシタを示す図面である。
【符号の説明】
１０，１００ 半導体基板
１２，１０２ 素子隔離領域
１４，１０４ ゲート電極
１６，１０６ ソース／ドレーン領域
１８，１０８，１１２，１１８ 絶縁膜
２２，２４，１１６，１２４ ポリシリコン膜
１２６ ＨＳＧ膜
Claims (11)
- 半導体基板上に形成された多層膜である第１絶縁膜をエッチングしてストレージコンタクトホールを形成する工程と、
前記ストレージコンタクトホールを第１導電物質で充填してストレージコンタクトプラグを形成する工程と、
前記ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上にストレージノード形成領域を定義してストレージノードマスクを形成する工程と、
前記ストレージノードマスクを使用して前記第２絶縁膜と前記第１絶縁膜の最外膜の少なくとも一部とをエッチングすることによって、前記第１絶縁膜及び前記第２絶縁膜によって囲われ、前記ストレージコンタクトプラグの上面と上部外周面とを露出するオープニングを形成する工程と、
前記オープニングを第２導電物質で充填してストレージノードを形成する工程と、を含むことを特徴とするＤＲＡＭセルキャパシタの製造方法。 - 前記第１絶縁膜は、酸化膜、シリコン窒化膜、ＰＥＣＶＤ酸化膜が順次に積層された多層膜であることを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第１絶縁膜は、酸化膜、シリコン窒化膜、ＨＴＯ膜が順次に積層された多層膜であることを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記シリコン窒化膜は、５０Å−５００Å範囲内の厚さで形成されることを特徴とする請求項２又は請求項３に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記ＰＥＣＶＤ酸化膜は、１００Å−１０００Å範囲内の厚さで形成されることを特徴とする請求項２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記ＨＴＯ膜は、１００Å−１０００Å範囲内の厚さで形成されることを特徴とする請求項３に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第２絶縁膜は、ＰＥＣＶＤ酸化膜であることを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第２絶縁膜は、５０００Å−１３０００Å範囲内の厚さを有するように形成されることを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記ストレージノードを形成した後、ストレージノード両側の第１絶縁膜が露出されるように前記第２絶縁膜を除去する工程と、前記露出されたストレージノード表面に粗い表面層を形成する工程とを付加的に含むことを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第２絶縁膜の除去工程は、湿式及び乾式エッチング工程中いずれか一つの工程により遂行されることを特徴とする請求項９に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記粗い表面層１２６の形成工程は、ＨＳＧ膜の成長を含むことを特徴とする請求項９に記載のＤＲＡＭセルキャパシタの製造方法。
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