JP3640763B2

JP3640763B2 - 半導体メモリ素子のキャパシタの製造方法

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Publication number: JP3640763B2
Application number: JP11462897A
Authority: JP
Inventors: 淳▲吉▼ 洪; 允承辛
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-06-03
Filing date: 1997-05-02
Publication date: 2005-04-20
Anticipated expiration: 2017-05-02
Also published as: KR100219483B1; US5902126A; KR980006303A; JPH1050947A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタの製造方法に係り、特にセルアレー領域と周辺回路領域とを具備する半導体メモリ素子のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
メモリセルの面積減少に応じるセルキャパシタンスの減少はＤＲＡＭ（Dynamic Random Access Memory）の集積度の増加に深刻な障害要因となる。このようなセルキャパシタンスの減少はメモリセル読出能力を低下させ、ソフトエラー率（SER ：soft error rate ）を増加させるだけでなく低電圧での素子動作を難しくする。従って、半導体メモリ素子の高集積化のためにはセルキャパシタンスが減少する問題を必ず解決すべきである。
【０００３】
最近、セルキャパシタンスを増加するための方法として３次元的な形のストレージ電極を形成することにより、制限されたセル面積内に形成されるストレージ電極の表面積を増加させる方法等が提案されたことがある。これら方法の中、所定の高さを有するボックス形のストレージ電極を形成する方法はその製造工程が比較的簡単かつストレージ電極の表面積を増加させうるので広く使用されている。
【０００４】
図１乃至図５は従来の技術によるボックス形ストレージ電極を有するキャパシタの製造方法を順次的に説明するための断面図である。
図１は半導体基板１０１上に平坦化層１２０及び蝕刻阻止層１２５を形成する段階を説明するための断面図である。前記半導体基板１０１はフィールド酸化膜１１０により活性領域と非活性領域とに区分されており、前記活性領域、即ち各フィールド酸化膜１１０の間にはソース領域１１１、ドレイン領域１１２及びゲート電極１１３を具備したトランジスターと、前記トランジスターのドレイン領域１１２と連結された埋没形ビットライン１１４が形成されている。前記のように形成された結果物上に平坦化層１２０及び蝕刻阻止層１２５を順次的に形成する。ここで、前記平坦化層１２０はBPSG（borophosphosilicate glass ）膜で形成し、前記蝕刻阻止層１２５はシリコン窒化膜（Si₃N₄）で形成する。
【０００５】
図２は前記トランジスターのソース領域１１１を露出させる平坦化層パターン１２０ａ及び蝕刻阻止層パターン１２５ａを形成する段階を説明するための断面図である。具体的に説明すれば、前記蝕刻阻止層１２５及び平坦化層１２０を順次的にパタニングして前記ソース領域１１１を露出させるコンタクトホール１３０を有する蝕刻阻止層パターン１２５ａ及び平坦化層パターン１２０ａを形成する。
【０００６】
図３はストレージ電極を形成するための導電層１４０及びフォトレジストパターン１５０を形成する段階を説明するための断面図である。詳しく説明すれば、前記蝕刻阻止層パターン１２５ａ及び平坦化層パターン１２０ａが形成された基板の全面に前記コンタクトホール１３０が完全に充填されるように導電層１４０、例えば不純物でドーピングされた多結晶シリコン層を形成する。次いで、前記導電層１４０の全面にフォトレジストを塗布し、これを写真工程でパタニングして前記コンタクトホール１３０の上部領域を覆うフォトレジストパターン１５０を形成する。
【０００７】
図４はストレージ電極１４０ａを形成する段階を説明するための断面図である。さらに具体的に説明すれば、前記フォトレジストパターン１５０を蝕刻マスクとして前記蝕刻阻止層パターン１２５ａが露出されるまで前記導電導１４０を蝕刻することにより、前記ソース領域１１１と連結されたボックス形ストレージ電極１４０ａを形成する。次いで、前記フォトレジストパターン１５０を除去する。
【０００８】
図５はストレージ電極１４０ａが形成された結果物上に、誘電膜１８０及びプレート電極１９０を順次的に形成することにより、ボックス形ストレージ電極を有するキャパシタを完成する段階を説明するための断面図である。前記誘電膜１８０はONO （oxide ／nitride ／oxide ）膜を形成して使用し、前記プレート電極１９０はドーピングされた多結晶シリコンを沈積して形成する。このように形成されたセルキャパシタのセルキャパシタンスはストレージ電極１４０ａの上部面積及び側面面積を合わせた値に比例する。よって、制限された面積内に高容量キャパシタ（high performance capacitor）を形成するための方法としてはストレージ電極１４０ａの高さを高めて側面面積を増加させるべきである。
【０００９】
前述したように従来のキャパシタの製造方法によれば、制限された面積内に高容量キャパシタを形成するためには前記ストレージ電極１４０ａを形成するための導電層１４０の厚さを増加すべきである。これにより、前記ストレージ電極が形成されるセルアレー領域と前記ストレージ電極が形成されない周辺回路領域との間に表面段差が増加して金属配線を形成するための写真工程を実施する際、焦点余裕度（focus margin）が減少し、乱反射が激しく発生する。結果的に、所望の形の金属配線を形成しにくい問題点が発生する。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、セルアレー領域と周辺回路領域との表面段差を緩和させながらセルキャパシタンスを極大化させうる円筒形ストレージ電極を有する半導体メモリ素子のキャパシタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の一態様によれば、半導体基板上に前記半導体基板の所定領域を露出させる複数のコンタクトホールを有する第１絶縁層パターンを形成する。次いで、前記露出された半導体基板と接触され、前記複数のコンタクトホールを覆い、前記第１絶縁層パターン上においてボックス形である複数の導電層パターンを形成する。相互隣接した前記導電層パターンの間に第２絶縁層パターンを形成する。引続き、前記第２絶縁層パターンを蝕刻マスクとして前記導電層パターンを蝕刻することにより、前記第２絶縁層パターンの上側壁を露出させる変形された導電層パターンを形成する。次いで、前記露出された第２絶縁層パターンの上側壁にスペーサを形成する。前記スペーサ及び前記第２絶縁層パターンを蝕刻マスクとして前記変形された導電層パターンを所定の深さに蝕刻することにより、円筒形ストレージ電極を形成する。
【００１２】
前記目的を達成するための本発明の他の態様によれば、半導体基板上に第１絶縁層、蝕刻阻止膜及び上部層間絶縁膜を順次に形成する。次いで、前記上部層間絶縁膜、前記蝕刻阻止膜及び前記第1絶縁層を連続的にパタニングして前記半導体基板の所定領域を露出させる複数のコンタクトホールを形成すると同時に第１絶縁層パターン、蝕刻阻止膜パターン及び上部層間絶縁膜パターンを形成する。前記露出された半導体基板と接触され、前記複数のコンタクトホールを覆い、前記上部層間絶縁膜パターン上においてボックス形である複数の導電層パターンを形成する。引続き、相互隣接した前記導電層パターンの間に第２絶縁層パターンを形成する。前記第２絶縁層パターンを蝕刻マスクとして前記導電層パターンを蝕刻することにより、前記第２絶縁層パターンの上側壁を露出させる変形された導電層パターンを形成する。次いで、前記露出された第２絶縁層パターンの上側壁にスペーサを形成する。前記スペーサ及び前記第２絶縁層パターンを蝕刻マスクとして前記変形された導電層パターンを所定の深さに蝕刻することにより、円筒形ストレージ電極を形成する。次いで、前記スペーサ、前記第２絶縁層パターン及び前記上部層間絶縁膜パターンを除去する。前記上部層間絶縁膜パターンが除去された結果物の全面に誘電膜及びプレート電極を順次に形成する。
【００１３】
【発明の実施の形態】
以下、本発明の望ましい実施例を添付した図面に基づき詳しく説明する。
（第１実施例）
図６乃至図１４は本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【００１４】
図６は平坦化のため半導体基板１上に第１絶縁層２０を形成する段階を説明するための断面図である。まず、半導体基板１の所定領域に活性領域と非活性領域とを限定するフィールド酸化膜１０を形成し、前記活性領域上にソース領域１１、ドレイン領域１２及びゲート電極１３を具備するトランジスターを形成する。次いで、前記トランジスターが形成された結果物の全面に下部層間絶縁膜を形成し、前記下部層間絶縁膜をパタニングして前記ドレイン領域１２を露出させるビットコンタクトホールを形成する。次いで、前記ビットコンタクトホールを覆うビットライン１４を形成した後、ビットライン１４が形成された結果物の全面に平坦化のための第１絶縁層２０を形成する。ここで、前記第１絶縁層２０はBPSG膜で形成することが望ましい。
【００１５】
図７は前記ソース領域１１を露出させるコンタクトホール３０を形成する段階を説明するための断面図である。具体的に説明すれば、前記コンタクトホール３０は公知の多様な方法、例えばセルフアラインコンタクト形成方法またはダイレクトコンタクト形成方法等で形成できる。このようにコンタクトホール３０を形成すれば、示されたようにソース領域１１を露出させる第１絶縁層パターン２０ａが形成される。
【００１６】
図８は導電層パターン４０を形成する段階を説明するための断面図である。まず、前記第１絶縁層パターン２０ａが形成された結果物の全面に前記コンタクトホール３０を充填する導電層、例えばドーピングされた多結晶シリコン層を形成する。次いで、前記コンタクトホール３０の上部を覆うフォトレジストパターン５０を形成し、フォトレジストパターン５０を蝕刻マスクとして使用して前記導電層を蝕刻することにより、前記ソース領域１１と連結されて前記コンタクトホール３０を覆うボックス形導電層パターン４０を形成する。次いで、前記フォトレジストパターン５０を除去する。
【００１７】
図９は前記導電層パターン４０が形成された結果物の全面に第２絶縁層６０を形成した状態を示す断面図である。ここで、前記第２絶縁層６０としては相互隣接した導電層パターン４０の間の凹部を充填するため段差塗布性に優れたCVD 酸化膜で形成することが望ましい。
図１０は第２絶縁層パターン６０ａを形成する段階を説明するための断面図である。具体的に説明すれば、前記導電層パターン４０が露出されるまで前記第２絶縁層６０をエッチバックして相互隣接した導電層パターン４０の間に第２絶縁層パターン６０ａを形成する。
【００１８】
図１１は変形された導電層パターン４０ａを形成する段階を説明するための断面図である。詳しく説明すれば、前記第２絶縁層パターン６０ａを蝕刻マスクとして前記導電層パターン４０を所定の厚さだけ蝕刻することにより、前記第２絶縁層パターン６０ａの上面より低い表面を有する変形された導電層パターン４０ａを形成する。このように変形された導電層パターン４０ａを形成すれば、示されたように第２絶縁層パターン６０ａの上側壁Ａが露出される。
【００１９】
図１２は前記露出された第２絶縁層パターン６０ａの上側壁にスペーサ７０を形成する段階を説明するための断面図である。まず、前記変形された導電層パターン４０ａが形成された結果物の全面に第３絶縁層、例えばCVD 酸化膜またはCVD 窒化膜を形成する。次いで、前記第３絶縁層を異方性蝕刻して前記露出された第２絶縁層パターン６０ａの上側壁にスペーサ７０を形成する。
【００２０】
図１３は円筒形ストレージ電極４０ｂを形成する段階を説明するための断面図である。まず、前記スペーサ７０及び前記第２絶縁層パターン６０ａを蝕刻マスクとして前記変形された導電層パターン４０ａを所定の深さに蝕刻することにより、円筒形ストレージ電極４０ｂを形成する。ここで、前記所定の深さは前記変形された導電層パターン４０ａの厚さより小さくすべきである。次いで、前記スペーサ７０及び第２絶縁層パターン６０ａを除去することにより、前記ストレージ電極４０ｂの外周面を露出させると同時に前記第１絶縁層パターン２０ａを露出させる。
【００２１】
図１４は本発明の第１実施例によるキャパシタを完成する段階を説明するための断面図である。さらに詳しく説明すれば、前記ストレージ電極４０ｂの外周面が露出された結果物の全面に誘電膜８０及びプレート電極９０を順次的に形成して円筒形のストレージ電極４０ｂを有するキャパシタを完成する。ここで、前記プレート電極９０はドーピングされた多結晶シリコン膜で形成する。
【００２２】
前述したように本発明の第１実施例によれば、導電層パターンを蝕刻してさらに薄くなった変形された導電層パターンを形成し、変形された導電層パターンの中心部を蝕刻して円筒形のストレージ電極を形成することにより、ボックス形ストレージ電極に比べて表面積が減少されることを防止しながらその高さを低めうる。よって、一定したキャパシタンスを保ちながらセルアレー領域と周辺回路領域との間の表面段差を減少させうる。
【００２３】
（第２実施例）
図１５は本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。まず、図６乃至図１２で説明した内容と同一な方法で第２絶縁層パターン６０ａ、変形された導電層パターン４０ａ及びスペーサ７０を形成する。次いで、前記スペーサ７０及び第２絶縁層パターン６０ａを蝕刻マスクとして前記変形された導電層パターン４０ａを所定の深さに蝕刻することにより、円筒形のストレージ電極４０ｂを形成する。ここで、前記所定の深さは変形された導電層パターン４０ａの厚さより小さくすべきである。次いで、前記スペーサ７０及び第２絶縁層パターン６０ａを蝕刻して前記スペーサ７０を完全に除去すると同時に、前記ストレージ電極４０ｂの上部外周面Ｂが露出されるように変形された第２絶縁層パターン６０ｂを形成する。ここで、前記スペーサ７０及び第２絶縁層パターン６０ａは相等しい物質膜、例えば酸化膜または窒化膜で形成することが望ましい。引続き、前記変形された第２絶縁層パターン６０ｂが形成された結果物の全面に誘電膜及びプレート電極を順次に形成して（図示せず）本発明の第２実施例によるキャパシタを完成する。
【００２４】
前述したように本発明の第２実施例によれば、従来のボックス形ストレージ電極に比べてキャパシタンスが減少することを防止しながら低い高さの円筒形ストレージ電極を形成すると共に、相互隣接したストレージ電極の間に変形された第２絶縁層パターンが存在するので化学溶液を使用する湿式工程のような後続工程の進行時、ストレージ電極がリフティングされる現象を防止しうる。これにより、セルアレー領域と周辺回路領域との間の表面段差を減少させると共に、リフティングされたストレージ電極による汚染を防止して素子の収率を改善させうる。
【００２５】
（第３実施例）
図１６は本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。まず、図６乃至図１２で説明した内容と同一な方法で第２絶縁層パターン６０ａ、変形された導電層パターン４０ａ及びスペーサ７０を形成する。次いで、前記スペーサ７０及び第２絶縁層パターン６０ａを蝕刻マスクとして前記変形された導電層パターン４０ａの中心部を所定の深さに蝕刻することにより、円筒形のストレージ電極４０ｂを形成する。ここで、前記所定の深さは変形された導電層パターン４０ａの厚さより小さくすべきである。次いで、前記スペーサ７０及び第２絶縁層パターン６０ａを除去することにより、ストレージ電極４０ｂの外周面及び前記第１絶縁層パターン２０ａを露出させる。次いで、前記露出された第１絶縁層パターン２０ａを所定の厚さＸだけ等方性蝕刻して前記ストレージ電極４０ｂの縁の下部にアンダーカット領域を形成すると同時に変形された第１絶縁層パターン２０ｂを形成する。ここで、前記スペーサ７０、第２絶縁層パターン６０ａ及び前記第１絶縁層パターン２０ａは相等しい物質膜、例えば酸化膜または窒化膜で形成することが望ましい。このように形成されたストレージ電極は示されたように露出される表面積が第１実施例及び第２実施例に比べてさらに広いためセルキャパシタンスをさらに増加させうる。
【００２６】
次いで、前記アンダーカットが形成された結果物の全面に誘電膜及びプレート電極を形成することにより（図示せず）、本発明の第３実施例によるキャパシタを完成する。
前述した本発明の第３実施例によれば、従来のボックス形ストレージ電極に比べてさらに表面積を増加させながら低い高さの円筒形ストレージ電極を形成しうる。これにより、セルアレー領域と周辺回路領域との間の表面段差を減少させると共に、キャパシタンスをさらに増加させうる。
【００２７】
（第４実施例）
図１７は本発明の第４実施例によるキャパシタの製造方法を説明するための断面図である。まず、図６の内容と同一な方法で第１絶縁層２０を形成する。次いで、前記第１絶縁層２０上に蝕刻阻止膜及び上部層間絶縁膜を順次に形成する。ここで、前記蝕刻阻止膜及び上部層間絶縁膜は各々窒化膜及び酸化膜で形成することが望ましい。そして、蝕刻阻止膜及び上部層間絶縁膜は各々１００Å乃至２００Å及び１０００Å乃至２０００Åの厚さで形成する。次いで、前記上部層間絶縁膜、蝕刻阻止膜及び前記第１絶縁層２０を連続的にパタニングして前記ソース領域１１を露出させるコンタクトホールを形成すると同時に第１絶縁層パターン２０ａ、蝕刻阻止膜パターン２１ａ及び上部層間絶縁膜パターンを形成する。引続き、前記結果物の全面に図８乃至図１２で説明した内容と同一な方法で第２絶縁層パターン６０ａ、変形された導電層パターン４０ａ及びスペーサ７０を形成する。ここで、前記第２絶縁層パターン６０ａ及びスペーサ７０は前記上部層間絶縁膜と同一な物質膜、例えば酸化膜で形成することが望ましい。次いで、前記スペーサ７０及び第２絶縁層パターン６０ａを蝕刻マスクとして前記変形された導電層パターン４０ａの中心部を所定の深さに蝕刻することにより、円筒形のストレージ電極４０ｂを形成する。ここで、前記所定の深さは変形された導電層パターン４０ａの厚さより小さくすべきである。次いで、前記スペーサ７０、第２絶縁層パターン６０ａ及び前記上部層間絶縁膜パターンを湿式蝕刻溶液、例えばフッ化水素酸溶液（HF solution ）または緩衝酸化膜蝕刻溶液（BOE ：buffered oxide etchant）で除去して前記蝕刻阻止膜パターン２１ａを露出させることにより、前記ストレージ電極の下部にアンダーカット領域（Ｙ）を形成する。
【００２８】
次いで、前記蝕刻阻止膜パターンが露出された結果物の全面に誘電膜及びプレート電極を順次に形成（図示せず）して本発明の第４実施例によるキャパシタを完成する。
前述した本発明の第４実施例によれば、ストレージ電極が露出される表面積を極大化させることにより、従来のボックス形ストレージ電極より低い高さを有する円筒形ストレージ電極を形成してもキャパシタンスを極大化させうる。これにより、高集積DRAM素子のセルアレー領域と周辺回路領域との間の表面段差を緩和させながら、セルキャパシタンスを極大化させうる。
【００２９】
【発明の効果】
以上、前述したように本発明の実施例等によれば従来のボックス形ストレージ電極をDRAM素子に比べてセルアレー領域と周辺回路領域との間の表面段差を緩和させながら、キャパシタンスの減少を防止しうる円筒形ストレージ電極を具備するDRAM素子を具現しうる。これにより、セル特性が低下される現象を防止しながら金属配線を形成するためのフォトレジストパターンのプロファイルを改善しうる。
【００３０】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野の通常の知識を有する者により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図２】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図３】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図４】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図５】従来の技術によるキャパシタの製造方法を説明するための断面図である。
【図６】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図７】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図８】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図９】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１０】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１１】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１２】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１３】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１４】本発明の第１実施例によるキャパシタの製造方法を説明するための断面図である。
【図１５】本発明の第２実施例によるキャパシタの製造方法を説明するための断面図である。
【図１６】本発明の第３実施例によるキャパシタの製造方法を説明するための断面図である。
【図１７】本発明の第４実施例によるキャパシタの製造方法を説明するための断面図である。
【符号の説明】
１半導体基板
１０フィールド酸化膜
１１ソース領域
１２ドレイン領域
１３ゲート電極
１４ビットライン
２０ａ第１絶縁層パターン
３０コンタクトホール
４０ｂストレージ電極
８０誘電膜
９０プレート電極

Claims

半導体基板上に前記半導体基板の所定領域を露出させる複数のコンタクトホールを有する第１絶縁層パターンを形成する段階と、
前記露出された半導体基板と接触され、前記複数のコンタクトホールを覆い、前記第１絶縁層パターン上においてボックス形である複数の導電層パターンを形成する段階と、
相互隣接した前記導電層パターンの間に第２絶縁層パターンを形成する段階と、
前記第２絶縁層パターンを蝕刻マスクとして前記導電層パターンを蝕刻することにより、前記第２絶縁層パターンの上側壁を露出させる変形された導電層パターンを形成する段階と、
前記露出された第２絶縁層パターンの上側壁にスペーサを形成する段階と、
前記スペーサ及び前記第２絶縁層パターンを蝕刻マスクとして前記変形された導電層パターンを所定の深さに蝕刻することにより、円筒形ストレージ電極を形成する段階とを含むことを特徴とするキャパシタの製造方法。
前記第１絶縁層パターンはBPSG膜で形成することを特徴とする請求項１に記載のキャパシタの製造方法。
前記第２絶縁層パターン及び前記スペーサはCVD 酸化膜で形成することを特徴とする請求項１に記載のキャパシタの製造方法。
前記導電層パターンはドーピングされたポリシリコン膜で形成することを特徴とする請求項１に記載のキャパシタの製造方法。
前記所定の深さは前記変形された導電層パターンの厚さより小さいことを特徴とする請求項１に記載のキャパシタの製造方法。
前記ストレージ電極を形成する段階後、
前記スペーサを除去して前記第２絶縁層パターンを蝕刻することにより、前記ストレージ電極の上部外周面を露出させる変形された第２絶縁層パターンを形成する段階と、
前記変形された第２絶縁層パターンが形成された結果物の全面に誘電膜及びプレート電極を順次に形成する段階とをさらに具備することを特徴とする請求項１に記載のキャパシタの製造方法。
前記ストレージ電極を形成する段階後、
前記スペーサ及び前記第２絶縁層パターンを除去して前記第１絶縁層パターンを露出させる段階と、
前記第１絶縁層パターンが露出された結果物の全面に誘電膜及びプレート電極を順次に形成する段階とをさらに具備することを特徴とする請求項１に記載のキャパシタの製造方法。
前記ストレージ電極を形成する段階後、
前記スペーサ及び前記第２絶縁層パターンを除去して前記第１絶縁層パターンを露出させる段階と、
前記露出された第１絶縁層パターンを所定の厚さだけ等方性蝕刻して前記ストレージ電極の縁の下部にアンダーカット領域を形成する段階と、
前記アンダーカット領域が形成された結果物の全面に誘電膜及びプレート電極を順次に形成する段階とをさらに具備することを特徴とする請求項１に記載のキャパシタの製造方法。
半導体基板上に第１絶縁層、蝕刻阻止膜及び上部層間絶縁膜を順次に形成する段階と、
前記上部層間絶縁膜、前記蝕刻阻止膜及び前記第１絶縁層を連続的にパタニングして前記半導体基板の所定領域を露出させる複数のコンタクトホールを形成すると同時に第１絶縁層パターン、蝕刻阻止膜パターン及び上部層間絶縁膜パターンを形成する段階と、
前記露出された半導体基板と接触され、前記複数のコンタクトホールを覆い、前記上部層間絶縁膜パターン上においてボックス形である複数の導電層パターンを形成する段階と、
相互隣接した前記導電層パターンの間に第２絶縁層パターンを形成する段階と、
前記第２絶縁層パターンを蝕刻マスクとして前記導電層パターンを蝕刻することにより、前記第２絶縁層パターンの上側壁を露出させる変形された導電層パターンを形成する段階と、
前記露出された第２絶縁層パターンの上側壁にスペーサを形成する段階と、
前記スペーサ及び前記第２絶縁層パターンを蝕刻マスクとして前記変形された導電層パターンを所定の深さに蝕刻することにより、円筒形ストレージ電極を形成する段階と、
前記スペーサ、前記第２絶縁層パターン及び前記上部層間絶縁膜パターンを除去する段階と、
前記上部層間絶縁膜パターンが除去された結果物の全面に誘電膜及びプレート電極を順次に形成する段階とを含むことを特徴とするキャパシタの製造方法。
前記第１絶縁層はBPSG膜で形成することを特徴とする請求項９に記載のキャパシタの製造方法。
前記第２絶縁層パターン及び前記スペーサはCVD 酸化膜で形成することを特徴とする請求項９に記載のキャパシタの製造方法。
前記導電層パターンはドーピングされたポリシリコン膜で形成することを特徴とする請求項９に記載のキャパシタの製造方法。
前記所定の深さは前記変形された導電層パターンの厚さより小さいことを特徴とする請求項９に記載のキャパシタの製造方法。
前記蝕刻阻止膜は窒化膜で形成することを特徴とする請求項９に記載のキャパシタの製造方法。
前記上部層間絶縁膜は酸化膜で形成することを特徴とする請求項９に記載のキャパシタの製造方法。