TW434892B - Method for fabricating a DRAM cell capacitor - Google Patents

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Description

A7 B7 經濟部中央標準局員工消費合作社印製 4.3 4 g 9 2 ，
42S3pif,doc/0〇S 五、發明説明（丨） 技術領域 本發明是有關於一種半導體元件之製造方法’且特別 是有關於一種動態隨機存取記憶體（Dynamic Random Access Memory，DRAM)記憶胞電容器之製造方法’其可 防止複晶矽儲存節點的過度蝕刻。 發明背景 隨著最近動態隨機存取記憶體(DRAM)積集度的增加， DRAM記憶胞電容器所據有之記憶胞尺寸與面積也相對地 減小。爲了保持電容器在一可接受之電容値，使用堆疊式 電容器可提供較大的電容器面積，且能夠降低DRAM記 憶胞之間的千擾。 第1A圖至第1C圖是繪示習知一種DRAM記憶胞電 容器之製造流程圖。關於第1A圖之剖面中，半導體基底 1〇部份已進行了數個製程步驟。簡單地說，在半導體基底 10上形成元件隔離層I2以定義出主動與非主動區域，接 著在半導體基底10上彤成閘極電極結構14，閘極電極結 構14係由閘極氧化層、閘極電極、和護層所構成。然後 在半導體基底10上形成源極/汲極區.16緊鄰著閘極電極 結構14 ’之後在半導體基底1〇包括閘極電極結構14上彤 成氧化層IS ’接著在氧化層18中開設儲存接觸窗開口 20 至源極/汲極區16 ’且塡滿導電材料以形成一儲存接觸窗 插塞22。然後再於接觸窗插塞22上且覆蓋氧化層18，沉 積一層厚度約10000埃左右之複晶矽層24，接著在複晶矽 層24上旋塗覆蓋一層光阻層，且使用傳統微影製程圖案 _ 4 本紙張尺度適用中國圖家標準（CNS ) A4規格（2]0X297公釐） (請先閱讀背面之注意事項再填寫本頁)
A7 134892 4283pi i'.d〇c/〇〇8 五、發明説明（> ) 轉移所需形狀26。 藉由圖案轉移光阻層26 ’使用複晶矽回蝕刻製程蝕刻 暴露出的複晶矽層24，以形成一儲存節點24a ’如第iB 圖所示。之後，圖案轉移光阻層％經由灰化與剝除而移 除，如第1C圖所示。 然而，高如10000埃之厚複晶矽的蝕刻製程，通常是 以蝕刻13〇〇〇埃至15〇〇〇埃複晶矽層爲目標的情狀下執 行，於是，必然要執行過度蝕刻。由於過度蝕刻製程，儲 存節點24a，和氧化層18與接觸窗插塞22之界面容易受 到過度鈾刻。 第2圖是繪示由上述方法在對不準情況之一種傳統 DRAM記憶胞電容器的製造剖面圖。參照第2圖，若儲存 節點24a與接觸窗插塞22之間發生對不準，儲存節點24a 之基部邊緣朝向接觸窗插塞部分將嚴重地過度蝕刻（如虛 線圓圈內所繪示），且因而形成一溝渠凹洞（a)，其降低儲 存節點24a與接觸窗22之間的接觸面積，如第2圖所示。 所以’儲存節點2如由於溝渠凹洞（a)容易從下面的接觸窗 插塞22被電性分離。更進—步，儲存節點24a在後續的 淸潔製程期間容易崩落，因此導致DRAM記憶胞之間的 短路。 發明之相^ 本發明有鑑於上述問題，因此本發明的目的在提供— 種動態隨機存取記憶體記憶胞電容器之製造方法，其可防 止儲存節點複晶矽的過度蝕刻。 本紙張尺度適用中國國家; (請先«讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局工消費合作社印製 4348S2 4283pif.doc/008 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（3 ) 本發明之另一目的在提供一種動態隨機存取記憶體記 憶胞電容器之製造方法，其可防止儲存節點崩落。 本發明之又一目的在提供一種動態隨機存取記憶體記 憶胞電容器之製造方法，其可提供儲存節點圖案轉移穩 定。 爲達成上述及其他之優點，以及依照本發明之目的， 此方法開始於在一半導體基底上形成一由化學氣相沉積 (chemical vapor deposition，CVD)氧化砂組成之第一絕緣 層。如習知所知，在形成此絕緣餍之前，一場氧化層和― 轉換電晶體包括一閘極氧化層、一閘極電極，其覆蓋有— 氮化砂層，以及一源極/汲極區已形成於半導體基底上。 接著在平坦化第一絕緣層之後，形成一厚度約50埃至500 埃左右之第二絕緣層，最好是由氮化砂層組成，氮化^石夕層 後續當作一蝕刻終止層，且在後續淸潔製程期間當作阻擋 淸潔溶液之一阻障層。然後於氮化矽層上形成…具有厚度 約1000埃至10000埃左右之第三絕緣層，第三絕緣層是 由在濕式蝕刻劑中對氧化層具有相對較高蝕刻速率之氧化 層所構成。例如由電漿加強化學氣相沉積法（plasma enhanced chemical vapor deposition > PECVD)製成之氧化 層或高溫氧化層（high temperature oxide layer，HTO)。接 著在這些絕緣層中開設一儲存接觸窗開口至源極/汲極 區，之後在接觸窗開口沉積一導電層如複晶矽，以形成一 儲存接觸窗插塞。然後沉積一第四絕緣層如PECVD氧化 層，厚度約5〇00埃至13000埃左右，且第四絕緣層具有 6 本纸張尺度適用中國國家標率（CNS > A4規格（210X；297公釐} (請先閱讀背面之注意事項再填寫本頁) Q. 訂 A7 B7 4348S2 4283pif.doc/008 五、發明説明（β) 之厚度，其決定電容器儲存節點的高度。再於第四絕緣層 上覆蓋一光阻層’且使用微影技術做圖案轉移，以形成一 開口部分對準接觸窗插塞上。接著利用圖案轉移光阻層， 非等向性時間控制蝕刻（time etch)暴露之第四氧化層 (PECVD氧化層），以形成一開口（其後繪複晶砂沉積塡入) 至接觸窗插塞，以及接觸窗插塞外部之第二絕綠層部分。 在時間控制蝕刻製程中，第三絕緣層（PECVD氧化層或HTO 氧化層）當作提供蝕刻邊際。更進一步，甚至若是;第三絕 緣層不足以扮演其角色’其下的第二絕緣層（氮化砂層）當 作一蝕刻終止層。接著一第二導電層如複晶矽沉積塡入此 開口（由PEC VD氧化層所架構）且進行平坦化。之後，PEC VD 氧化層結構藉由濕式或乾式蝕刻製程去除，且因此形成一 儲存節點。 依照本發明，可避免複晶砂過度触刻。基本上，在此 方法由於其製程本身的關係，複晶矽層不會遭遇到過度蝕 刻。因此，在習知遭遇的問題，也就是溝渠凹洞，可從根 本上避免，甚至是在接觸窗插塞和儲存節點主體之間發生 對不準情形。 麗·式之簡單說明 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉較佳實施例，並配合所附圖式，作詳細說明如下： 第1A圖至第1C圖是繪示習知一種動態隨機存取記憶 體記憶胞電容器之製造流程圖； 第2圖是繪示在第1A圖至第1C圖中描繪之習知一種 ----------!"-- (請先閱讀背面之注意Ϋ項再填寫本頁} -訂 經濟部中央榡準局員工消費合作社印製 ( CNS ) A4& ( 210X297^® ) ' A7 B7 434892 42S3pit',d〇c/008 五、發明説明（t ) 傳統動態隨機存取記憶體記憶胞電容器之剖面圖’若是儲 存接觸窗插塞和儲存節點之間對不準之情形； 第3A圖至第3E圖是繪示依照本發明一較佳實施例之 動態隨機存取記憶體記憶胞電容器之製造流程圖；以及 第4圖是繪是依照本發明一較佳實施例之動態隨機存 取記億體記憶胞電容器之剖面圖，若是有對不準之情开乡° 圖式標號之簡蜇說明 10 :半導體基底 100 :半導體基底 12 :元件隔離層 102 :元件隔離層 14 :閘極電極結構 104 :電晶體 16 :源極/汲極區 106 :源極/汲極區 18 :氧化層 108 :第一絕緣層 2〇 :儲存接觸窗開口 110 :第二絕緣層 22 :接觸窗插塞 112 :第三絕緣層 24 :複晶砂層 114 :儲存接觸窗開口 24a :儲存節點 116 :儲存接觸窗插塞 26 :光阻層 118 :第四絕緣層 a:溝渠凹洞 119 :開口 120 :光阻層 124a :儲存節點 126 :粗糙表層 較佳實施例之詳細說明 本發明之較佳實施例將參照相關圖式作說明。本發明 是有關於一種動態隨機存取記憶體(DRAM)記憶胞電容器 'V s· ^^^1 i m* 1^1 f^i (請先閱讀背面之注意事項存填寫本買) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐> 4348 92 ir.doc/008 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（4 ) 的製造方法。爲了更了解本發明’將對如同目前習於製作 dram記憶胞之場氧化層形成，亦即元件隔離層，以及電 晶體結構之製程作簡單敘述。 關於第3圖之剖面中，依照本發明之一實施例，半導 體基底100部份已進行了數個製程步驟。複數個元件隔離 層在半導體基底100的預定區域形成以定義出主動與非主 動區域，爲簡化敘述與圖式’在圖式中僅一元件隔離層102 表示，藉由已知的技術如政的區域氧化或溝渠隔離技術形 成元件隔離層102。接著複數個場效電晶體在半導體基底 100之主動區域上形成，爲簡化說明，在圖式中僅繪示一 個電晶體104,電晶體1〇4包括一閘極氧化層（未顯示）、 一閘極電極，其具有一氮化矽罩幕和側壁間隙壁，以及一 源極/汲極區16對準側壁間隙壁。之後在半導體基底100 包括電晶體104上，形成第一絕緣層108，第一絕緣層108 係由一藉由CVD技術之氧化層所形成。然後在使用化學 機械硏磨法（CMP)或回蝕刻技術平坦化第一絕緣層108之 後，形成一厚度約50埃至500埃左右之第二絕緣層110， 最好由氮化矽層組成，氮化矽層110後續當作一蝕刻終止 層和在淸潔製程期間對淸潔溶液之一阻障層。再於氮化層 110上形成一具有厚度約1000埃至10000埃左右之第三絕 緣層Π2，第三絕緣層m是由在濕式蝕刻劑中對氧化層 具有相對較高蝕刻速率之氧化層所構成。例如，由電漿加 強化學氣相沉積（PECVD)氧化層或高溫氧化（HTO)層所 構成。如後續敘述，在時間控制蝕刻後續之厚的第四絕緣 9 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------^,^-— (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 434892 4283 pif.doc/008 五、發明説明（9 ) 層U8期間，氧化層U2當作提供時間控制邊 margin)(亦即是鈾刻邊際（etch margin))。接著在絕緣層 II2、110、和108中開設儲存接觸窗開口 U4至源極/汲 極區106。然後沉積導電層如複晶矽塡入接觸窗開口 114 以形成儲存接觸窗插塞116。之後沉積一厚度約5 000埃至 ΠΟΟΟ埃左右之第四絕緣層II8,稱爲犧牲層，比如pECVD 氧化層。第四絕緣層118具有一厚度’可決定電容器儲存 節點的高度，其直接關係到電容器的電容値。 參照第3B圖，在第四絕緣層II8上旋塗一光阻層， 且使用微影技術作圖案轉移，藉以預定開口部分對準接觸 窗插塞116之形狀。接著使用圖案轉移光阻層120，稱爲 反轉型(reveral type)光阻圖案，非等向性時間控制蝕刻暴 露的犧牲氧化層118以形成一開口 119，也就是由pECVD 氧化層所架構(其後續沉積塡入複晶矽），至接觸窗插塞116 和部分在接觸窗插塞外面的絕緣層112，如第3C圖所示。 在如5000埃至13000埃厚之犧牲層的時間控制蝕刻製程 期間，第三絕緣層m當作提供時間控制邊際，亦即是蝕 刻邊際。更進一步，甚至若是第三絕緣層II2完全被蝕刻 去除，下面的第二絕緣層ιιο(氮化矽層）當作一蝕刻終止 層。依照本實施例，在時間控制蝕刻犧牲氧化層U8期間， 蝕刻部分第三絕緣層112，約1000埃至2000埃左右==接 著圖案轉移光阻層120藉由灰化和剝除而移除。 參照第3D圖，沉積第二導電層如複晶矽塡入開口 119 且覆蓋第四氧化層118,然後使用CMP或回飩刻技術進行 _______ ----------- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局β;工消費合作社印裝 本紙張尺度適用t國國家標準（CNS ) Λ4规格（210'X 297公釐） 348 : 348 : 經濟部中央標準局貝工消费合作杜印製 Δ 7 42a3pif.doc/008 B7 ~~ 1 — ... _~ __ _ 五'發明説明（？） 平坦化至犧牲氧化層ll8之上表面，藉以形成儲存節點 l24a。複晶矽層之回蝕刻係使用包含碳和氟之混合氣體， 如 cf4、c2h6、C3HS、C4HS ' CH2F6、CH3F、CHF3、和 SF6。 參照第3E圖，藉由濕式蝕刻或乾式蝕刻去除犧牲氧 化層118。依照本發明，可避免複晶矽的過度蝕刻。基本 上’由於其製程本身的關係，在此新的方法不會遭遇10000 埃複晶矽的過度鈾刻。因此，在習知遭遇的問題，也就是 溝渠凹洞’可從根本上避免，甚至是在接觸窗插塞116和 儲存節點主體之間發生對不準情形，如第4圖所示。 爲了增加儲存節點12h的表面積，可在儲存節點表面 形成一粗糖表層如半球型砂晶粒(hemispherical grain，HSG) 矽層126 °接著沉積介電層(未顯示)和上電極(未顯示）以完 整地形成電容器。然後形成一第五絕緣層（未顯示）覆蓋整 個半導體基底100。 本發明提供一種每單位面積具有高電容値之DRAM記 憶胞電容器，甚至在接觸窗插塞和儲存節點之間存在對不 準情形也沒有溝渠凹洞，如第4圖所示。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家標準（CNS ) A4规格（2【0X297公釐） (請先聞讀背面之注意事項再填寫本頁}

Claims (1)

  1. ABCD 434892 4283pi i'+doc/008 六、申請專利範圍 1. 一種動態隨機存取記憶體記憶胞電容器之製造方 法，包括下列步驟： 鈾刻在一半導體基底上之一第一絕緣層以形成一儲存 接觸窗開口： 用一第一導電材料塡滿該儲存節點接觸窗開口以形成 一儲存接觸窗插塞； 形成一第二絕緣層覆蓋該第一絕緣層，包括該儲存接 觸窗插塞； 於該第二絕緣層上形成一罩幕以定義一儲存節點區 域； 使用該罩幕，並蝕刻該第二絕緣層和該第一絕緣層以 形成一開口位於該儲存接觸窗插塞之一上表面；以及 用一第二導電材料塡滿該開口以形成一儲存節點。 2. 如申請專利範圍第1項所述之方法，其中該第一絕 緣層係由複合層薄膜所構成，其包括在此一順序之一氧化 層、一氮化矽層和一電漿加強化學氣相沉積氧化層。 3. 如申請專利範圍第1項所述之方法，其中該第一絕 緣層係由複合層薄膜所構成，其包括在此一順序之一氧化 層，一氮化矽層和一高溫氧化層。/ 4. 如申請專利範圍第2項或第3項所述之方法，其中 該氮化矽層具有一厚度約50埃至500埃左右。 5. 如申請專利範圍第2項所述之方法，其中該電漿加 強化學氣相沉積氧化層具有一厚度約100埃至1000埃左 右。 (請先閱讀背面之注意事項再填寫本頁) 訂_ Μ 經濟部中央標隼局舅工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 434892 as 4283pir.doc/00S i)i5 六、申請專利範圍 6. 如申請專利範圍第_ 3項所述之方法，其中該高溫氧 化層具有一厚度約100埃至1000埃左右。 7. 如申請專利範圍第1項所述之方法，其中該第二絕 緣層包括藉由電漿加強化學氣相沉積法形成之氧化層。 8. 如申請專利範圍第1項所述之方法，其中該第二絕 緣層具有一厚度約5000埃至13000埃左右。 9. 如申請專利範圍第1項所述之方法，更包括在形成 該儲存節點之後，去除該第二絕緣層以及在該儲存節點之 暴露部分上形成一粗糙表層。 一 10. 如申請專利範圍第9項所述之方法，其中去除該 第二絕緣層之該步驟係由濕式蝕刻或乾式蝕刻製程執行。 11. 如申請專利範圍第9項所述之方法，其中形成該 粗糙表層之該步驟包括長成一半球型矽晶粒層。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印装 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2352561B (en) * 1998-07-16 2003-02-19 Samsung Electronics Co Ltd DRAM cell capacitor
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
JP3242901B2 (ja) 1999-06-18 2001-12-25 日本エー・エス・エム株式会社 半導体形成方法及び装置
DE19929723B4 (de) * 1999-06-29 2004-05-06 Infineon Technologies Ag Verfahren zur Herstellung einer Elektrode
US6312988B1 (en) 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
JP3400756B2 (ja) * 1999-09-22 2003-04-28 日本エー・エス・エム株式会社 半導体素子の製造方法
KR100373344B1 (ko) * 1999-12-30 2003-02-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP4651169B2 (ja) * 2000-08-31 2011-03-16 富士通株式会社 半導体装置及びその製造方法
JP3875047B2 (ja) * 2001-06-22 2007-01-31 シャープ株式会社 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100735015B1 (ko) * 2002-10-16 2007-07-03 삼성전자주식회사 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법
KR100865547B1 (ko) * 2005-12-02 2008-10-28 주식회사 하이닉스반도체 스토리지노드를 갖는 반도체소자의 제조방법
KR100772687B1 (ko) * 2006-04-28 2007-11-02 주식회사 하이닉스반도체 반도체 소자 제조방법
KR101742817B1 (ko) * 2011-08-23 2017-06-02 삼성전자 주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2723530B2 (ja) * 1988-04-13 1998-03-09 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置の製造方法
TW243541B (zh) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR940006682B1 (ko) * 1991-10-17 1994-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
KR960010002B1 (ko) * 1991-12-18 1996-07-25 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
JPH05218343A (ja) * 1992-01-31 1993-08-27 Sony Corp 半導体装置およびその製造方法
DE4223878C2 (de) * 1992-06-30 1995-06-08 Siemens Ag Herstellverfahren für eine Halbleiterspeicheranordnung
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
KR0165496B1 (ko) * 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
US5597756A (en) * 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
JP2930016B2 (ja) * 1996-07-04 1999-08-03 日本電気株式会社 半導体装置の製造方法
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
GB2322964B (en) * 1997-03-07 2001-10-17 United Microelectronics Corp Polysilicon CMP process for high-density DRAM cell structures
US5792690A (en) * 1997-05-15 1998-08-11 Vanguard International Semiconductor Corporation Method of fabricating a DRAM cell with an area equal to four times the used minimum feature
TW345741B (en) * 1997-11-25 1998-11-21 United Microelectronics Corp Process for producing a capacitor for DRAM

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