CN1236992A - 动态随机存取存储器单元电容器的制造方法 - Google Patents

动态随机存取存储器单元电容器的制造方法 Download PDF

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Abstract

公升了一种制造DRAM单元电容器的改进方法,能防止多晶硅存储节点的过腐蚀。该方法包括:腐蚀半导体衬底上的第一绝缘层,形成存储接触孔,用第一导电材料填充存储接触孔以形成存储接触栓塞,在包括存储接触栓塞的第一绝缘层上形成第二绝缘层,在所述第二绝缘层上形成掩模以限定出存储节点区,使用掩模并腐蚀所述第二和第一绝缘层,形成到存储接触栓塞上表面的开口,以及用第二导电材料填充开口以形成存储节点。

Description

动态随机存取存储器单元电容器的制造方法
本发明涉及半导体器件，特别涉及能防止多晶硅存储节点的过腐蚀的DRAM单元电容器的制造方法。
随着近来DRAM集成密度的增加，DRAM单元的电容器占据的单元尺寸和面积分别趋于减小。为了将这种电容器的电容值保持在允许值，使用了堆叠的电容器，是由于它能够在其中提供大的电容器面积，并且能够减小DRAM单元之间的干扰。
图1A到1C示出了现有技术DRAM单元电容器制造方法的工艺步骤的流程图。图1A剖面地示出了已进行了几个工艺步骤的部分半导体衬底10。首先，在半导体衬底10上形成器件隔离层12，限定出有源和无源区。在半导体衬底10上形成栅电极结构14。栅电极结构14由栅氧化层、栅电极和钝化层构成。在半导体衬底10内形成源/漏区16，与栅电极结构14相邻。在包括栅电极结构14的半导体衬底10上形成氧化层18。在氧化层18内开出到源/漏区16的存储接触孔20，并用导电材料填充以形成存储接触栓塞22。将厚度约10,000的多晶硅层24淀积在接触栓塞22和氧化层18上。在多晶硅层24上旋转涂敷光刻胶层，并使用常规的光刻工艺构图成需要的结构26。
使用多晶硅深腐蚀工艺腐蚀通过构图的光刻胶层26露出的多晶硅层24，形成如图1B所示的存储节点24a。此后，通过灰化和剥离除去构图的光刻胶层26，如图1C所示。
然而，通常在目标为13,000到15,000的多晶硅层的腐蚀工艺条件下进行10,000厚多晶硅的腐蚀工艺。因此，不可避免地进行了过腐蚀。由于所述过腐蚀工艺，对与氧化层18和接触栓塞22交界的存储节点24a易受过腐蚀。
图2为当未对准时通过以上提到的方法制造的常规DRAM单元电容器的剖面图。参考图2，如果在存储节点24a和接触栓塞22之间未对准，那么面向接触栓塞22的存储节点24a的下部边缘被严重地过腐蚀(示出在虚线圆圈内)，由此形成沟槽凹坑(a)，减小了存储节点24a和接触栓塞22之间的接触面积，如图2所示。因此，由于这些凹坑(a)，存储节点24a容易与下面的接触栓塞22电隔离。此外，在随后的清洁工艺期间存储节点24a容易坍塌(falling down)，由此引起DRAM单元之间的短路。
鉴于以上问题作出本发明，因此本发明的目的是提供一种DRAM单元电容器的制造方法，能防止多晶硅存储节点的过腐蚀。
本发明的另一目的是提供一种DRAM单元电容器的制造方法，能防止存储节点坍塌。
本发明的再一目的是提供一种DRAM单元电容器的制造方法，能提供稳定的存储节点图形。
根据本发明的目的要达到这些和其它优点，该方法开始于在半导体衬底上形成由CVD氧化物组成的第一绝缘层。如本领域所公知的，在形成所述绝缘层之前，在半导体衬底上已形成场氧化层和包括栅氧化层、覆盖有氮化硅层的栅电极和源/漏区的传输晶体管。平面化第一绝缘层之后，形成厚度约50到500优选由氮化硅层组成的第二绝缘层。在随后的清洁工艺期间，对于清洁溶液，所述氮化硅层起腐蚀停止层和阻挡层的作用。在氮化硅层上形成厚度约1,000到10,000的第三绝缘层。所述第三绝缘层由氧化层之中在湿腐蚀剂中有较高腐蚀速率的氧化层制成。例如由PECVD(等离子体增强化学汽相淀积)氧化层或HTO(高温氧化物)层制成。在这些绝缘层中开出到源/漏区的存储接触孔。在接触孔内淀积诸如多晶硅的导电层以形成存储接触栓塞。淀积厚度约5,000到13,000诸如PECVD氧化层的第四绝缘层。所述第四绝缘层有决定电容器存储节点高度的厚度。光刻胶层旋转涂敷在第四绝缘层上，并使用光刻技术构图在接触栓塞上形成对准的开口部分。使用构图的光刻胶层，各向异性地按时间腐蚀(time etching)露出的第四氧化层(PECVD氧化层)以形成到接触栓塞和接触栓塞外的部分第三绝缘层的开口(随后多晶硅淀积其内)。进行按时间腐蚀工艺时，第三绝缘层(PECVD氧化层或HTO氧化层)起提供腐蚀余量(margin)的作用。此外，即使所述第三绝缘层不足以起到它的作用，那么下面的第二绝缘层(氮化硅层)起腐蚀停止层的作用。诸如多晶硅的第二导电层淀积到开口(PECVD氧化物框)内并平面化。此后，通过湿或干腐蚀工艺除去PECVD氧化物框，由此形成存储节点。
根据本发明，可以避免多晶硅的过腐蚀。由于本方法特有的工艺顺序，多晶硅的过腐蚀基本上不会遇到。因此，即使接触栓塞和存储节点本体之间未对准时，现有技术中遇到的问题即，沟槽凹坑仍是可以避免的。
通过参考附图本领域的技术人员将理解本发明，并且本发明的目的将变得很显然：
图1A到1C示出了现有技术DRAM单元电容器制造方法的工艺步骤的流程图。
图2为存储接触栓塞和存储节点之间未对准时，通过图1A到1C示出的现有技术方法制造的常规DRAM单元电容器的剖面图。
图3A到3E示出了根据本发明一个实施例制造DRAM单元电容器的新方法的工艺步骤流程图。
图4为未对准时，根据本发明实施例DRAM单元电容器的剖面图。
现在参考附图介绍本发明的优选实施例。本发明涉及制造DRAM单元电容器的方法。为了更好地理解本发明，只简单介绍当前在制造DRAM单元中采用的形成场氧化层即器件隔离层和晶体管结构的工艺。
图3A示出了根据本发明一个实施例已进行了几个工艺步骤的部分半导体衬底100的剖面图。在半导体衬底100的预定区域形成多个器件隔离层，限定出有源和无源区。为简化说明和图示，仅在图中示出了一个器件隔离层102。通过诸如硅的局部氧化或沟槽隔离技术的公知技术形成器件隔离层102。在半导体衬底100的有源区上形成多个场效应晶体管。为简化起见，仅在图中示出了一个晶体管104。晶体管104包括栅氧化层(未显示)、覆盖有氮化硅掩模和侧壁间隔层的栅电极、和与侧壁间隔层对准的源/漏区106。在包括晶体管104的半导体衬底100上形成第一绝缘层108。通过CVD技术第一绝缘层108由氧化层制成。使用CMP或深腐蚀技术平面化第一绝缘层108之后，形成厚度约50到500优选由氮化硅层组成的第二绝缘层110。在随后的清洁工艺期间，对于清洁溶液，所述氮化硅层起腐蚀停止层和阻挡层的作用。在氮化硅层110上形成厚度约1,000到10,000的第三绝缘层112。所述第三绝缘层112由氧化层之中在湿腐蚀剂中有较高腐蚀速率的氧化层制成。例如由PECVD(等离子体增强化学汽相淀积)氧化层或HTO(高温氧化物)层制成。如后所述，在随后的较厚第四绝缘层118的按时间腐蚀期间，所述氧化层112起提供时间余量(即，腐蚀余量)的作用。在这些绝缘层112、110和108内开出到源/漏区106的存储接触孔114。诸如多晶硅的导电层淀积在接触孔114内形成存储接触栓塞116。淀积厚度约5,000到13,000如PECVD氧化层的称做牺牲层的第四绝缘层118。所述第四绝缘层118有决定直接与电容器的电容值有关的电容器存储节点高度的厚度。
参考图3B，光刻胶层旋转涂敷在第四绝缘层118上，并使用光刻技术构图成在接触栓塞116上与开口部分对准的预定结构。使用称做反型光刻胶图形的构图的光刻胶层120，各向异性地按时间腐蚀露出的牺牲氧化层118以形成开口19，即PECVD氧化框(随后多晶硅淀积其内)，该开口119达到接触栓塞116和接触栓塞116外的部分第三绝缘层112，如图3C所示。在这种5,000到13,000厚牺牲层118的按时间腐蚀工艺期间，第三绝缘层112起提供时间余量，即腐蚀余量的作用。此外，即使所述第三绝缘层112被完全腐蚀掉，那么下面的第二绝缘层110(氮化硅层)起腐蚀停止层的作用。根据本实施例，在按时间腐蚀牺牲氧化层118期间，腐蚀约1,000到2,000的部分第三绝缘层112。通过灰化和剥离除去构图的光刻胶层120。
参考图3D，诸如多晶硅的第二导电层淀积到开口119中和第四氧化层118上，然后使用CMP或深腐蚀技术平面化到牺牲氧化层118的上表面，由此形成存储节点124a。多晶硅层的深腐蚀使用含有碳和氟的混合气体，例如CF4、C2H6、C3H8、C4H8、CH2F6、CH3F、CHF3和SF6。
参考图3E，通过湿或干腐蚀工艺除去牺牲氧化层118。根据本发明，可以避免多晶硅的过腐蚀。由于本方法特有的工艺顺序，10,000多晶硅过腐蚀基本上不会遇到。因此，即使接触栓塞116和存储节点本体124a之间未对准时，现有技术中遇到的问题即，沟槽凹坑仍是可以避免的，如图4所示。
为了增加存储节点124a的表面面积，可以在存储节点的表面上形成如半球形晶粒(HSG)硅层126的粗糙表面层。淀积介质层(未显示)和上电极(未显示)从而完全地形成电容器。在整个半导体衬底100上形成第五绝缘层(未显示)。
本发明提供了一种单位面积上具有较大电容值的DRAM单元电容器，即使接触栓塞和存储节点本体之间如图4所示未对准，也不会产生沟槽凹坑。
虽然参考本发明的实施例具体示出并介绍了本发明，但本领域的技术人员应明白可以对形式和细节作出不同的改变，而不脱离本发明的实质和范围。

Claims (11)

1．一种DRAM单元电容器的制造方法，包括以下步骤：
腐蚀半导体衬底上的第一绝缘层，形成存储接触孔；
用第一导电材料填充所述存储接触孔以形成存储接触栓塞；
在包括所述存储接触栓塞的所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层上形成掩模以限定出存储节点区；
使用所述掩模并腐蚀所述第二和第一绝缘层，形成到所述存储接触栓塞上表面的开口；以及
用第二导电材料填充所述开口以形成存储节点。
2．根据权利要求1的方法，其中所述第一绝缘层由氧化层、氮化硅层和等离子体增强化学汽相淀积(PECVD)氧化层以此顺序组成的多层膜制成。
3．根据权利要求1的方法，其中所述第一绝缘层由氧化层、氮化硅层和高温氧化物(HTO)层以此顺序组成的多层膜制成。
4．根据权利要求2或3的方法，其中所述氮化硅层的厚度约50到500。
5．根据权利要求2的方法，其中所述PECVD氧化层的厚度约100到1,000。
6．根据权利要求3的方法，其中所述HTO层的厚度约100到1,000。
7．根据权利要求1的方法，其中所述第二绝缘层包括由PECVD法形成的氧化层。
8．根据权利要求1的方法，其中所述第二绝缘层的厚度约5,000到13,000。
9．根据权利要求1的方法，还包括形成所述存储节点之后，除去所述第二绝缘层，并在所述存储节点的露出部分上形成粗糙的表面层。
10．根据权利要求9的方法，其中通过湿腐蚀或干腐蚀工艺进行除去所述第二绝缘层的所述步骤。
11．根据权利要求9的方法，其中形成所述粗糙表面层的所述步骤包括生长HSG层。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2352561B (en) * 1998-07-16 2003-02-19 Samsung Electronics Co Ltd DRAM cell capacitor
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
JP3242901B2 (ja) 1999-06-18 2001-12-25 日本エー・エス・エム株式会社 半導体形成方法及び装置
DE19929723B4 (de) * 1999-06-29 2004-05-06 Infineon Technologies Ag Verfahren zur Herstellung einer Elektrode
US6312988B1 (en) 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
JP3400756B2 (ja) * 1999-09-22 2003-04-28 日本エー・エス・エム株式会社 半導体素子の製造方法
KR100373344B1 (ko) * 1999-12-30 2003-02-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP4651169B2 (ja) * 2000-08-31 2011-03-16 富士通株式会社 半導体装置及びその製造方法
JP3875047B2 (ja) * 2001-06-22 2007-01-31 シャープ株式会社 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100735015B1 (ko) * 2002-10-16 2007-07-03 삼성전자주식회사 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법
KR100865547B1 (ko) * 2005-12-02 2008-10-28 주식회사 하이닉스반도체 스토리지노드를 갖는 반도체소자의 제조방법
KR100772687B1 (ko) * 2006-04-28 2007-11-02 주식회사 하이닉스반도체 반도체 소자 제조방법
KR101742817B1 (ko) * 2011-08-23 2017-06-02 삼성전자 주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2723530B2 (ja) * 1988-04-13 1998-03-09 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置の製造方法
TW243541B (zh) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR940006682B1 (ko) * 1991-10-17 1994-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
KR960010002B1 (ko) * 1991-12-18 1996-07-25 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
JPH05218343A (ja) * 1992-01-31 1993-08-27 Sony Corp 半導体装置およびその製造方法
DE4223878C2 (de) * 1992-06-30 1995-06-08 Siemens Ag Herstellverfahren für eine Halbleiterspeicheranordnung
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
KR0165496B1 (ko) * 1995-03-22 1998-12-15 윤종용 고집적 반도체장치의 캐패시터 제조방법
US5597756A (en) * 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
JP2930016B2 (ja) * 1996-07-04 1999-08-03 日本電気株式会社 半導体装置の製造方法
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
GB2322964B (en) * 1997-03-07 2001-10-17 United Microelectronics Corp Polysilicon CMP process for high-density DRAM cell structures
US5792690A (en) * 1997-05-15 1998-08-11 Vanguard International Semiconductor Corporation Method of fabricating a DRAM cell with an area equal to four times the used minimum feature
TW345741B (en) * 1997-11-25 1998-11-21 United Microelectronics Corp Process for producing a capacitor for DRAM

Also Published As

Publication number Publication date
KR100301370B1 (ko) 2001-10-27
DE19907062A1 (de) 1999-11-11
GB9901728D0 (en) 1999-03-17
CN1140926C (zh) 2004-03-03
GB2336942A (en) 1999-11-03
FR2778269A1 (fr) 1999-11-05
TW434892B (en) 2001-05-16
US6165840A (en) 2000-12-26
FR2778269B1 (fr) 2005-02-11
GB2336942B (en) 2000-08-09
JP3999403B2 (ja) 2007-10-31
KR19990081391A (ko) 1999-11-15
JPH11330404A (ja) 1999-11-30
DE19907062B4 (de) 2004-11-04

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