FR2778269A1 - Procede de fabrication d'un condensateur de cellule de memoire dynamique - Google Patents
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Abstract
L'invention concerne la fabrication d'un condensateur de cellule de mémoire.Elle se rapporte à un procédé qui comprend l'attaque d'une première couche isolante (108) sur un substrat semi-conducteur (100) pour la formation d'un trou (114), le remplissage du trou (114) par un premier matériau conducteur pour la formation d'un bouchon (116) de contact de mémorisation, la formation d'une seconde couche isolante (108) sur la première (108), la formation d'un masque sur la seconde couche isolante (108), l'utilisation du masque pour la formation d'une ouverture jusqu'à une surface supérieure du bouchon (116) de contact de mémorisation, et le remplissage de l'ouverture par un second matériau conducteur pour la formation d'un noeud (124a) de mémorisation.Application aux mémoires dynamiques à accès direct.
Description
La présente invention concerne un dispositif à semi-
conducteur et, plus précisément, un procédé de fabrication
d'un condensateur de cellule à mémoire à accès direct dyna-
mique DRAM qui permet d'éviter une attaque excessive d'un noeud de mémorisation formé de silicium polycristallin. Etant donné la récente augmentation de la densité d'intégration des mémoires DRAM, la dimension des cellules et la surface occupée par un condensateur d'une cellule de mémoire DRAM ont tendance à diminuer. Pour que la capacité du condensateur garde une valeur acceptable, on a utilisé un condensateur à empilement, car il peut donner une grande
surface de condensateur et permet de réduire les interfé-
rences entre les cellules de mémoire DRAM.
Les figures lA à 1C sont des schémas illustrant des étapes d'un procédé connu de fabrication d'un condensateur de cellule de mémoire DRAM. La figure 1A représente en coupe une partie d'un substrat semi- conducteur 10 ayant déjà subi plusieurs étapes de traitement. En résumé, une couche 12
d'isolement du dispositif est formée sur le substrat semi-
conducteur 10 pour délimiter des régions active et inactive.
Une structure 14 d'électrode de grille est formée sur le
substrat semi-conducteur 10. Cette structure 14 est consti-
tuée d'une couche d'oxyde de grille, d'une électrode de grille et d'une couche de passivation. Une région 16 de source-drain est formée dans le substrat semi-conducteur 10 près de la structure 14. Une couche 18 d'oxyde est formée sur le substrat 10, comprenant la structure 14. Un trou 20 de contact de mémorisation est ouvert dans la couche 18 d'oxyde vers la région 16 de source-drain et est rempli d'un matériau conducteur destiné à former un bouchon 22 de contact de mémoire. Une couche 24 de silicium polycristallin est déposée sur le bouchon 22 de contact et sur la couche 18 d'oxyde avec une épaisseur d'environ 1 000 nm. Une couche d'un matériau de réserve photographique est alors revêtue par rotation sur la couche 24 de silicium polycristallin et est mise sous forme de motifs ayant la configuration voulue
26 par un procédé photolithographique classique.
La couche 24 de silicium polycristallin exposee par la couche 26 du matériau de réserve photographique en forme de motifs est attaquée par un procédé d'attaque de silicium polycristallin pour la formation d'un noeud 24a de mémoire tel qu'indiqué sur la figure lB. Ensuite, la couche 26 en forme de motifs est retirée par grillage et séparation comme
indiqué sur la figure 1C.
Cependant, le procédé d'attaque du silicium polycris-
tallin sur une épaisseur aussi grande que 1 000 nm est en général réalisé dans des conditions dans lesquelles la cible du procédé d'attaque est comprise entre 1 300 et 1 500 nm d'épaisseur de la couche de silicium polycristallin. Ainsi, une attaque excessive est inévitablement réalisée. A cause de cette attaque excessive, le noeud 24a de mémorisation à l'interface de la couche 18 d'oxyde et du bouchon 22 de
contact est soumis à une attaque excessive.
La figure 2 est une coupe d'un condensateur de cellule classiques de mémoire DRAM réalisé par le procédé précité en cas de défaut d'alignement. Comme l'indique la figure 2, s'il existe un défaut d'alignement entre le noeud 24a et le bouchon 22 de contact, les bords inférieurs du noeud 24a
tournés vers le bouchon 22 subissent une attaque très exces-
sive (indiquée à l'intérieur du cercle) avec formation d'une tranchée (r) qui réduit la surface de contact entre le noeud 24a et le bouchon 22 comme indiqué sur la figure 2. En conséquence, le noeud 24a peut se séparer facilement du bouchon 22 de contact de façon électrique à cause de la présence de cette tranchée (a). En outre, le noeud 24a peut se séparer pendant l'opération ultérieure de nettoyage en
créant un court-circuit entre les cellules de mémoire.
L'invention a été réalisée pour la solution du problème précité et elle a donc pour objet un procédé de fabrication d'un condensateur de cellule de mémoire DRAM qui permet d'éviter l'attaque excessive de silicium polycristallin du
noeud de mémoire.
L'invention concerne donc un procédé de fabrication d'un condensateur de cellule de mémoire DRAM qui évite la
séparation du noeud de mémoire.
L'invention concerne aussi un procédé de fabrication d'un condensateur de cellule de mémoire DRAM qui assure une bonne
stabilité du motif du noeud de mémoire.
A cet effet, l'invention concerne un procédé qui comprend d'abord la formation d'une première couche isolante composée d'oxyde, déposée par dépôt chimique en phase vapeur CVD sur un substrat semi-conducteur. De manière connue, une couche d'oxyde de champ et un transistor de transfert comprenant une couche d'oxyde de grille, une électrode de grille revêtue d'une couche de nitrure de silicium, et une région de source-drain sont déjà formées sur le substrat
semi-conducteur avant la formation de cette couche isolante.
Lorsque la première couche isolante a été mise sous forme plane, une seconde couche isolante composée de préférence d'une couche de nitrure de silicium est formée avec une épaisseur comprise entre environ 5 et 50 nm. La couche de nitrure de silicium est ensuite utilisée comme couche d'arrêt d'attaque et comme couche barrière protégeant contre la solution de nettoyage lors de l'opération ultérieure de nettoyage. Une troisième couche isolante est formée sur la couche de nitrure de silicium avec une épaisseur d'environ à 1 00 nm. Cette troisième couche isolante est formée
d'une couche d'oxyde ayant une vitesse d'attaque relati-
vement élevée dans une matière humide d'attaque, parmi les couches d'oxyde, et par exemple elle est réalisée sous forme d'une couche d'oxyde formée par dépôt chimique en phase vapeur assisté par un plasma PECVD ou d'une couche d'oxyde à haute température HTO. Un trou de contact de mémorisation est ouvert dans ces couches isolantes vers la région de source-drain. Une couche conductrice, par exemple de silicium polycristallin, est déposée dans le trou de contact
pour la formation d'un bouchon de contact de mémorisation.
Une quatrième couche isolante, par exemple une couche
d'oxyde formée par dépôt PECVD, est déposée avec une épais-
seur d'environ 500 à 1 300 nm. Cette quatrième couche iso-
lante a une épaisseur qui détermine la hauteur du noeud de mémorisation du condensateur. Une couche d'un matériau de réserve photographique est déposée par rotation sur la quatrième couche isolante et est mise sous forme de motifs par une technique photolithographique pour la formation
d'une partie d'ouverture alignée sur le bouchon de contact.
A l'aide de cette couche du matériau de réserve photo-
graphique sous forme de motifs, la quatrième couche exposée
d'oxyde (couche d'oxyde PECVD) est attaquée de façon aniso-
trope pour la formation d'une ouverture (dans laquelle est déposé ensuite du silicium polycristallin) jusqu'au bouchon de contact et une partie de la troisième couche isolante à
l'extérieur du bouchon de contact. A ce moment de l'opéra-
tion d'attaque, la troisième couche isolante (couche d'oxyde formée par dépôt PECVD ou HTO) est utilisée pour assurer une marge d'attaque. En outre, même si cette troisième couche isolante ne joue pas suffisamment son rôle, la seconde couche isolante placée au-dessous (couche de nitrure de silicium) joue le rôle d'une couche d'arrêt d'attaque. Une
seconde couche conductrice, par exemple de silicium poly-
cristallin, est déposée dans l'ouverture (cadre d'oxyde formé par dépôt PECVD) et est aplanie. Ensuite, le cadre d'oxyde formé par dépôt PECVD est retiré par attaque de type
humide ou à sec et forme ainsi un noeud de mémorisation.
Selon l'invention, l'attaque excessive du silicium polycristallin peut être évitée. L'attaque excessive du silicium polycristallin n'est essentiellement pas rencontrée
dans ce procédé grâce à la séquence particulière de traite-
ment. En conséquence, les problèmes rencontrés dans la tech-
nique antérieure, c'est-à-dire la formation d'une tranchée, sont essentiellement évités, même dans le cas du défaut d'alignement entre le bouchon de contact et le corps du
noeud de mémorisation.
D'autres caractéristiques et avantages de l'invention
seront mieux compris à la lecture de la description qui va
suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: les figures lA à 1C sont des schémas illustrant les étapes de traitement d'un procédé connu de fabrication d'un condensateur de cellule de mémoire DRAM; la figure 2 est une coupe d'un condensateur de cellule de mémoire DRAM classique fabriqué par le procédé connu illustré par les figures 1A à 1C, dans le cas d'un défaut d'alignement entre le bouchon de contact de mémorisation et le noeud de mémorisation; les figures 3A a 3E sont des schémas illustrant les étapes de traitement d'un nouveau procédé de fabrication d'un condensateur de cellule de mémoire DRAM, dans un mode de réalisation de l'invention; et la figure 4 est une coupe d'un condensateur de cellule de mémoire DRAM dans ce mode de réalisation de l'invention,
en cas de défaut d'alignement.
On décrit un mode de réalisation de l'invention en référence aux dessins. L'invention concerne un procédé de fabrication d'un condensateur de cellule de mémoire DRAM. Le
procédé de formation de la couche d'oxyde de champ, c'est-à-
dire de la couche d'isolement du dispositif, et de la struc-
ture à transistor telle que mise en oeuvre actuellement dans la fabrication des cellules de mémoire DRAM n'est décrit que
rapidement pour une meilleure compréhension de l'invention.
La figure 3A représente en coupe une partie du substrat semi-conducteur 100 ayant déjà subi plusieurs étapes de
traitement dans un mode de réalisation de l'invention. Plu-
sieurs couches d'isolement du dispositif sont formées dans une région prédéterminée du substrat semi-conducteur 100 pour la délimitation des régions active et inactive. Pour
simplifier la description des dessins, seule une couche 102
d'isolement de dispositif est représentée sur les dessins.
Cette couche 102 est formée par des techniques bien connues, telles que l'oxydation locale du silicium ou la technique d'isolement par tranchée. Plusieurs transistors à effet de
champ sont formés sur la région active du substrat semi-
conducteur 100. Par raison de simplicité, un seul transistor 104 est représenté sur les dessins. Le transistor 104 comprend une couche d'oxyde de grille (non représentée), une électrode de grille ayant un masque de nitrure de silicium et une entretoise de paroi latérale, et une région de
source-drain 106 alignée sur l'entretoise de paroi latérale.
Une première couche isolante 108 est formée sur le substrat semiconducteur 100 qui comprend le transistor 104. La première couche isolante 108 est formée d'une couche d'oxyde par la technique CVD. Après aplanissement de la première couche isolante 108 par une technique d'attaque en retour ou CMP, une seconde couche isolante 110, de préférence de nitrure de silicium, est formée avec une épaisseur comprise entre environ 5 et 50 nm. Cette couche 110 de nitrure de silicium est utilisée ensuite comme couche d'arrêt d'attaque
et comme couche de protection contre la solution de net-
toyage pendant l'opération de nettoyage. Une troisième couche isolante 112 est formée sur la couche 110 de nitrure
de silicium avec une épaisseur d'environ 10 à 1 00 nm.
Cette troisième couche isolante 112 est formée d'une couche d'oxyde ayant une vitesse d'attaque relativement élevée dans une matière humide d'attaque, parmi les couches d'oxyde. Par exemple, une couche d'oxyde formée par dépôt chimique en phase vapeur assisté par un plasma PECVD ou une couche
d'oxyde formée à haute température HTO peut être utilisée.
Comme décrit dans la suite, la couche 112 d'oxyde est utilisée pour donner une marge dans le temps (c'est-à-dire une marge d'attaque) pendant l'attaque de la quatrième couche isolante épaisse ultérieure 118. Un trou 114 de
contact de mémorisation est ouvert dans ces couches iso-
lantes 112, 110 et 108 vers la région 106 de source-drain.
Une couche conductrice, par exemple de silicium poly-
cristallin, est déposée dans le trou de contact 114 pour la formation d'un bouchon 116 de contact de mémorisation. Une quatrième couche isolante 118 appelée couche consommable, par exemple une couche d'oxyde PECVD, est déposée avec une épaisseur d'environ 500 à 1 300 nm. Cette quatrième couche isolante 118 a une épaisseur qui détermine la hauteur du noeud de mémorisation du condensateur qui est directement
lié à la capacité du condensateur.
On se réfère à la figure 3B; une couche d'un matériau de réserve photographique est revêtu par rotation sur la quatrième couche isolante 118 et mise sous forme de motifs par des techniques photolithographiques à une configuration prédéterminée ayant une partie d'ouverture alignée sur le bouchon 116 de contact. A l'aide de la couche 120, formant un motif de matériau de réserve photographique de type inverse, la couche d'oxyde consommable exposée 118 subit une attaque anisotrope dans le temps pour la formation d'une ouverture 119, c'est-à-dire d'un cadre d'oxyde PECVD (dans
lequel du silicium polycristallin est ensuite déposé) jus-
qu'au bouchon 116 de contact et une partie de la troisième couche isolante 112 à l'extérieur du bouchon 116 de contact comme représenté sur la figure 3C. Pendant cette opération d'attaque dans le temps de la couche consommable 118 de 500 à 1 300 nm d'épaisseur, la troisième couche isolante 112 est utilisée pour donner une marge de temps, c'est-à- dire une marge d'attaque. En outre, même si la troisième couche isolante 112 est attaquée totalement, la seconde couche isolante sous-jacente 110 (couche de nitrure de silicium) est utilisée comme couche d'arrêt d'attaque. Dans ce mode de réalisation, pendant l'attaque de la couche consommable 118, une partie de la troisième couche isolante 112 est attaquée d'environ 100 à 200 nm. La couche 120 du matériau de réserve
formant les motifs est retirée par grillage et séparation.
Sur la figure 3D, une seconde couche conductrice, par exemple de silicium polycristallin, est déposée dans l'ouverture 119 et sur la quatrième couche d'oxyde 118, puis aplanie par une technique d'attaque par retour ou CMP jusqu'à la surface supérieure de la couche consommable 118,
si bien qu'un noeud de mémorisation 124a est formé.
L'attaque en retour de la couche de silicium polycristallin utilise un mélange de gaz contenant du carbone et du fluor,
par exemple CF4, C2H6, C3H8, C4H8, CH2F6, CH3F, CHF3 et SF6.
On se réfère à la figure 3E; la couche consommable 118 est retirée par attaque de type humide ou à sec. Selon l'invention, l'attaque excessive du silicium polycristallin est évitée. L'attaque excessive du silicium polycristallin de 1 000 nm n'est essentiellement pas rencontrée dans ce procédé à cause de la séquence propre de traitement. En
conséquence, les problèmes posés par la technique anté-
rieure, tels que la formation d'une tranchée, sont évités même dans le cas d'un défaut d'alignement entre le bouchon 116 de contact et le corps du noeud 124a de mémorisation
comme indiqué sur la figure 4.
Pour que les surfaces du noeud de mémorisation 124a puissent être accrues, une couche rugueuse de surface, par exemple une couche 126 de silicium à grains hémisphériques
(HSG) peut être formée à la surface du noeud de mémori-
sation. Une couche diélectrique (non représentée) et une électrode supérieure (non représentée) sont déposées afin
qu'elles complètent la formation du condensateur. Une cin-
quième couche isolante (non représentée) est formée sur tous
les substrats semi-conducteurs 100.
L'invention concerne donc un condensateur de cellule de mémoire DRAM ayant une capacité par unité de surface qui est accrue sans formation d'une tranchée, même en présence d'un défaut d'alignement entre le bouchon de contact et le
noeud de mémorisation comme représenté sur la figure 4.
Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux procédés qui viennent d'être décrits uniquement a titre d'exemple non limitatif
sans sortir du cadre de l'invention.
Claims (11)
1. Procédé de fabrication d'un condensateur de cellule de mémoire DRAM, caractérisé en ce qu'il comprend les étapes suivantes: l'attaque d'une première couche isolante (108,110,112) sur un substrat semi-conducteur (100) pour la formation d'un trou (114) de contact de mémorisation, le remplissage du trou (114) de contact de mémorisation
par un premier matériau conducteur pour la formation d'un.
bouchon (116) de contact de mémorisation, la formation d'une seconde couche isolante (118) sur la première couche isolante (108,110,112) contenant le bouchon (116) de contact de mémorisation, la formation d'un masque sur la seconde couche isolante (118) pour la délimitation d'une région de noeud (119) de mémorisation, l'utilisation du masque et d'une attaque de la seconde et de la première couche isolante (108,110,112) pour la formation d'une ouverture jusqu'à une surface supérieure du bouchon (116) de contact de mémorisation, et le remplissage de l'ouverture par un second matériau
conducteur pour la formation d'un noeud (124a) de mémorisation.
2. Procédé selon la revendication 1, caractérisé en ce que la première couche isolante (108,110,112) est formé d'un film multicouche composé d'une couche d'oxyde, d'une couche de nitrure de silicium et d'une couche d'oxyde formée par dépôt
chimique en phase vapeur assisté par un plasma, dans cet ordre.
3. Procédé selon la revendication 1, caractérisé en ce que la première couche isolante (108,110,112) est formée d'un film multicouche composé d'une couche d'oxyde, d'une couche de nitrure de silicium et d'une couche d'oxyde à haute température
(HTO), dans cet ordre.
4. Procédé selon l'une des revendications 2 et 3,
caractérisé en ce que la couche de nitrure de silicium a une
épaisseur d'environ 5 à 50 nm.
5. Procédé selon la revendication 2, caractérisé en ce que la couche d'oxyde formée par dépôt chimique en phase vapeur
assisté par un plasma a une épaisseur d'environ 10 à 100 nm.
6. Procédé selon la revendication 3, caractérisé en ce que la couche d'oxyde formée à haute température a une épaisseur
d'environ 10 à 100 nm.
7. Procédé selon la revendication 1, caractérisé en ce que la seconde couche isolante (118) est une couche d'oxyde formée par dépôt chimique en phase vapeur assisté par un plasma
8. Procédé selon la revendication 1, caractérisé en ce que la seconde couche isolante (118) a une épaisseur d'environ
500 à 1 300 nm.
9. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, après la formation du noeud (124a) de mémorisation, l'enlèvement de la seconde couche isolante (118) et la formation d'une couche de surface rugueuse sur une partie
exposée du noeud (124a) de mémorisation.
10. Procédé selon la revendication 9, caractérisé en ce que l'étape d'extraction de la seconde couche isolante (118) est
réalisée par une opération d'attaque de type humide ou à sec.
11. Procédé selon la revendication 9, caractérisé en ce que l'étape de formation de la couche de surface rugueuse comprend la croissance d'une couche de silicium à grains
hémisphériques.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015302A KR100301370B1 (ko) | 1998-04-29 | 1998-04-29 | 디램셀커패시터의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2778269A1 true FR2778269A1 (fr) | 1999-11-05 |
| FR2778269B1 FR2778269B1 (fr) | 2005-02-11 |
Family
ID=19536857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9903571A Expired - Lifetime FR2778269B1 (fr) | 1998-04-29 | 1999-03-23 | Procede de fabrication d'un condensateur de cellule de memoire dynamique |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6165840A (fr) |
| JP (1) | JP3999403B2 (fr) |
| KR (1) | KR100301370B1 (fr) |
| CN (1) | CN1140926C (fr) |
| DE (1) | DE19907062B4 (fr) |
| FR (1) | FR2778269B1 (fr) |
| GB (1) | GB2336942B (fr) |
| TW (1) | TW434892B (fr) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2352561B (en) * | 1998-07-16 | 2003-02-19 | Samsung Electronics Co Ltd | DRAM cell capacitor |
| KR100319560B1 (ko) * | 1999-05-03 | 2002-01-05 | 윤종용 | 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법 |
| JP3242901B2 (ja) | 1999-06-18 | 2001-12-25 | 日本エー・エス・エム株式会社 | 半導体形成方法及び装置 |
| DE19929723B4 (de) * | 1999-06-29 | 2004-05-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Elektrode |
| US6312988B1 (en) | 1999-09-02 | 2001-11-06 | Micron Technology, Inc. | Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions |
| JP3400756B2 (ja) * | 1999-09-22 | 2003-04-28 | 日本エー・エス・エム株式会社 | 半導体素子の製造方法 |
| KR100373344B1 (ko) * | 1999-12-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| JP4651169B2 (ja) * | 2000-08-31 | 2011-03-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3875047B2 (ja) * | 2001-06-22 | 2007-01-31 | シャープ株式会社 | 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置 |
| KR100418573B1 (ko) | 2001-09-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR100735015B1 (ko) * | 2002-10-16 | 2007-07-03 | 삼성전자주식회사 | 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법 |
| KR100865547B1 (ko) * | 2005-12-02 | 2008-10-28 | 주식회사 하이닉스반도체 | 스토리지노드를 갖는 반도체소자의 제조방법 |
| KR100772687B1 (ko) * | 2006-04-28 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR101742817B1 (ko) * | 2011-08-23 | 2017-06-02 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337436A2 (fr) * | 1988-04-13 | 1989-10-18 | Nec Corporation | Dispositif semi-conducteur à mémoire comprenant une structure de cellule de mémoire |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| EP0734060A1 (fr) * | 1995-03-22 | 1996-09-25 | Samsung Electronics Co., Ltd. | Electrode à stockage d'un condensateur avec surface texturée |
| US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
| US5677222A (en) * | 1996-10-11 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for forming a DRAM capacitor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW243541B (fr) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| KR960010002B1 (ko) * | 1991-12-18 | 1996-07-25 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| JPH05218343A (ja) * | 1992-01-31 | 1993-08-27 | Sony Corp | 半導体装置およびその製造方法 |
| DE4223878C2 (de) * | 1992-06-30 | 1995-06-08 | Siemens Ag | Herstellverfahren für eine Halbleiterspeicheranordnung |
| JP2930016B2 (ja) * | 1996-07-04 | 1999-08-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| GB2322964B (en) * | 1997-03-07 | 2001-10-17 | United Microelectronics Corp | Polysilicon CMP process for high-density DRAM cell structures |
| US5792690A (en) * | 1997-05-15 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method of fabricating a DRAM cell with an area equal to four times the used minimum feature |
| TW345741B (en) * | 1997-11-25 | 1998-11-21 | United Microelectronics Corp | Process for producing a capacitor for DRAM |
-
1998
- 1998-04-29 KR KR1019980015302A patent/KR100301370B1/ko not_active IP Right Cessation
- 1998-12-28 TW TW087121710A patent/TW434892B/zh not_active IP Right Cessation
-
1999
- 1999-01-26 GB GB9901728A patent/GB2336942B/en not_active Expired - Lifetime
- 1999-02-19 DE DE19907062A patent/DE19907062B4/de not_active Expired - Lifetime
- 1999-03-23 FR FR9903571A patent/FR2778269B1/fr not_active Expired - Lifetime
- 1999-04-23 CN CNB991058615A patent/CN1140926C/zh not_active Expired - Lifetime
- 1999-04-26 JP JP11874499A patent/JP3999403B2/ja not_active Expired - Lifetime
- 1999-04-27 US US09/300,815 patent/US6165840A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337436A2 (fr) * | 1988-04-13 | 1989-10-18 | Nec Corporation | Dispositif semi-conducteur à mémoire comprenant une structure de cellule de mémoire |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| EP0734060A1 (fr) * | 1995-03-22 | 1996-09-25 | Samsung Electronics Co., Ltd. | Electrode à stockage d'un condensateur avec surface texturée |
| US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
| US5677222A (en) * | 1996-10-11 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for forming a DRAM capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990081391A (ko) | 1999-11-15 |
| TW434892B (en) | 2001-05-16 |
| CN1236992A (zh) | 1999-12-01 |
| GB9901728D0 (en) | 1999-03-17 |
| GB2336942A (en) | 1999-11-03 |
| DE19907062B4 (de) | 2004-11-04 |
| JP3999403B2 (ja) | 2007-10-31 |
| FR2778269B1 (fr) | 2005-02-11 |
| US6165840A (en) | 2000-12-26 |
| JPH11330404A (ja) | 1999-11-30 |
| CN1140926C (zh) | 2004-03-03 |
| GB2336942B (en) | 2000-08-09 |
| KR100301370B1 (ko) | 2001-10-27 |
| DE19907062A1 (de) | 1999-11-11 |
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