KR950012033B1 - 고집적 소자의 콘택제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명을 적용하기 위한 DRAM셀의 레이아웃트 도면.
제2a도는 내지 제2h도는 제1도의 A-A선을 절단하여 본 발명의 콘택조제방법을 실시한 단면도.
제3a도는 내지 제3e도는 제1도의 B-B선을 절단하여 본 발명의 콘택조제 방법을 실시한 단면도.
제4a도는 내지 제4d도는 제1도의 C-C선을 절단하여 본 발명의 콘택제조 방법을 실시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판, 2A 2B : 소오스 및 드레인
3 : 필드산화막 4 : 게이트 산화막
5 : 게이트전극 6 : 마스트 옥사이드
7 : 옥사이드 스페이서 8 : 제1절연층
9 : BPSG층 10 : 제2절연층
10A : 제2절연층 패턴 11 : 제3절연층
11A : 제3절연층 스페이서 12 : 폴리실리콘층 12A
12B : 콘택패드 13 : 비트라인용 도전층
13A : 비트라인 14A : 마스크 옥사이드 층 패턴
15A : 감광막 패턴 16 : 제4절연층
16A : 제4절연층 스페이서 17 : 전하저장 전극용 도전층
20 : 콘택홀 50 : 비트라인
60 : 워드라인 70 : 비트라인콘택
80 : 전하저장전극콘택 90 : 액티브 영역
본 발명은 반도체 제조공정의 고집적 소자의 콘택 제조방법에 관한 것으로 특히 고집적 DRAM 뿐만 아니라 SRAM등에 사용할 수 있는 고집적 소자의 콘택형성 방법에 관한 것이다.
소자의 집적도가 증가할수록 셀면적이 감소하게 되고, 셀면적을 감소시키기 위해서는 디자인 룰이 감소하게 되어 워드라인과 비트라인의 라인과 스페이스를 감소시켜야만 한다. 라인과 스페이스가 감소됨에 따라 디자인룰이 0.4㎛ 이하의 64M DRAM급 이상에서는 기존의 다이렉트 콘택형성 방법으로 비트라인 콘택과 전하저장전극용 콘택을 형성하기란 용이하지 않다. 그래서 대부분의 회사에서는 자기정렬 콘택방법을 사용하고 있으나, 콘택식각때 애스펙트비(Aspect Ratio)가 아주커서 식각선택비(Etch Selectivity)의 저하, 단차에 의한 배선라인의 단락 및 저항의 증가등의 문제점 때문에 실제공정 마진이 매우 적다.
본 발명은 단차에 의해 생기는 문제점을 해결하기 위하여 워드라인과 워드라인 사이의 요구에 BPSG층을 채워서 비트라인이 통과하는 부분의 단차를 최소화하였으며, 비트라인과 전하저장전극의 콘택마스트 공정과 식각공정시 미스얼라인과 식각선택비가 저하됨에 따라 워드라인과 비트라인이 어택(Attack)을 받는 문제점을 해결하기 위하여 NH4OH 크리닝 혹은 HF딥(DIP)(혹은 BCE DIP, HF VAPOR)으로 콘택이 형성되는 요홈에 채워져 있는 BPSG층을 제거하기 위해 BPSG층과 식각선택비가 큰 TEOS [HTO,MTO,LTO, 나이트라이드, 예; NH4OH크리닝시 TBOS : = 1 : 10내지 100,큰 THO : BPSG = 1 : 100이상, HF(혹은 BOE DIP)딥 공정시 Si3N4(실리콘 나이트라이드) : BPSG = 1 : 100]이상 혹은 실리콘 나이트라이드층을 사용하여 워드라인과 비트라인을 보호하였다. 뿐만아니라 콘택요홈의 BPSG층을 제거할 때 워드라인과 평행한 방향으로 BPSG층이 식각되는 문제를 해결하기 위해 BPSG층위에 옥사이드층 혹은 나이트라이드층을 증착한 뒤에 콘택 마스크를 사용하여 상부의 옥사이드층 혹은 나이트라이드층을 식각하여 옥사이드 패턴을 형성하고, 그 측벽에 옥사이드 스페이서를 형성하였다.
본 발명의 또 하나의 특징은 비트라인과 전하저장적극용 콘택을 동시에 오픈하여 콘택 홀(Contact Hole)에 폴리실리콘을 채워서 비트라인을 형성하면 저항을 많이 감소시킬 수 있다. 뿐만아니라 비트라인과 패턴을 형성하고 옥사이드를 형성한다음, 전하저장전극용 콘택마스크를 사용하지 않고 블랭켓 식각공정으로 상기 옥사이드를 식각하되 전하저장전극용 콘택홀의 콘택패드가 노출될때까지 오버식각을 함으로써 콘택이 오픈된다는 점이다.
본 발명의 비트라인 콘택 및 전하저장전극 콘택제조방법을 반도체 기판에 게이트전극, 소오스 및 드레인으로 구성되는 MOSFET를 형성하는 단계와, 상기 MOSFET를 포함하는 전체구조에 제1절연층 및 BPSG층을 순차적으로 형성한 후, 상기 BPSG층을 평탄화하는 단계와, 에치백 공정으로 상기 제1절연층 상부표면이 충분히 노출되게 상기 BPSG층을 식각하므로, 이로 인하여 콘택영역이 요홈에 상기 BPSG층이 남도록하는 단계와, 전체구조 상부에 제2절연층을 형성하고, 콘택 마스크를 이용한 상기 제2절연층 식각공정으로 제2절연층 패턴을 형성하는 단계와, 상기 제2절연층 패턴을 포함한 전체구조상에 제3절연층을 형성하고, 상기 제3절연층을 블랭켓 식각공정으로 요흠에 남아 있는 BPSG이 충분히 노출될때까지 식각하여 상기 제2절연층 패턴 측벽에 제3절연층 스페이서를 형성하는 단계와, 상기 요홈에 남아있는 BPSG층을 제거하고, 노출된 상기 제1절연층을 블랭컷 식각공정으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 콘택 패드를 형성하는 단계와, 상기 콘택 패드를 포함한 전체구조상에 비트라인 및 마스크 옥사이드층을 순차적으로 적층하고, 비트라인 마스크를 이용한 식각공정으로 비트라인 및 마스크 옥사이드층 패턴을 형성하는 단계와, 상기 마스크 옥사이드 층 패턴이 상부에 형성된 상기 비트라인을 포함한 전체구조상에 제4절연층을 형성하고, 상기 제4절연층을 블랭켓 식각공정으로 식각하여 상기 비트라인 측벽에 제4절연층 스페이서를 형성하고, 전체구조 상부에 전하저장전극용 도전층을 증착하여 전하저장전극용 콘택패드에 접속한 다음, 마스크 패턴 공정으로 전하저장전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명의 DRAM셀의 각각의 배선이 배열된 레이아웃트(layout)도면으로서, 비트라인(50), 워드라인(60), 비트라인콘택(70), 전하저장전콘택(80) 및 액티브 영역(90)이 각각 배열됨을 도시한다.
제2a도는 내지 제2h도는 제1도의 A-A를 따라 절단하여 본 발명의 콘택제조 방법을 도시한 단면도이다.
제2a도는 공지의 기술로 반도체 기판(1) 상부에 필드산화막(3), 게이트 산화막(4), 게이트 전극(5), 마스크 옥사이드층(6), 스페이서 옥사이드(7), 소오스 및 드래인 (2A 및 2B)을 각각 형성한 상태의 단면도이다. 게이트 전극(5), 소오스 및 드레인(2A 및 2B)으로 하나의 MOSFET가 구성된다.
제2b도는 노출된 구조의 상부에 제1절연층(8)을 예정된 두께로 형성하고, BPSG층(9)을 예정된 두께로 증착하고, 플로우(Flow)시켜서 평탄하게 형성한 상태의 단면도이다. 상기에서, 제1절연층(8)은 옥사이드 또는 나이트라이드로 형성된다.
제2c도는 제1절연층(8)과 BPSG층(9)사이에 식각선택비(Etch Selectivity)가 높은 NH4OH크리닝(Cleaning)혹은 HF(혹은 BCE) 딥(DIP)공정으로 마스크 옥사이드층(6)위의 제1절연층(8)상부면 보다 아래까지 BPSG층(9)을 에치백(Etch Back)하여 콘택영역의 요홈에 BPSG층(9A)을 예정된 두께로 남겨두고, 전체구조의 상부에 제2절연층(10)을 증착한 다음, 콘택마스크를 이용하여 비트라인 및 전하저장전극 콘택영역의 제2절연층(10)을 식각하여 제2절연층 패턴(10A)을 형성하고, 전체구조 상부에 제3절연층(11)을 예정된 두께로 형성한 상태의 단면도이다. 상기에서, 제2및 제3절연층(10 및 11)은 옥사이드 또는 나이트라이드로 형성된다.
제2d도는 상기의 제3절연층(11)을 블랭켓(Blanket)식각공정으로 식각하여 제2절연층 패턴(10A)측벽에 제3절연층 스페이서 (11A)를 형성하는 동시에 상기 블랭켓 식각을 과도식각하여 콘택영역의 요홈에 채워진 BPSG층(9A)의 예정두께가 제거된 상태의 단면도이다.
제2e도는 제2d도 공정후에 제1절연층(8),제2절연층 패턴(10A)및 제3절연층 스페이서(11A)를 마스크로하여 하부의 BPSG층(9A)을 식각선택비가 높은 것을 이용한 NH4OH 크리닝 또는 HF딥공정으로 식각한 다음, 콘택영역에 노출되는 제1절연층(8)을 블랭켓 식각공정으로 제거하여 하부의 소오스 및 드레인 (2A 및 2B)을 각각 노출시킨 콘택홀(20)을 형성한 상태의 단면도이다.
제2f도는 콘택홀(20)을 포함한 전체구조 상부에 도프된 폴리실리콘층(12)을 증착하고, 에치백 공정으로 상기 도프된 폴리실리콘층(12)의 예정된 두께를 제거하여 콘택영역의 소오스 및 드레인(2A 및 2B)상부에 전하저장전극 및 비트라인용 콘택패드(12B 및 12A)를 형성한 상태의 단면도이다. 여기서 주지할 점은 상기 콘택패드를 형성하는 방법으로 폴리실리콘을 상기 소오스 및 드레인(2A 및 2B)상부에 선택적인 성장(Selective Grwoth)방법으로 형성하거나, 에피텍셜 성장(Epitaxial Grwoth)방법으로 형성할 수도 있다.
제2g도은 전체구조 상부에 비트라인용 도전층(13)과 비트라인용 마스크 옥사이드층(14)을 예정된 두께로 각각 적층하고, 그 상부에 감광막(15)을 도포한 다음, 비트라인 마스크를 이용하여 감공막 패턴(15A)을 형성한 상태의 단면도이다.
제2h도는 상기 감광막 패턴(15A)을 마스크로 사용하여 하부의 노출된 마스크 옥사이드층(14)과 비트라인용 도전층(13)을 소오스(2A)의 콘택패드(12B)의 상부가 노출될때까지 각각 식각하여 마스크 옥사이드층 패턴(14A)과 비트라인용 콘택패드(12A)에 접속된 비트라인(13A)을 형성하고, 감광막 패턴(15A)을 제거한 다음, 마스크 옥사이드층 패턴(14A)을 포함하는 구조전체에 제4절연층(16)을 예정된 두께 증착한 후, 블랭켓 식각으로 비트라인(13A)과 마스크 옥사이드층 패턴(14A) 측벽에 제4절연층 스페이서(16A)를 형성하고, 전체구조 상부에 전하저장전극용 도전층(17)을 증착하여 하부의 노출된 전하저장 전극용 콘택패드(12B)에 접속시킨 것을 도시한 단면도로서, 후공정에서 전하저장전극 패턴을 형성하게 된다.
제3a도 내지 제3e도는 제1도의 B-B선을 절단하여 본 발명의 콘택제조방법을 도시한 단면도로서, 제2a도는 내지 제2h도에서 도시하지 않은 비트라인 콘택부분을 도시한 것이다.
제3a도는 제2c도 공정의 B-B단면구조로서, 실리콘 기판(1), 필드산화막(3), 드레인(2B), 제1절연층(8), BPSG층(9),제2절연층 패턴(10A),제3절연층 스페이서(11A)를 도시한 것이다
제3b도는 제3a도 공정후 노출된 BPSG 층(9)의 예정된 두께를 에치백하여 요홈을 형성한 상태의 단면도이다.
제3c도는 제2f도 공정의 B-B 단면구조로서, 드레인 (2B)상부의 BPSG층(9)을 제거하여 콘택홀(20)을 형성한 다음, 비트라인용 콘택패드(12A)를 형성한 상태의 단면도이다.
제3d도는 제2g도 공정의 B-B단면구조로서, 비트라인 콘택패드(12A)에 접속되는 비트라인용 도전층(13)을 형성하고, 그 상부에 마스크 옥사이드층(14)과 감광막(15)을 적충한 후, 비트라인 마스크를 이용하여 감광막 패턴(15A)을 형성한 상태의 단면도이다.
제3e도는 식각공정으로 마스크 옥사이드층 패턴(14A)과 비트라인(13A)을 형성하고, 상기의 감광막패턴(15A)을 제거한 다음, 비트라인(13A)의 측벽에 제4절연층 스페이서(16A)를 형성하고, 전체구조 상부에 전하저장전극용 도전층(17)을 증착한 상태의 단면도이다.
제4a도는 내지 제4d도는 제1도의 C-C선을 절단하여 본 발명의 콘택제조방법을 도시한 단면도로서, 전하저장전극의 콘택부분을 도시한 것이다.
제4a도는 제2c도 공정의 C-C단면구조로서, 실리콘 기판(1), 필드산화막(3), 소오스(2A), 제1절연층(8), BPSG층(9), 제2절연층 패턴(10A),제3절연층 스페이서(11A)를 도시한 것이다.
제4b도는 제4a도 공정후 노출된 BPSG층(9)의 예정된 두께를 에치백하여 요홈을 형성한 상태의 단면도이다.
제4c도는 제2f도 공정의 C-C단면구조로서, 소오스(2A) 상부의 BPSG층(9)을 제거하여 콘택홀(20)을 형성한 다음, 전하저장전극용 콘택패드(12B)를 형성한 상태의 단면도이다.
제4d도는 제2g도 공정의 C-C단면구조로서, 콘택홀(20) 상부면에 제4절연층 스페이서(16A)를 형성하고, 전체구조 상부에 전하저장전극용 도전층(17)을 증착하여 하부의 콘택패드(12B)에 접속된 상태의 단면도이다.
상기한 바와같이 본 발명에 의하면 고집적도를 갖는 반도체 소자에 세 자기정렬콘택을 이용하여 상부의 도전층을 하부의 도전층에 콘택하는데, 특히 워드라인과 워드라인 사이에 비트라인 콘택을 하는 경우 비트라인콘택 공정중 식각공정에서 워드라인 측면의 절연층이 손상을 받기 쉬워 비트라인과 워드라인이 쇼트되는 문제점, 비트라인 도전층이 하부의 단차로인해 콘택홀에서 단선 또는 저항이 증가하는 문제점을 해결할 수 있다.
또한, 전하저장전극용 콘택의 콘택홀을 형성할때 포토공정의 마진(Margin)이 작아 워드라인과 비트라인이 손상을 입거나 애스펙트비(Aspect Ratio)증가로 인해 식각선택비가 저하되는 문제점을 해결할 수 있다.
Claims (3)
- 고집적 소자의 콘택제조 방법에 있어서, 반도체 기판에 게이트전극, 소오스 및 드레인으로 구성되는 MOSFET를 형성하는 단계와, 상기 MOSFET를 포함하는 전체구조에 제1절연층 및 BPSG층을 순차적으로 형성한 후, 상기 BPSG층을 평탄화하는 단계와, 에치백 공정의 상기 제1절연층 상부표면이 층분히 노출되게 상기 BPSG층을 식각하므로, 이로인하여 콘택영역의 요홈에 상기 BPSG층이 남도록하는 단계와, 전체구조 상부에 제2절연층을 형성하고, 콘택 마스크를 이용한 상기 제2절연층 식각공정으로 제2절연층 패턴을 형성하는 단계와, 상기 제2절연층 패턴을 포함한 전체구조상에 제3절연층을 형성하고, 상기 제3절연층을 블랭켓 식각공정으로 요홈에 남아있는 BPSG층이 충분히 노출될때까지 식각하여 상기 제2절연층 패턴 측벽에 제3절연층 스페이서를 형성하는 단계와, 상기 요홈에 남아있는 BPSG층을 제거하고, 노출된 상기 제1절연층을 블랭켓 식각공정으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 콘택패드를 형성하는 단계와, 상기 콘택 패드를 포함한 전체구조상에 비트라인 도전층 및 마스크 옥사이드층을 순차적으로 적층하고, 비트라인 마스크를 이용한 식각공정으로 비트라인 및 마스크 옥사이드층 패턴을 형성하는 단계와, 상기 마스크 옥사이드층 패턴이 상부에 형성된 상기 비트라인을 포함한 전체구조상에 제4절연층을 형성하고, 상기 제4절연층을 블랭켓 식각공정으로 식각하여 상기 비트라인 측벽에 제4절연층 스페이서를 형성하고, 전체구조 상부에 전하저장전극용 도전층을 증착하여 전자저장전극용 콘택패드에 접속한 다음, 마스크 패턴 공정으로 전하저장전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 고집적 소자의 콘택조제방법.
- 제1항에 있어서, 상기 제1,2 및 3절연층 각각은 옥사이드 및 나이트라이드중 어느 하나로 형성되는 것을 특징으로 하는 고집적 소자의 콘택제조방법.
- 제1항에 있어서, 상기 콘택패드는 폴리실리콘 증착 및 에치백 공정으로 형성되는 것을 특징으로 하는 고집적 소자의 콘택 제조방법.
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| AMND | Amendment | ||
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