KR100292941B1 - 디램셀커패시터의제조방법 - Google Patents
디램셀커패시터의제조방법 Download PDFInfo
- Publication number
- KR100292941B1 KR100292941B1 KR1019980012828A KR19980012828A KR100292941B1 KR 100292941 B1 KR100292941 B1 KR 100292941B1 KR 1019980012828 A KR1019980012828 A KR 1019980012828A KR 19980012828 A KR19980012828 A KR 19980012828A KR 100292941 B1 KR100292941 B1 KR 100292941B1
- Authority
- KR
- South Korea
- Prior art keywords
- storage electrode
- insulating layer
- layer
- forming
- conductive layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000003990 capacitor Substances 0.000 title abstract description 17
- 238000003860 storage Methods 0.000 claims abstract description 122
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 229920000642 polymer Polymers 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 6
- 238000001039 wet etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 51
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 12
- 230000003667 anti-reflective effect Effects 0.000 abstract description 5
- 239000006117 anti-reflective coating Substances 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 스토리지 전극의 쓰러짐을 방지하는 DRAM 셀 커패시터의 제조 방법에 관한 것으로, 소오스/드레인 및 게이트 전극을 갖는 반도체 기판 상에 제 1 절연층이 형성된다. 제 1 절연층 및 비트 라인 패턴을 완전히 덮도록 제 2 절연층이 형성된다. 제 2 절연층에 비해 상대적으로 낮은 반사율을 갖는 제 3 절연층이 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 제 3 절연층 및 제 2 절연층을 차례로 식각 하여 스토리지 전극 콘택홀이 형성된다. 스토리지 전극 콘택홀을 포함하여 제 3 절연층 상에 스토리지 전극 형성용 도전층이 증착 및 패터닝 되어, 그것에 의해 스토리지 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극 콘택홀을 형성하기 위한 산화막 상에 산화막에 비해 상대적으로 낮은 반사율을 갖는 반사 방지막(SiN 또는 SiON)을 형성함으로써, 스토리지 전극 콘택홀의 크기를 줄일 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극 사이의 오정렬 마진을 증가시킬 수 있다. 또한, 반사 방지막을 사용하여 절연막의 챠징 현상을 억제하고, 스토리지 전극의 양측벽에 폴리머 형성을 용이하게 함으로써, 스토리지 전극 하부의 수평 방향 식각을 방지할 수 있고, 이로써 스토리지 전극 콘택홀과 스토리지 전극이 오정렬 되어도 스토리지 전극의 쓰러짐을 방지할 수 있다.
Description
본 발명은 DRAM 셀 커패시터(DRAM cell capacitor)의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 전극(storage electrode)의 쓰러짐(fall down)을 방지하는 DRAM 셀 커패시터의 제조 방법에 관한 것이다.
DRAM이 256M 이상으로 고집적화 됨에 따라, 스토리지 전극 콘택홀(contact hole)과 스토리지 전극의 오정렬 마진(misalign margin)이 점점 감소되고 있다.
또한, 스택(stack) 구조의 커패시터의 경우, 커패시터 용량을 확보하기 위해 스토리지 전극의 높이가 거의 1㎛에 달하고 있다. 따라서, 스토리지 전극의 애스팩트 비(aspect ratio) 즉, 스토리지 전극의 하부의 폭에 대한 스토리지 전극의 높이의 비율이 약 5.0 이상으로 증가되며, 스토리지 전극 형성용 폴리실리콘막(이하 '스토리지 전극 폴리'라 함)을 패터닝(patterning)하는데 있어서 공정 상의 많은 문제점이 발생되고 있다.
도 1은 종래의 스토리지 전극을 워드 라인의 연장 방향으로 절취한 단면도이고, 도 2는 종래의 스토리지 전극을 비트 라인의 연장 방향으로 절취한 단면도이다.
도 1 및 도 2를 참조하면, 종래의 DRAM 셀 커패시터의 제조 방법은, 게이트 전극 및 소오스/드레인 영역(도면에 미도시)으로 구성되는 셀 트랜지스터들(3)을 갖는 반도체 기판(2) 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드(4)가 형성된다.
상기 스토리지 전극 패드(4)를 포함하여 반도체 기판(2) 상에 제 1 산화막(6)이 형성된 후, 상기 제 1 산화막(6) 상에 비트 라인 패턴(8)이 형성된다.
상기 비트 라인 패턴(8)을 포함하여 제 1 산화막(6) 상에 제 2 산화막(10)이 형성된다.
상기 스토리지 전극 패드(4)의 상부 표면이 노출될 때까지 제 2 산화막(10) 및 제 1 산화막(6)을 식각 하면 적어도 하나의 스토리지 전극 콘택홀(11)이 형성된다.
상기 콘택홀(11)을 포함하여 제 2 산화막(10) 상에 스토리지 전극 폴리가 형성된다. 상기 스토리지 전극 폴리 상에 반사 방지막(13) 및 스토리지 전극 형성을 위한 포토레지스트막 패턴(14)이 형성된다. 상기 반사 방지막(13)은 상기 포토레지스트막 패턴(14) 형성시 스토리지 전극 폴리에 의한 반사(reflection)를 최소화하여, 해상도(resolution)를 증가시키기 위해 형성된다.
상기 포토레지스트막 패턴(14)을 마스크로 사용하여 상기 반사 방지막(13) 및 스토리지 전극 폴리가 상기 제 2 산화막(10)의 표면이 노출될 때까지 차례로 식각 되어 스토리지 전극(12)이 형성된다.
그러나, 상기 콘택홀(11)을 형성하기 위한 식각 공정은 일반적으로 메인 식각 공정(main etch process) 및 과식각 공정(over etch process)을 포함한다. 이때, 상기 메인 식각 공정에 의해 스토리지 전극 폴리가 거의 모두 식각 되어 제 2 산화막(10)의 표면이 노출되게 되면, 스토리지 전극 폴리와 산화막의 선택비가 크기 때문에 제 2 산화막(10)의 표면이 플라즈마 이온들(참조 번호 16)에 의해 챠징(charging) 된다.
이에 따라, 스토리지 전극 폴리의 식각 방향(참조 번호 17)이 상기 제 2 산화막(10)의 표면 근처에서 반발력에 의해 수평 방향으로 휘게 된다. 따라서, 스토리지 전극 폴리를 과식각 하는 단계에서 스토리지 전극(12)의 목(neck) 부분이 수평 방향으로 식각 되는 현상이 발생된다.
특히, 도 1에 도시된 바와 같이, 스토리지 전극 콘택홀(11)과 스토리지 전극(12)이 오정렬 된 경우, 스토리지 전극(12)의 목 부분이 수직 방향 뿐아니라, 수평 방향으로도 식각 되어(참조 번호 18) 매우 좁게 되고, 결과적으로 스토리지 전극(12)이 쉽게 쓰러지게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택홀과 스토리지 전극 사이의 오정렬 마진을 증가시킬 수 있고, 스토리지 전극 하부의 수평 방향 식각을 방지함으로써, 스토리지 전극 콘택홀과 스토리지 전극이 오정렬 되어도 스토리지 전극의 쓰러짐을 방지할 수 있는 DRAM 셀 커패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 스토리지 전극을 워드 라인의 연장 방향으로 절취한 단면도;
도 2는 종래의 스토리지 전극을 비트 라인의 연장 방향으로 절취한 단면도;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도;
도 4a 내지 도 4d는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도;
도 5는 본 발명의 실시예에 따른 오정렬된 스토리지 전극을 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
2, 100 : 반도체 기판 3, 102 : 셀 트랜지스터
4, 103 : 스토리지 전극 패드 6, 104 : 제 1 산화막
8, 106 : 비트 라인 패턴 10, 108 : 제 2 산화막
11, 111 : 스토리지 전극 콘택홀 12, 112 : 스토리지 전극
14, 114 : 포토레지스트막 패턴 16, 115 : 플라즈마 이온
110 : 제 1 반사 방지막 113 : 제 2 반사 방지막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 소오스/드레인 및 게이트 전극을 갖는 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 비트 라인을 형성하기 위한 도전층 패턴을 형성하는 단계; 상기 제 1 절연층 및 비트 라인 패턴을 완전히 덮도록 제 2 절연층을 형성하는 단계; 상기 제 2 절연층 상에 상기 제 2 절연층에 비해 상대적으로 낮은 반사율을 갖는 제 3 절연층을 형성하는 단계; 상기 제 3 절연층 및 제 2 절연층을 차례로 식각 하여 스토리지 전극 콘택홀을 형성하는 단계; 상기 스토리지 전극 콘택홀을 포함하여 상기 제 3 절연층 상에 스토리지 전극 형성용 도전층을 증착하는 단계; 및 상기 도전층을 패터닝 하여 스토리지 전극을 형성하는 단계를 포함한다.
이 방법이 바람직한 실시예에 있어서, 상기 반도체 장치의 제조 방법은, 상기 스토리지 전극 형성 후 상기 제 3 절연층을 제거하되, 적어도 스토리지 전극 양측의 제 3 절연층을 제거하는 단계를 더 포함할 수 있다.
이 방법이 바람직한 실시예에 있어서, 상기 반도체 장치의 제조 방법은, 상기 도전층 패터닝 전에 도전층 상에 상기 제 3 절연층과 동일한 물질로 반사 방지막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 반사 방지막은 상기 제 3 절연층 제거시 동시에 제거된다.
(작용)
도 3c 및 5를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 커패시터의 제조 방법은, 스토리지 전극 콘택홀을 형성하기 위한 산화막 상에 산화막에 비해 상대적으로 낮은 반사율을 갖는 반사 방지막(SiN 또는 SiON)이 형성된다. 따라서, 상기 반사 방지막(SiN 또는 SiON)이 스토리지 전극 콘택홀 형성을 위한 포토 공정시 해상도를 증가시킴으로써, 스토리지 전극 콘택홀의 크기를 줄일 수 있고, 스토리지 전극 콘택홀과 스토리지 전극 사이의 오정렬 마진을 증가시킬 수 있다. 또한, 스토리지 전극 폴리의 식각 공정시 산화막에 비해 반사 방지막(SiN 또는 SiON)의 플라즈마 이온에 의한 챠징 양이 적게 되고, 스토리지 전극의 양측벽에 폴리머 형성이 용이하게 되어, 스토리지 전극 하부의 수평 방향 식각을 방지할 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극이 오정렬 되어도 과식각에 의한 스토리지 전극의 쓰러짐을 방지할 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.[CLAIM 1]
도 4a 내지 도 4d에 있어서, 도 3a 내지 도 3d에 도시된 DRAM 셀 커패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름 도로서, 워드 라인의 연장 방향으로 절취한 단면도이고, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름 도로서, 비트 라인의 연장 방향으로 절취한 단면도이다. 도 5는 본 발명의 실시예에 따른 오정렬된 스토리지 전극을 보여주는 단면도이다.
도 3a 및 도 4a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법은, 게이트 전극 및 소오스/드레인 영역(도면에 미도시)으로 구성되는 셀 트랜지스터들(102)을 갖는 반도체 기판(100) 상에 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드(103)가 형성된다.
상기 스토리지 전극 패드(103)를 포함하여 반도체 기판(100) 상에 제 1 산화막(104)이 형성된 후, 상기 제 1 산화막(104) 상에 비트 라인을 형성하기 위한 도전층 패턴(106)이 형성된다.
상기 제 1 산화막(104) 및 비트 라인 패턴(106)을 완전히 덮도록 제 2 산화막(108)이 형성된다.
상기 제 2 산화막(108) 상에 상기 제 2 산화막(108) 보다 상대적으로 낮은 반사율을 갖는 제 1 반사 방지막(anti-reflective coating layer)(110)이 형성된다. 상기 제 1 반사 방지막(110)은 상기 제 2 산화막(108)과 후속 스토리지 전극 폴리 사이의 식각률을 갖는 물질 예를 들어, 실리콘 질화막(SiN) 또는 SiON 등으로 형성된다.[CLAIM 2, 3] 상기 제 1 반사 방지막(110)은, 1000Å 이하의 두께 범위 내로 형성되고 바람직하게는, 500Å - 1000Å 두께 범위 내로 형성된다.[CLAIM 4]
도 3b 및 도 4b에 있어서, 상기 제 1 반사 방지막(110) 상에 스토리지 노드 콘택홀 영역을 정의하여 포토레지스트막 패턴(도면에 미도시)이 형성된다. 상기 포토레지스트막 패턴을 마스크로 사용하여 상기 스토리지 전극 패드(103)의 상부 표면이 노출되도록 제 1 반사 방지막(110), 제 2 산화막(108), 그리고 제 1 산화막(104)이 차례로 식각 되어 스토리지 전극 콘택홀(111)이 형성된다.
상기 콘택홀(111)은 허용 범위 내의 콘택 저항을 갖고, 스토리지 전극과 오버랩 마진을 확보할 수 있는 정도로 최대한 작게 형성된다. 상기 제 1 반사 방지막(110)을 사용함에 따라 해상도(resolution)가 증가되어 포토레지스트막 패턴 형성시 기존 보다 상대적으로 작은 콘택홀(111) 형성이 가능하게 된다.
도 3c 및 도 4c를 참조하면, 상기 포토레지스트막 패턴이 제거된 후, 콘택홀(111)을 포함하여 제 1 반사 방지막(110) 상에 스토리지 전극 형성용 도전층 예를 들어, 스토리지 전극 폴리가 형성된다.
상기 스토리지 전극 폴리 상에 제 2 반사 방지막(113)이 형성된다.[CLAIM 9] 상기 제 2 반사 방지막(113) 상에 스토리지 전극 형성 영역을 정의하여 포토레지스트막 패턴(114)이 형성된다. 상기 제 2 반사 방지막(113)은 상기 포토레지스트막 패턴(114) 형성시 스토리지 전극 폴리에 의한 반사를 최소화하여 해상도를 증가시키기 위해 형성된다.
상기 제 2 반사 방지막(113) 및 스토리지 전극 폴리가 예를 들어, 2 단계 건식 식각으로 패터닝 되어 스토리지 전극(112)이 형성된다. 상기 스토리지 전극 폴리 식각은 플라즈마 식각(plasma etch) 방법으로 수행된다. 상기 스토리지 전극 폴리 식각은, 순차적으로 수행되는 메인 식각 공정 및 과식각 공정을 포함한다. 상기 메인 식각 공정에 있어서, 예를 들어 SF6, Cl2, 그리고 N6가스를 포함하는 메인 식각 가스(main etch gas)가 사용된다. 상기 과식각 공정에 있어서, 예를 들어 Cl2, 및 N6가스를 포함하는 과식각 가스(overetch gas)가 사용된다.[CLAIM 6]
이때, 상기 제 1 반사 방지막(110)에 의해 스토리지 전극(112) 하부의 수평 방향 식각이 방지된다. 즉, 상기 스토리지 전극 폴리와 산화막의 식각 선택비에 비해 스토리지 전극 폴리와 반사 방지막의 식각 선택비가 상대적으로 더 낮기 때문에 반사 방지막이 플라즈마 이온들(SF6 +, Cl+, Cl2 +, 그리고 N6 +등)(참조 번호 115)에 의해 챠징 되는 양이 적게 된다. 따라서, 스토리지 전극 폴리의 식각 방향(참조 번호 116)이 제 1 반사 방지막(110)의 표면에서 반발력에 의해 수평 방향으로 휘지 않게 된다. 즉, 상기 제 1 반사 방지막(110) 표면에 대해 수직하게 된다.
또한, 상기 제 1 반사 방지막(110)을 사용함에 따라 플라즈마 식각 가스에 의해 상기 제 1 반사 방지막(110)의 일부가 식각 되어 폴리머(117)가 잘 발생된다. 이 폴리머(117)는 스토리지 전극(112)의 하부의 양측벽에 부착되어 스토리지 전극(112)의 하부를 보호하게 된다. 즉, 스토리지 전극(112)의 하부의 수평 방향 식각을 방지하게 된다.[CLAIM 5] 상기 폴리머(117)가 스토리지 전극(112)의 하부의 양측벽에 형성됨에 따라, 스토리지 전극(112)의 하부의 폭이 상부의 폭에 비해 다소 긴 사다리꼴 모양으로 형성된다. 이것은 스토리지 전극 콘택홀(111)과 스토리지 전극(112)간의 오버랩 마진을 증가시키게 된다.
따라서, 도 5에서와 같이, 스토리지 전극 콘택홀(111)과 스토리지 전극(112)이 오정렬이 큰 경우에도, 상기 스토리지 전극 콘택홀(111)에 채워진 스토리지 전극 폴리가 수직 방향으로만 식각 된다.(참조 번호 118) 이로써, 스토리지 전극(112)이 쉽게 쓰러지지 않게 된다.
마지막으로, 상기 포토레지스트막 패턴(114)이 제거된 후, 상기 제 2 반사 방지막(113) 및 제 1 반사 방지막(110)이 인산(H3PO4) 등을 사용한 습식 스트립(wet strip) 공정으로 동시에 제거된다. 상기 습식 스트립 공정은, 상기 제 2 반사 방지막(113)이 모두 제거되고, 적어도 스토리지 전극(112) 양측의 제 1 반사 방지막(110)이 제거되도록 수행된다.[CLAIM 7 - 9] 그러면, 도 3d 및 도 4d에 도시된 바와 같이, 큰 애스팩트 비를 갖는 스토리지 전극(112)이 완성된다.
상기 제 1 반사 방지막(110)의 제거로 스토리지 전극(112)의 노출 면적이 증대되어 그만큼 커패시터 용량이 증가하게 된다.
후속 공정으로 커패시터 유전체막 형성 전에 스토리지 전극(112)의 표면적을 증가시키기 위한 HSG(Hemispherical Grain) 형성 공정이 수행될 수 있다.
본 발명은 반사 방지막(SiN 또는 SiON)이 스토리지 전극 콘택홀 형성을 위한 포토 공정시 해상도를 증가시킴으로써, 스토리지 전극 콘택홀의 크기를 줄일 수 있고, 스토리지 전극 콘택홀과 스토리지 전극 사이의 오정렬 마진을 증가시킬 수 있는 효과가 있다.
또한, 스토리지 전극 폴리 식각 공정시 산화막에 비해 반사 방지막(SiN 또는 SiON)의 플라즈마 이온에 의한 챠징 양이 적게 되고, 스토리지 전극 양측벽에 폴리머 형성이 용이하게 되어, 스토리지 전극 하부의 수평 방향 식각을 방지할 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극이 오정렬 되어도 과식각에 의한 스토리지 전극의 쓰러짐을 방지할 수 있는 효과가 있다.
Claims (9)
- 소오스/드레인 및 게이트 전극을 갖는 반도체 기판 상에 제 1 절연층을 형성하는 단계;상기 제 1 절연층 상에 비트 라인을 형성하기 위한 도전층 패턴을 형성하는 단계;상기 제 1 절연층 및 비트 라인 패턴을 완전히 덮도록 제 2 절연층을 형성하는 단계;상기 제 2 절연층 상에 상기 제 2 절연층에 비해 상대적으로 낮은 반사율을 갖는 제 3 절연층을 형성하는 단계;상기 제 3 절연층 및 제 2 절연층을 차례로 식각 하여 스토리지 전극 콘택홀을 형성하는 단계;상기 스토리지 전극 콘택홀을 포함하여 상기 제 3 절연층 상에 스토리지 전극 형성용 도전층을 증착하는 단계; 및상기 도전층을 패터닝 하여 스토리지 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연층은, 상기 제 2 절연층과 상기 도전층 사이의 식각률을 갖는 물질로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연층은, SiN 및 SiON 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연층은, 500Å - 1000Å 두께 범위 내로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 도전층 패터닝 공정은, 상기 증착된 도전층 상에 스토리지 전극 형성 영역을 정의하여 마스크층을 형성하는 단계;상기 마스크층을 사용하여 도전층을 식각 하되, 플라즈마 식각 가스를 사용하여 식각 하는 단계를 포함하고,상기 도전층 식각시 제 3 절연층의 일부가 식각 되어 폴리머가 발생되고, 이 폴리머가 스토리지 전극의 하부의 양측벽에 부착되어 스토리지 전극의 하부의 수평 방향 식각을 방지하는 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 플라즈마 식각 가스는, SF6및 Cl2, 그리고 N2가스를 포함하는 메인 식각 가스와, Cl2및 N2가스를 포함하는 과식각 가스를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 반도체 장치의 제조 방법은, 상기 스토리지 전극 형성 후 상기 제 3 절연층을 제거하되, 적어도 스토리지 전극 양측의 제 3 절연층을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 제 3 절연층 제거는, 습식 식각 공정으로 수행되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 반도체 장치의 제조 방법은, 상기 도전층 패터닝 전에 도전층 상에 상기 제 3 절연층과 동일한 물질로 반사 방지막을 형성하는 단계를 더 포함하고,상기 반사 방지막은 상기 제 3 절연층 제거시 동시에 제거되는 반도체 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012828A KR100292941B1 (ko) | 1998-04-10 | 1998-04-10 | 디램셀커패시터의제조방법 |
| US09/289,364 US6171926B1 (en) | 1998-04-10 | 1999-04-09 | Methods for fabricating integrated circuit capacitor electrodes using first and second insulating layers and a buffer layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012828A KR100292941B1 (ko) | 1998-04-10 | 1998-04-10 | 디램셀커패시터의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990079928A KR19990079928A (ko) | 1999-11-05 |
| KR100292941B1 true KR100292941B1 (ko) | 2001-07-12 |
Family
ID=19536099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980012828A KR100292941B1 (ko) | 1998-04-10 | 1998-04-10 | 디램셀커패시터의제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6171926B1 (ko) |
| KR (1) | KR100292941B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376865B1 (ko) * | 2000-09-28 | 2003-03-19 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 및 그 제조방법 |
| KR100393222B1 (ko) * | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 및 그제조 방법 |
| KR100443127B1 (ko) * | 2002-09-07 | 2004-08-04 | 삼성전자주식회사 | 커패시터의 하부전극 형성방법 |
| KR101851727B1 (ko) * | 2011-12-16 | 2018-06-12 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0919498A (ja) * | 1995-07-07 | 1997-01-21 | Togo Medikit Kk | 注射針の廃棄処理具 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858832A (en) * | 1996-03-11 | 1999-01-12 | Chartered Semiconduction Manufacturing Ltd. | Method for forming a high areal capacitance planar capacitor |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
| TW373323B (en) * | 1998-03-18 | 1999-11-01 | United Microelectronics Corporaiton | Dynamic RAM production method |
-
1998
- 1998-04-10 KR KR1019980012828A patent/KR100292941B1/ko not_active IP Right Cessation
-
1999
- 1999-04-09 US US09/289,364 patent/US6171926B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0919498A (ja) * | 1995-07-07 | 1997-01-21 | Togo Medikit Kk | 注射針の廃棄処理具 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6171926B1 (en) | 2001-01-09 |
| KR19990079928A (ko) | 1999-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5677221A (en) | Method of manufacture DRAM capacitor with reduced layout area | |
| US5284787A (en) | Method of making a semiconductor memory device having improved electrical characteristics | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| KR20000008401A (ko) | 디램 장치의 제조 방법 | |
| KR100265773B1 (ko) | 반도체장치의 접촉창의 제조방법 | |
| KR100301370B1 (ko) | 디램셀커패시터의제조방법 | |
| KR19990073712A (ko) | 씨오비(cob)를 구비한 반도체 메모리 장치 및 그 제조방법 | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
| US6716756B2 (en) | Method for forming capacitor of semiconductor device | |
| KR100319283B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100292941B1 (ko) | 디램셀커패시터의제조방법 | |
| KR100373964B1 (ko) | 반도체장치제조방법 | |
| US6458680B2 (en) | Method of fabricating contact pads of a semiconductor device | |
| KR20020032784A (ko) | 반도체 소자의 제조 방법 | |
| KR100303059B1 (ko) | 디램셀커패시터의제조방법 | |
| JP3987239B2 (ja) | 半導体装置の製造方法 | |
| KR100532980B1 (ko) | 커패시터 형성방법 | |
| KR20020024735A (ko) | 스토리지 노드 콘택 형성방법 | |
| KR100330713B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100310823B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR100875658B1 (ko) | 반도체소자 제조방법 | |
| KR0165419B1 (ko) | 스페이서를 채용한 원통형 커패시터 제조방법 | |
| KR100323451B1 (ko) | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |