JP3976734B2 - ドライバ駆動方法、ドライバ回路、及び伝送方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ドライバ及びレシーバを用いる信号伝送技術に関し、例えば、コンピュータに用いられるＬＳＩ間の高周波信号の伝送に応用して好適な信号伝送技術に関する。
【０００２】
【従来の技術】
最近のコンピュータ関連技術においては、信号処理速度の向上がめざましい。そのためにＬＳＩ等の回路部品間の信号の伝送周波数はますます高くなっている。伝送周波数が高くなると、従来と同じ距離を伝送しても、その伝送損失が無視できなくなる。たとえば、サーバとして使用されるコンピュータにおけるボード上の配線においても、使用周波数が高くなってくると、表皮効果等による高周波成分の伝送損失が無視できなくなり、信号のエッジの鋭さが失われ、レシーバ側での信号の初期レベルが低下することになる。
【０００３】
このレシーバ側での信号レベルの低下は、信号のノイズ耐性やタイミング余裕が減少する結果となる。
【０００４】
従来、このような伝送損失の補償のために、例えば特開２０００−１９６８１号公報に開示されているような伝送技術が提案されている。
【０００５】
【発明が解決しようとする課題】
特開２０００−１９６６８１号公報には、入力信号を遅延回路により１サイクル遅らせ、インバータ回路により反転した信号を形成し、これを元の入力信号と加算することにより、信号のデータが変化する個所を強調する回路が記載されている。しかしながら、この回路では、入力信号とその反転信号を加算する際に短絡状態となるため、電力消費が大となるものであった。
【０００６】
【課題を解決するための手段】
本発明は、上記問題点を解決するために、ドライバ駆動方法において、入力信号のデータを１サイクル前のデータと比較して、異なる場合には前記ドライバの駆動能力を増大させるステップと、入力信号のデータを２サイクル前のデータと比較して同一である場合には、前記駆動能力の増大の割合を減少させるステップとを有することを特徴とするドライバ駆動方法を提供する。
【０００７】
また、本発明は、入力信号に対して並列接続されたドライバ手段と、入力信号のデータを１サイクル前のデータと比較し、異なる場合には前記並列接続されたドライバ手段の全てがオンに制御するとともに、入力信号のデータを２サイクル前のデータと比較して同一である場合には、前記並列接続されたドライバ手段の一部をオフに制御するドライバ制御手段とを有することを特徴とするドライバ回路を提供する。
【０００８】
前記ドライバ手段は３以上のドライバを含むことができる。
【０００９】
さらに、本発明は、ドライバの出力信号をレシーバに伝送する伝送方法において、ドライバの入力信号のデータを１サイクル前のデータと比較して、異なる場合には前記レシーバに対する前記ドライバの駆動能力を増大させるステップと、前記データを２サイクル前のデータと比較して同一である場合には、前記レシーバに対する前記ドライバの駆動能力を減少させるステップとを有することを特徴とする伝送方法を提供する。
【００１０】
本発明によれば、伝送損失を補償することができるとともに、ドライバ能力の増大に伴って波形の乱れが起きる場合、その波形の乱れを抑制することができる。
【００１１】
【発明の実施の形態】
図１には、本発明の概要を示す。
【００１２】
本発明のドライバ回路１０は、ドライバ手段３０とドライバ制御手段２０を備える。ドライバ制御手段２０は、入力信号の変動を検出する手段、具体的には現在の入力信号のデータと過去のデータとを比較する入力信号比較部２０ａと、その結果に応じてドライバを制御する信号を出力するドライバ制御信号出力部２０ｂを有する。
【００１３】
ドライバ制御手段２０は、入力信号の現在のデータと１サイクル前のデータとを比較して、異なる場合にドライバの駆動能力を増すように制御信号を出力することができる。
【００１４】
また、これに加えて、現在のデータを２サイクル前のデータと比較して、同じであるならドライバの駆動能力を増す割合を低くすることができる。
【００１５】
図２（ａ）は、本発明の実施例１を示し、図２（ｂ）は、そのタイムチャートを示す。
【００１６】
図２（ａ）には、ドライバ入力とドライバ出力を有するドライバ回路１０と伝送路５とレシーバ６が記載されている。
【００１７】
ドライバ回路のドライバ手段３０は、２つの並列接続された並列ドライバ３１，３２からなる。また、ドライバ制御手段２０は、Ｄ−フリップフロップ１２と、排他的ＮＯＲ回路ＥＮＯＲ２１を有する。ＥＮＯＲ２１は、入力信号の現在のデータＡと１サイクル前のデータＢとを比較して、異なる場合にイネーブル信号−ＥＮを出力して、ドライバ３２を駆動する。
【００１８】
詳細に説明すると、ドライバ入力はＤ−フリップフロップからなるＦＦ１１に入力する。Ｄ−フリップフロップは、クロックが入力されるごとに動作し、1サイクルだけデータを保持する機能を有する。よって、ドライバ入力は１サイクル後に入力信号データＡとしてＦＦ１１から出力される。データＡは遅延時間調整用素子４を通り、信号ＯＴとしてドライバ３１，３２に入力する。
【００１９】
また、データＡは、Ｄ−フリップフロップからなるＦＦ12に入力するとともに、排他的ＮＯＲ回路であるＥＮＯＲ２１の一方の入力となる。ＦＦ12からは入力のデータＡの１サイクル遅延したデータＢが出力し、ＥＮＯＲ３の他方の入力となる。
【００２０】
ＥＮＯＲ３の真理値表は、次のとおりである。
【００２１】
A B -EN
0 0 1
0 1 0 （並列ドライバ３２を駆動して出力強調）
1 0 0 （並列ドライバ３２を駆動して出力強調）
1 1 1
排他的ＮＯＲ回路は、入力が一致すると１を出力し、入力が相違すると０を出力する。ＥＮＯＲ２１は、データＡとデータＢとが一致しない場合にイネーブル信号−ＥＮを０として並列ドライバ３２を駆動する。
【００２２】
図２（ｂ）には、図２（ａ）の各部のタイムチャートが示されている。縦線で区切られた１区間が１サイクルを表わす。
【００２３】
データＡは、現在の入力データである。
【００２４】
データＢは、データＡを１サイクルだけ遅延した信号である。
【００２５】
イネーブル信号−ＥＮは、データＡとデータＢとがＥＮＯＲ２１に入力して形成されるドライバ制御信号である。ＡとＢとが一致している場合は１であり、サイクル（ｉ）〜（ｉｖ）に示すように、相違するときに０を出力する。出力０によって、並列ドライバ３２が駆動される。
【００２６】
タイムチャートに示されるイネーブル信号−ＥＮのわずかな遅延はＥＮＯＲ２１等の回路要素の存在に基づく。
【００２７】
信号ＯＴは、ドライバ３１及び３２に入力する信号である。信号ＯＴは、データ信号Ａをイネーブル信号−ＥＮの遅延時間と同じだけ遅延させて与えられる。
【００２８】
ドライバの出力Ｘは、入力信号ＯＴに対するドライバの駆動能力を示すもので、サイクル（ｉ）〜（ｉｖ）では、イネーブル信号−ＥＮの０出力によって並列ドライバ３２を作動させ、駆動能力を２倍にする。
【００２９】
すなわち、データＡの立上がり及び立下りの１サイクルがそれぞれ駆動能力を２倍にされる。そして、次のサイクルで変化がなければ、通常の駆動能力（１倍）に戻されている。
【００３０】
このように、ＥＮＯＲ２１を含むドライバ制御手段は、信号の１サイクル前の信号を利用して信号の変化を検出して、変化が起きた１サイクルを強調するようにドライバを制御するものである。
【００３１】
このようにしてドライバの駆動能力を高め、出力を大きくしておけば、レシーバ６に至る伝送路５において信号の高周波成分に伝送損失が生じても、レシーバ６におけるレベル低下を補償することができる。
【００３２】
以上のとおり、実施例１では、簡単な回路構成により、伝送損失を補償することができる。
【００３３】
本例では、複数のドライバを並列に接続してドライバの駆動能力を２倍にしたものであるが、駆動能力の高いドライバを、通常はその能力を制限して使用して、ドライバ制御手段の出力信号によってドライバの駆動能力を増大させるようにしてもよい。
【００３４】
ここで、本発明の作用効果をよりよく理解するために、従来のドライバの損失補償回路と対比する。
【００３５】
図８（ａ）には、従来のドライバの損失補償回路を示し、図８（ｂ）には、そのタイムチャートを示す。
【００３６】
図８（ａ）に示すように、従来のものは、入力Ａをアンプ８１に入力し、出力Ｘ１とするとともに、遅延回路８３に入力し、１サイクルの遅延を与えた後、インバータアンプ８２で反転させ所望のレベルの反転出力Ｘ２とする。次いで、出力Ｘ１とＸ２を合成するとドライバ出力Ｙが得られる。ドライバ出力Ｙは、図８（ｂ）のタイムチャートに示したように、１サイクルで決まる時間だけエッジ近傍が強調された波形となっている。
【００３７】
エッジ近傍を強調する点については、本発明と同様であるが、従来のものは、出力Ｘ１と反転出力Ｘ２とを直接加算しており、短絡状態が生じるもので、電力損失が大きくなる。また、強調されるエッジ部分以外では本来の波形のレベルから下がっている。
【００３８】
これに対して、本発明では、ドライバの駆動能力を増大させるものであるから、信号を加算することによる短絡状態となることはなく、従来のものよりさらにエッジを強調できる。また、信号増強のための電力を考慮しても、従来より電力消費を少なくすることができる。
【００３９】
図３（ａ）は、本発明の他の実施例２を示す図、図３（ｂ）は、実施例２のタイムチャートである。図２と同じ構成要素には、図３においても同じ符号を付す。
【００４０】
図３（ａ）に示すように、実施例２と実施例１との回路構成上の相違は、本例がドライバ手段を並列に接続された３つのドライバ３１，３２，３３から構成し、ＥＮＯＲ２１から出力されるドライバ制御信号によりドライバ３２と同様にドライバ３３も制御する点にある。
【００４１】
図３（ｂ）には、実施例１と同じ現在の入力信号データＡが与えられたときのタイムチャートを示す。信号Ａ，Ｂ，イネーブル信号−ＥＮ，及び信号ＯＴは実施例１の場合と同様である。ドライバの駆動能力を示すＸは、イネーブル信号−ＥＮの０信号によって並列ドライバ３２，３３がともに作動するから、サイクル（ｉ）〜（ｉｖ）に示すように、駆動能力は通常の３倍となっている。
【００４２】
すなわち、ドライバの駆動能力Ｘは、変化のあった１サイクルで通常の３倍の駆動能力を与えられる。その後新たな変化があるまでは、通常の能力（１倍）を維持する。
【００４３】
このように、データの変化が検出された場合には、ドライバ３２のみならずドライバ３３も駆動するもので、変化のあった１サイクルだけ、ドライバ手段に通常のドライバ能力の３倍の能力を与えるものである。
【００４４】
このようにすれば、伝送損失の大きな伝送路５を通っても、エッジがなまって、信号の初期レベルが低下するということがなくなる。
【００４５】
なお、並列接続するドライバ数は３個に限定されるものではない。
【００４６】
図４には、他の実施例３を示し、図５には、実施例３のタイムチャートを示す。
【００４７】
本例は、実施例２と同様、並列接続された３つのドライバ３１，３２，３３を備えるが、その制御の態様が異なる。本例では、第３のドライバ３３については、１サイクル前のデータに加えて２サイクル前のデータを参照して制御する。すなわち、実施例２では、変化があったときには、すべて駆動能力を３倍に増加させるが、本例では、そのうち所定の場合には第３のドライバ３３を作動することなく、駆動能力の増加を２倍にとどめるものである。
【００４８】
このようにすると、駆動能力を３倍に増強することによってもたらされる波形の乱れを抑制することができる。
【００４９】
具体的には、ドライバ３３を制御するために、ＥＮＯＲ２１に加えて、同じく排他的ＮＯＲ回路であるＥＮＯＲ２２を備え、ＥＮＯＲ２１、２２の出力の論理和であるイネーブル信号−ＥＮ２によって、ドライバ３２を制御する。
【００５０】
ＥＮＯＲ２２の入力はデータＡとデータＣである。データＣは、データＢが入力されるＤ−フリップフロップＦＦ１３の出力として得られる信号である。データＢはデータＡを１サイクル遅延した信号であるから、データＣはデータＡを２サイクル遅延した信号ということになる。
【００５１】
以下に、イネーブル信号−ＥＮ１、−ＥＮ２の真理値表を示す。
【００５２】
ENOR（A,B）は、ＡとＢの排他的ＮＯＲを示し、ENOR（A,C）は、ＡとＣの排他的ＮＯＲを示す。イネーブル信号−ＥＮ１は、ENOR（A,B）であり、イネーブル信号−ＥＮ２は、ENOR（A,B）とENOR（A,C）との論理和である。
【００５３】
A B C ENOR(A,B) ENOR(A,C) -EN1 -EN2
0 0 0 1 1 1 1
0 0 1 1 0 1 1
0 1 0 0 1 0 1 （＊2）
0 1 1 0 0 0 0 （＊1）
1 0 0 0 0 0 0 （＊1）
1 0 1 0 1 0 1 （＊2）
1 1 0 1 0 1 1
1 1 1 1 1 1 1
（＊1）は、並列ドライバ３２，３３両方を駆動して駆動能力を３倍にして出力強調する場合であり、（＊2）は、並列ドライバ３２は駆動するものの、並列ドライバ３３は駆動しないで、駆動能力を２倍にとどめる場合である。
【００５４】
（＊2）は、データＡと１サイクル前のデータＢが相違し、イネーブル信号−ＥＮは０となって、実施例２においては（＊1）と同様に駆動能力を３倍にしていた場合である。しかし、実施例３では、前記のように、駆動能力を２倍にとどめる。
【００５５】
図５に示すタイムチャートを参照すると、実施例１，２では省略したその後のデータが記載されていることを除いて、信号Ａ，Ｂ，イネーブル信号−ＥＮ，及び信号ＯＴは実施例１及び２と同じである。
【００５６】
以下、ドライバの駆動能力を示すＸについて、入力信号の変化するサイクルをみる。
【００５７】
サイクル（ｉ），（ｉｉ），（ｖ）では、イネーブル信号−ＥＮ１，−ＥＮ２はともに０であるから、並列ドライバ３２，３３がともに作動して、実施例２と同様駆動能力は通常の３倍となっている。
【００５８】
サイクル（ｉ），（ｉｉ），（ｖ）は、現在のデータＯＴと１サイクル前のデータＢとを比較すると相違し、現在のデータＯＴと２サイクル前のデータＣとを比較しても相違する。すなわち２サイクル前まで変化がなく、現在のサイクルで信号が変化する場合である。
【００５９】
サイクル（ｉｉｉ），（ｉｖ）は、イネーブル信号−ＥＮ１は０であるが，イネーブル信号−ＥＮ２は１である場合で、並列ドライバ３２は作動するが、並列ドライバ３３は作動せず、駆動能力は通常の２倍にとどまる。
【００６０】
サイクル（ｉｉｉ），（ｉｖ）は、現在のデータＯＴと１サイクル前のデータＢとを比較すると相違するが、現在のデータＯＴと２サイクル前のデータＣとを比較すると同じ場合である。すなわち変化が連続するような場合である。
【００６１】
本発明はまたドライバとレシーバ間の信号の伝送方法としても捉えることができる。
【００６２】
すなわち、本発明は、前述のドライバ回路ないしドライバ駆動方法を用いてドライバ出力を得て、これを伝送信号として伝送する方法であって、ドライバの入力データをその１サイクル前のデータと比較し、異なる場合にはドライバの駆動能力を増大して出力信号を得て、伝送信号とするものである。
【００６３】
また、本発明の伝送方法によれば、その入力データをさらに２サイクル前のデータと比較して同一であれば、ドライバの駆動能力の増大の割合を減少させて出力信号を得て、波形の乱れを抑制した伝送信号として伝送させることができる。
【００６４】
さらに、本発明の伝送方法に使用されるドライバの駆動能力の増大ないし増大の割合の減少は、並列接続された３個以上のドライバの所定数を動作させることによって行うことができる。
【００６５】
図６及び図７は、本発明の作用効果を示すための、本発明に基づく実施例のシミュレーション結果を示す波形図である。
【００６６】
これは、４ビットの信号を００００から１１１１までの１６通りを順次入力して、得られた波形を重ね合わせて得たものである。観測位置は、伝送路をとおった伝送信号がレシーバに入力する位置で、波形観測位置Ｒｖで示してある。
【００６７】
本シミュレーションにおいては、伝送路を４５ｃｍとし、波形図の縦軸は、電圧２００ｍＶ／divであり、横軸は、時間１ｎｓ／divである。
【００６８】
図６（a）は、本発明を使用しない参考例を示す。回路は、第１実施例の図１(a）から、並列ドライバ３２を取り去って、そのドライバ制御手段を構成するＦＦ１２、ＥＮＯＲ（３）を取り去ったものと実質的に同じである。
【００６９】
参考例では、０から１、１から０への初期立上がりないし立下がりの振幅が低下している。
【００７０】
これに対して、図６（ｂ）に示す実施例１のシミュレーション結果では、明らかに初期振幅の改善が見られる。
【００７１】
また、図７（ａ）は、実施例２のシミュレーション結果であり、実施例１に比べてさらに初期振幅が改善されていることが分かる。
【００７２】
また、図７（ｂ）は、実施例３のシミュレーション結果であり、実施例２と同じ初期振幅の改善効果が認められるとともに、実施例２より波形の縦ないし横方向のぶれが少なくなっている。たとえば実施例２の（ｍ）は、１→０→１と変化する符号列の最後の１で、３倍に強調したものであるが、定常レベルより上方に行き過ぎてしまっている。これに対して、実施例３の（ｎ）に見られるように、上方への行き過ぎがなくなっている。これは、前記符号列の最後の１について、駆動能力を３倍にせず２倍にとどめた効果である。
【００７３】
このように、変化が連続する場合には、１サイクル前のデータばかりでなく、２サイクル前のデータを参照することによって、よりよい損失補償を得ることができる。
【００７４】
本発明のドライバ回路及びドライバ駆動方法にあっては、信号の高周波伝送損失を補償するために、ドライバの駆動能力を増大するようにしているから、伝送損失の補償を可能とするドライバ回路を簡単な回路構成で作ることができる。
【００７５】
また、ドライバ入力信号の１サイクル前の信号のみならず、２サイクル前の信号を参照して、ドライバの駆動能力の増大割合を制御するから、伝送損失が補償され、かつ波形の乱れの少ないドライバ出力を得ることができる。
【００７６】
また、本発明の制御回路にあっては、ドライバ回路の入力信号の変動（たとえば、入力信号の継時的変化）に応じてドライバ回路を制御することができる。
【００７７】
さらに、該ドライバ回路の出力を伝送することにより、伝送損失の影響の少ない伝送方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の概要を示す図である。
【図２】 本発明の実施例１を示す図である。
【図３】 本発明の他の実施例２を示す図である。
【図４】 本発明の他の実施例３を示す図である。
【図５】 本発明の実施例のタイムチャートを示す図である。
【図６】 本発明の実施例１及び参考例のシミュレーション結果を示す波形図である。
【図７】 本発明の実施例２，３のシミュレーション結果を示す波形図である。
【図８】 従来例を示す図である。
【発明の属する技術分野】
本発明は、ドライバ及びレシーバを用いる信号伝送技術に関し、例えば、コンピュータに用いられるＬＳＩ間の高周波信号の伝送に応用して好適な信号伝送技術に関する。
【０００２】
【従来の技術】
最近のコンピュータ関連技術においては、信号処理速度の向上がめざましい。そのためにＬＳＩ等の回路部品間の信号の伝送周波数はますます高くなっている。伝送周波数が高くなると、従来と同じ距離を伝送しても、その伝送損失が無視できなくなる。たとえば、サーバとして使用されるコンピュータにおけるボード上の配線においても、使用周波数が高くなってくると、表皮効果等による高周波成分の伝送損失が無視できなくなり、信号のエッジの鋭さが失われ、レシーバ側での信号の初期レベルが低下することになる。
【０００３】
このレシーバ側での信号レベルの低下は、信号のノイズ耐性やタイミング余裕が減少する結果となる。
【０００４】
従来、このような伝送損失の補償のために、例えば特開２０００−１９６８１号公報に開示されているような伝送技術が提案されている。
【０００５】
【発明が解決しようとする課題】
特開２０００−１９６６８１号公報には、入力信号を遅延回路により１サイクル遅らせ、インバータ回路により反転した信号を形成し、これを元の入力信号と加算することにより、信号のデータが変化する個所を強調する回路が記載されている。しかしながら、この回路では、入力信号とその反転信号を加算する際に短絡状態となるため、電力消費が大となるものであった。
【０００６】
【課題を解決するための手段】
本発明は、上記問題点を解決するために、ドライバ駆動方法において、入力信号のデータを１サイクル前のデータと比較して、異なる場合には前記ドライバの駆動能力を増大させるステップと、入力信号のデータを２サイクル前のデータと比較して同一である場合には、前記駆動能力の増大の割合を減少させるステップとを有することを特徴とするドライバ駆動方法を提供する。
【０００７】
また、本発明は、入力信号に対して並列接続されたドライバ手段と、入力信号のデータを１サイクル前のデータと比較し、異なる場合には前記並列接続されたドライバ手段の全てがオンに制御するとともに、入力信号のデータを２サイクル前のデータと比較して同一である場合には、前記並列接続されたドライバ手段の一部をオフに制御するドライバ制御手段とを有することを特徴とするドライバ回路を提供する。
【０００８】
前記ドライバ手段は３以上のドライバを含むことができる。
【０００９】
さらに、本発明は、ドライバの出力信号をレシーバに伝送する伝送方法において、ドライバの入力信号のデータを１サイクル前のデータと比較して、異なる場合には前記レシーバに対する前記ドライバの駆動能力を増大させるステップと、前記データを２サイクル前のデータと比較して同一である場合には、前記レシーバに対する前記ドライバの駆動能力を減少させるステップとを有することを特徴とする伝送方法を提供する。
【００１０】
本発明によれば、伝送損失を補償することができるとともに、ドライバ能力の増大に伴って波形の乱れが起きる場合、その波形の乱れを抑制することができる。
【００１１】
【発明の実施の形態】
図１には、本発明の概要を示す。
【００１２】
本発明のドライバ回路１０は、ドライバ手段３０とドライバ制御手段２０を備える。ドライバ制御手段２０は、入力信号の変動を検出する手段、具体的には現在の入力信号のデータと過去のデータとを比較する入力信号比較部２０ａと、その結果に応じてドライバを制御する信号を出力するドライバ制御信号出力部２０ｂを有する。
【００１３】
ドライバ制御手段２０は、入力信号の現在のデータと１サイクル前のデータとを比較して、異なる場合にドライバの駆動能力を増すように制御信号を出力することができる。
【００１４】
また、これに加えて、現在のデータを２サイクル前のデータと比較して、同じであるならドライバの駆動能力を増す割合を低くすることができる。
【００１５】
図２（ａ）は、本発明の実施例１を示し、図２（ｂ）は、そのタイムチャートを示す。
【００１６】
図２（ａ）には、ドライバ入力とドライバ出力を有するドライバ回路１０と伝送路５とレシーバ６が記載されている。
【００１７】
ドライバ回路のドライバ手段３０は、２つの並列接続された並列ドライバ３１，３２からなる。また、ドライバ制御手段２０は、Ｄ−フリップフロップ１２と、排他的ＮＯＲ回路ＥＮＯＲ２１を有する。ＥＮＯＲ２１は、入力信号の現在のデータＡと１サイクル前のデータＢとを比較して、異なる場合にイネーブル信号−ＥＮを出力して、ドライバ３２を駆動する。
【００１８】
詳細に説明すると、ドライバ入力はＤ−フリップフロップからなるＦＦ１１に入力する。Ｄ−フリップフロップは、クロックが入力されるごとに動作し、1サイクルだけデータを保持する機能を有する。よって、ドライバ入力は１サイクル後に入力信号データＡとしてＦＦ１１から出力される。データＡは遅延時間調整用素子４を通り、信号ＯＴとしてドライバ３１，３２に入力する。
【００１９】
また、データＡは、Ｄ−フリップフロップからなるＦＦ12に入力するとともに、排他的ＮＯＲ回路であるＥＮＯＲ２１の一方の入力となる。ＦＦ12からは入力のデータＡの１サイクル遅延したデータＢが出力し、ＥＮＯＲ３の他方の入力となる。
【００２０】
ＥＮＯＲ３の真理値表は、次のとおりである。
【００２１】
A B -EN
0 0 1
0 1 0 （並列ドライバ３２を駆動して出力強調）
1 0 0 （並列ドライバ３２を駆動して出力強調）
1 1 1
排他的ＮＯＲ回路は、入力が一致すると１を出力し、入力が相違すると０を出力する。ＥＮＯＲ２１は、データＡとデータＢとが一致しない場合にイネーブル信号−ＥＮを０として並列ドライバ３２を駆動する。
【００２２】
図２（ｂ）には、図２（ａ）の各部のタイムチャートが示されている。縦線で区切られた１区間が１サイクルを表わす。
【００２３】
データＡは、現在の入力データである。
【００２４】
データＢは、データＡを１サイクルだけ遅延した信号である。
【００２５】
イネーブル信号−ＥＮは、データＡとデータＢとがＥＮＯＲ２１に入力して形成されるドライバ制御信号である。ＡとＢとが一致している場合は１であり、サイクル（ｉ）〜（ｉｖ）に示すように、相違するときに０を出力する。出力０によって、並列ドライバ３２が駆動される。
【００２６】
タイムチャートに示されるイネーブル信号−ＥＮのわずかな遅延はＥＮＯＲ２１等の回路要素の存在に基づく。
【００２７】
信号ＯＴは、ドライバ３１及び３２に入力する信号である。信号ＯＴは、データ信号Ａをイネーブル信号−ＥＮの遅延時間と同じだけ遅延させて与えられる。
【００２８】
ドライバの出力Ｘは、入力信号ＯＴに対するドライバの駆動能力を示すもので、サイクル（ｉ）〜（ｉｖ）では、イネーブル信号−ＥＮの０出力によって並列ドライバ３２を作動させ、駆動能力を２倍にする。
【００２９】
すなわち、データＡの立上がり及び立下りの１サイクルがそれぞれ駆動能力を２倍にされる。そして、次のサイクルで変化がなければ、通常の駆動能力（１倍）に戻されている。
【００３０】
このように、ＥＮＯＲ２１を含むドライバ制御手段は、信号の１サイクル前の信号を利用して信号の変化を検出して、変化が起きた１サイクルを強調するようにドライバを制御するものである。
【００３１】
このようにしてドライバの駆動能力を高め、出力を大きくしておけば、レシーバ６に至る伝送路５において信号の高周波成分に伝送損失が生じても、レシーバ６におけるレベル低下を補償することができる。
【００３２】
以上のとおり、実施例１では、簡単な回路構成により、伝送損失を補償することができる。
【００３３】
本例では、複数のドライバを並列に接続してドライバの駆動能力を２倍にしたものであるが、駆動能力の高いドライバを、通常はその能力を制限して使用して、ドライバ制御手段の出力信号によってドライバの駆動能力を増大させるようにしてもよい。
【００３４】
ここで、本発明の作用効果をよりよく理解するために、従来のドライバの損失補償回路と対比する。
【００３５】
図８（ａ）には、従来のドライバの損失補償回路を示し、図８（ｂ）には、そのタイムチャートを示す。
【００３６】
図８（ａ）に示すように、従来のものは、入力Ａをアンプ８１に入力し、出力Ｘ１とするとともに、遅延回路８３に入力し、１サイクルの遅延を与えた後、インバータアンプ８２で反転させ所望のレベルの反転出力Ｘ２とする。次いで、出力Ｘ１とＸ２を合成するとドライバ出力Ｙが得られる。ドライバ出力Ｙは、図８（ｂ）のタイムチャートに示したように、１サイクルで決まる時間だけエッジ近傍が強調された波形となっている。
【００３７】
エッジ近傍を強調する点については、本発明と同様であるが、従来のものは、出力Ｘ１と反転出力Ｘ２とを直接加算しており、短絡状態が生じるもので、電力損失が大きくなる。また、強調されるエッジ部分以外では本来の波形のレベルから下がっている。
【００３８】
これに対して、本発明では、ドライバの駆動能力を増大させるものであるから、信号を加算することによる短絡状態となることはなく、従来のものよりさらにエッジを強調できる。また、信号増強のための電力を考慮しても、従来より電力消費を少なくすることができる。
【００３９】
図３（ａ）は、本発明の他の実施例２を示す図、図３（ｂ）は、実施例２のタイムチャートである。図２と同じ構成要素には、図３においても同じ符号を付す。
【００４０】
図３（ａ）に示すように、実施例２と実施例１との回路構成上の相違は、本例がドライバ手段を並列に接続された３つのドライバ３１，３２，３３から構成し、ＥＮＯＲ２１から出力されるドライバ制御信号によりドライバ３２と同様にドライバ３３も制御する点にある。
【００４１】
図３（ｂ）には、実施例１と同じ現在の入力信号データＡが与えられたときのタイムチャートを示す。信号Ａ，Ｂ，イネーブル信号−ＥＮ，及び信号ＯＴは実施例１の場合と同様である。ドライバの駆動能力を示すＸは、イネーブル信号−ＥＮの０信号によって並列ドライバ３２，３３がともに作動するから、サイクル（ｉ）〜（ｉｖ）に示すように、駆動能力は通常の３倍となっている。
【００４２】
すなわち、ドライバの駆動能力Ｘは、変化のあった１サイクルで通常の３倍の駆動能力を与えられる。その後新たな変化があるまでは、通常の能力（１倍）を維持する。
【００４３】
このように、データの変化が検出された場合には、ドライバ３２のみならずドライバ３３も駆動するもので、変化のあった１サイクルだけ、ドライバ手段に通常のドライバ能力の３倍の能力を与えるものである。
【００４４】
このようにすれば、伝送損失の大きな伝送路５を通っても、エッジがなまって、信号の初期レベルが低下するということがなくなる。
【００４５】
なお、並列接続するドライバ数は３個に限定されるものではない。
【００４６】
図４には、他の実施例３を示し、図５には、実施例３のタイムチャートを示す。
【００４７】
本例は、実施例２と同様、並列接続された３つのドライバ３１，３２，３３を備えるが、その制御の態様が異なる。本例では、第３のドライバ３３については、１サイクル前のデータに加えて２サイクル前のデータを参照して制御する。すなわち、実施例２では、変化があったときには、すべて駆動能力を３倍に増加させるが、本例では、そのうち所定の場合には第３のドライバ３３を作動することなく、駆動能力の増加を２倍にとどめるものである。
【００４８】
このようにすると、駆動能力を３倍に増強することによってもたらされる波形の乱れを抑制することができる。
【００４９】
具体的には、ドライバ３３を制御するために、ＥＮＯＲ２１に加えて、同じく排他的ＮＯＲ回路であるＥＮＯＲ２２を備え、ＥＮＯＲ２１、２２の出力の論理和であるイネーブル信号−ＥＮ２によって、ドライバ３２を制御する。
【００５０】
ＥＮＯＲ２２の入力はデータＡとデータＣである。データＣは、データＢが入力されるＤ−フリップフロップＦＦ１３の出力として得られる信号である。データＢはデータＡを１サイクル遅延した信号であるから、データＣはデータＡを２サイクル遅延した信号ということになる。
【００５１】
以下に、イネーブル信号−ＥＮ１、−ＥＮ２の真理値表を示す。
【００５２】
ENOR（A,B）は、ＡとＢの排他的ＮＯＲを示し、ENOR（A,C）は、ＡとＣの排他的ＮＯＲを示す。イネーブル信号−ＥＮ１は、ENOR（A,B）であり、イネーブル信号−ＥＮ２は、ENOR（A,B）とENOR（A,C）との論理和である。
【００５３】
A B C ENOR(A,B) ENOR(A,C) -EN1 -EN2
0 0 0 1 1 1 1
0 0 1 1 0 1 1
0 1 0 0 1 0 1 （＊2）
0 1 1 0 0 0 0 （＊1）
1 0 0 0 0 0 0 （＊1）
1 0 1 0 1 0 1 （＊2）
1 1 0 1 0 1 1
1 1 1 1 1 1 1
（＊1）は、並列ドライバ３２，３３両方を駆動して駆動能力を３倍にして出力強調する場合であり、（＊2）は、並列ドライバ３２は駆動するものの、並列ドライバ３３は駆動しないで、駆動能力を２倍にとどめる場合である。
【００５４】
（＊2）は、データＡと１サイクル前のデータＢが相違し、イネーブル信号−ＥＮは０となって、実施例２においては（＊1）と同様に駆動能力を３倍にしていた場合である。しかし、実施例３では、前記のように、駆動能力を２倍にとどめる。
【００５５】
図５に示すタイムチャートを参照すると、実施例１，２では省略したその後のデータが記載されていることを除いて、信号Ａ，Ｂ，イネーブル信号−ＥＮ，及び信号ＯＴは実施例１及び２と同じである。
【００５６】
以下、ドライバの駆動能力を示すＸについて、入力信号の変化するサイクルをみる。
【００５７】
サイクル（ｉ），（ｉｉ），（ｖ）では、イネーブル信号−ＥＮ１，−ＥＮ２はともに０であるから、並列ドライバ３２，３３がともに作動して、実施例２と同様駆動能力は通常の３倍となっている。
【００５８】
サイクル（ｉ），（ｉｉ），（ｖ）は、現在のデータＯＴと１サイクル前のデータＢとを比較すると相違し、現在のデータＯＴと２サイクル前のデータＣとを比較しても相違する。すなわち２サイクル前まで変化がなく、現在のサイクルで信号が変化する場合である。
【００５９】
サイクル（ｉｉｉ），（ｉｖ）は、イネーブル信号−ＥＮ１は０であるが，イネーブル信号−ＥＮ２は１である場合で、並列ドライバ３２は作動するが、並列ドライバ３３は作動せず、駆動能力は通常の２倍にとどまる。
【００６０】
サイクル（ｉｉｉ），（ｉｖ）は、現在のデータＯＴと１サイクル前のデータＢとを比較すると相違するが、現在のデータＯＴと２サイクル前のデータＣとを比較すると同じ場合である。すなわち変化が連続するような場合である。
【００６１】
本発明はまたドライバとレシーバ間の信号の伝送方法としても捉えることができる。
【００６２】
すなわち、本発明は、前述のドライバ回路ないしドライバ駆動方法を用いてドライバ出力を得て、これを伝送信号として伝送する方法であって、ドライバの入力データをその１サイクル前のデータと比較し、異なる場合にはドライバの駆動能力を増大して出力信号を得て、伝送信号とするものである。
【００６３】
また、本発明の伝送方法によれば、その入力データをさらに２サイクル前のデータと比較して同一であれば、ドライバの駆動能力の増大の割合を減少させて出力信号を得て、波形の乱れを抑制した伝送信号として伝送させることができる。
【００６４】
さらに、本発明の伝送方法に使用されるドライバの駆動能力の増大ないし増大の割合の減少は、並列接続された３個以上のドライバの所定数を動作させることによって行うことができる。
【００６５】
図６及び図７は、本発明の作用効果を示すための、本発明に基づく実施例のシミュレーション結果を示す波形図である。
【００６６】
これは、４ビットの信号を００００から１１１１までの１６通りを順次入力して、得られた波形を重ね合わせて得たものである。観測位置は、伝送路をとおった伝送信号がレシーバに入力する位置で、波形観測位置Ｒｖで示してある。
【００６７】
本シミュレーションにおいては、伝送路を４５ｃｍとし、波形図の縦軸は、電圧２００ｍＶ／divであり、横軸は、時間１ｎｓ／divである。
【００６８】
図６（a）は、本発明を使用しない参考例を示す。回路は、第１実施例の図１(a）から、並列ドライバ３２を取り去って、そのドライバ制御手段を構成するＦＦ１２、ＥＮＯＲ（３）を取り去ったものと実質的に同じである。
【００６９】
参考例では、０から１、１から０への初期立上がりないし立下がりの振幅が低下している。
【００７０】
これに対して、図６（ｂ）に示す実施例１のシミュレーション結果では、明らかに初期振幅の改善が見られる。
【００７１】
また、図７（ａ）は、実施例２のシミュレーション結果であり、実施例１に比べてさらに初期振幅が改善されていることが分かる。
【００７２】
また、図７（ｂ）は、実施例３のシミュレーション結果であり、実施例２と同じ初期振幅の改善効果が認められるとともに、実施例２より波形の縦ないし横方向のぶれが少なくなっている。たとえば実施例２の（ｍ）は、１→０→１と変化する符号列の最後の１で、３倍に強調したものであるが、定常レベルより上方に行き過ぎてしまっている。これに対して、実施例３の（ｎ）に見られるように、上方への行き過ぎがなくなっている。これは、前記符号列の最後の１について、駆動能力を３倍にせず２倍にとどめた効果である。
【００７３】
このように、変化が連続する場合には、１サイクル前のデータばかりでなく、２サイクル前のデータを参照することによって、よりよい損失補償を得ることができる。
【００７４】
本発明のドライバ回路及びドライバ駆動方法にあっては、信号の高周波伝送損失を補償するために、ドライバの駆動能力を増大するようにしているから、伝送損失の補償を可能とするドライバ回路を簡単な回路構成で作ることができる。
【００７５】
また、ドライバ入力信号の１サイクル前の信号のみならず、２サイクル前の信号を参照して、ドライバの駆動能力の増大割合を制御するから、伝送損失が補償され、かつ波形の乱れの少ないドライバ出力を得ることができる。
【００７６】
また、本発明の制御回路にあっては、ドライバ回路の入力信号の変動（たとえば、入力信号の継時的変化）に応じてドライバ回路を制御することができる。
【００７７】
さらに、該ドライバ回路の出力を伝送することにより、伝送損失の影響の少ない伝送方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の概要を示す図である。
【図２】 本発明の実施例１を示す図である。
【図３】 本発明の他の実施例２を示す図である。
【図４】 本発明の他の実施例３を示す図である。
【図５】 本発明の実施例のタイムチャートを示す図である。
【図６】 本発明の実施例１及び参考例のシミュレーション結果を示す波形図である。
【図７】 本発明の実施例２，３のシミュレーション結果を示す波形図である。
【図８】 従来例を示す図である。
Claims (4)
- ドライバ駆動方法において、
入力信号のデータを１サイクル前のデータと比較して、異なる場合には前記ドライバの駆動能力を増大させるステップと、
入力信号のデータを２サイクル前のデータと比較して同一である場合には、前記駆動能力の増大の割合を減少させるステップとを有することを特徴とするドライバ駆動方法。 - 入力信号に対して並列接続されたドライバ手段と、
入力信号のデータを１サイクル前のデータと比較し、異なる場合には前記並列接続されたドライバ手段の全てがオンに制御するとともに、入力信号のデータを２サイクル前のデータと比較して同一である場合には、前記並列接続されたドライバ手段の一部をオフに制御するドライバ制御手段とを有することを特徴とするドライバ回路。 - 前記ドライバ手段は３以上のドライバを含むことを特徴とする請求項２記載のドライバ回路。
- ドライバの出力信号をレシーバに伝送する伝送方法において、ドライバの入力信号のデータを１サイクル前のデータと比較して、異なる場合には前記レシーバに対する前記ドライバの駆動能力を増大させるステップと、
前記データを２サイクル前のデータと比較して同一である場合には、前記レシーバに対する前記ドライバの駆動能力を減少させるステップとを有することを特徴とする伝送方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2002/003230 WO2003084161A1 (fr) | 2002-03-29 | 2002-03-29 | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007113417A Division JP4510048B2 (ja) | 2007-04-23 | 2007-04-23 | ドライバ回路装置及びドライバ駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003084161A1 JPWO2003084161A1 (ja) | 2005-08-11 |
| JP3976734B2 true JP3976734B2 (ja) | 2007-09-19 |
Family
ID=28470416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003581436A Expired - Fee Related JP3976734B2 (ja) | 2002-03-29 | 2002-03-29 | ドライバ駆動方法、ドライバ回路、及び伝送方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7149271B2 (ja) |
| EP (1) | EP1492286B1 (ja) |
| JP (1) | JP3976734B2 (ja) |
| WO (1) | WO2003084161A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4327504B2 (ja) * | 2003-05-29 | 2009-09-09 | Ｎｅｃエレクトロニクス株式会社 | トランスミッタ回路、伝送回路及び駆動装置 |
| KR100755434B1 (ko) * | 2004-12-14 | 2007-09-04 | 삼성전자주식회사 | 디지털 방송수신기의 역다중화장치 및 방법 |
| KR100673897B1 (ko) * | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 출력 드라이버 |
| US7315186B2 (en) * | 2005-06-06 | 2008-01-01 | Intel Corporation | Voltage mode driver with current mode equalization |
| WO2007097032A1 (ja) | 2006-02-27 | 2007-08-30 | Fujitsu Limited | 回路基板、情報処理装置及び伝送方法 |
| KR100776740B1 (ko) * | 2006-05-08 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력장치 및 방법 |
| US7710295B2 (en) * | 2006-12-22 | 2010-05-04 | Intel Corporation | Inverter based return-to-zero (RZ)+non-RZ (NRZ) signaling |
| US8766719B2 (en) | 2011-10-17 | 2014-07-01 | Mediatek Inc. | Digitally-controlled power amplifier with bandpass filtering/transient waveform control and related digitally-controlled power amplifier cell |
| US8618837B2 (en) | 2011-10-17 | 2013-12-31 | Mediatek Inc. | Multi-stage digitally-controlled power amplifier |
| US9130563B1 (en) * | 2014-05-22 | 2015-09-08 | Xilinx, Inc. | Programmable receivers and methods of implementing a programmable receiver in an integrated circuit |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152372A (ja) * | 1992-11-04 | 1994-05-31 | Toshiba Corp | 半導体集積回路 |
| JPH09162719A (ja) * | 1995-12-08 | 1997-06-20 | Mitsubishi Electric Corp | 出力バッファ |
| JPH11239049A (ja) * | 1998-02-24 | 1999-08-31 | Matsushita Electric Ind Co Ltd | データ出力回路 |
| JP3076300B2 (ja) * | 1998-04-20 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 出力バッファ回路 |
| JP4030207B2 (ja) * | 1998-12-25 | 2008-01-09 | 富士通株式会社 | ドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法 |
| TW440767B (en) | 1998-06-02 | 2001-06-16 | Fujitsu Ltd | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| JP4408470B2 (ja) | 1998-12-25 | 2010-02-03 | 富士通株式会社 | タイミング信号発生回路 |
| JP3986161B2 (ja) | 1998-06-02 | 2007-10-03 | 富士通株式会社 | 信号伝送用ドライバ回路 |
| JP3948849B2 (ja) | 1998-12-25 | 2007-07-25 | 富士通株式会社 | レシーバ回路および信号伝送システム |
| JPH11355120A (ja) * | 1998-06-03 | 1999-12-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3573701B2 (ja) * | 2000-09-14 | 2004-10-06 | Ｎｅｃエレクトロニクス株式会社 | 出力バッファ回路 |
| US6420899B1 (en) * | 2000-12-29 | 2002-07-16 | Intel Corporation | Dynamic impedance matched driver for improved slew rate and glitch termination |
| US6772250B2 (en) * | 2001-03-15 | 2004-08-03 | International Business Machines Corporation | Boundary scannable one bit precompensated CMOS driver with compensating pulse width control |
| US6518792B2 (en) * | 2001-06-11 | 2003-02-11 | Sun Microsystems, Inc. | Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling |
-
2002
- 2002-03-29 WO PCT/JP2002/003230 patent/WO2003084161A1/ja active Application Filing
- 2002-03-29 EP EP02707263A patent/EP1492286B1/en not_active Expired - Fee Related
- 2002-03-29 JP JP2003581436A patent/JP3976734B2/ja not_active Expired - Fee Related
-
2004
- 2004-09-21 US US10/944,733 patent/US7149271B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1492286A1 (en) | 2004-12-29 |
| US20050035780A1 (en) | 2005-02-17 |
| EP1492286B1 (en) | 2012-02-08 |
| EP1492286A4 (en) | 2005-03-23 |
| WO2003084161A1 (fr) | 2003-10-09 |
| US7149271B2 (en) | 2006-12-12 |
| JPWO2003084161A1 (ja) | 2005-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060707 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070423 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070619 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3976734 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140629 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |