JPH1084277A - クロック生成回路 - Google Patents
クロック生成回路Info
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- JPH1084277A JPH1084277A JP8236019A JP23601996A JPH1084277A JP H1084277 A JPH1084277 A JP H1084277A JP 8236019 A JP8236019 A JP 8236019A JP 23601996 A JP23601996 A JP 23601996A JP H1084277 A JPH1084277 A JP H1084277A
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- signal
- circuit
- output
- node
- clock
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Abstract
(57)【要約】
【課題】周期Tの入力信号を(2n+1)/2分周した
出力信号を遅延素子のばらつき等があっても安定して供
給する回路を提供すること。 【解決手段】周期Tの入力信号IN1を(2n+1)分
周する(2n+1)分周回路1と、(2n+1)分周回
路1の出力をT/4周期遅らせる遅延回路I1,I2
と、(2n+1)分周回路1からの出力と遅延回路I
1,I2からの出力とを合成して出力するOR回路61
とを備える。
出力信号を遅延素子のばらつき等があっても安定して供
給する回路を提供すること。 【解決手段】周期Tの入力信号IN1を(2n+1)分
周する(2n+1)分周回路1と、(2n+1)分周回
路1の出力をT/4周期遅らせる遅延回路I1,I2
と、(2n+1)分周回路1からの出力と遅延回路I
1,I2からの出力とを合成して出力するOR回路61
とを備える。
Description
【0001】
【発明の属する技術分野】本発明は、クロック生成回路
に関し、特に分周回路を有するクロック生成回路に関す
る。
に関し、特に分周回路を有するクロック生成回路に関す
る。
【0002】
【従来の技術】近年、マイクロコンピュータのシステム
クロックとして使用されているクロックの周波数と、マ
イクロコンピュータ内部で特定の目的に使用されるクロ
ックの周波数が異なる場合が、特に通信の分野で起こっ
ており、システムクロックから必要とされるクロックを
生成するために偶数逓倍および奇数分周を行う回路が広
く使用されている。
クロックとして使用されているクロックの周波数と、マ
イクロコンピュータ内部で特定の目的に使用されるクロ
ックの周波数が異なる場合が、特に通信の分野で起こっ
ており、システムクロックから必要とされるクロックを
生成するために偶数逓倍および奇数分周を行う回路が広
く使用されている。
【0003】このような、入力されたクロックを偶数逓
倍し奇数分周する回路は、例えば実公平6−33710
号公報に示されるような逓倍回路と、特開平5−259
895号公報に示されるような分周回路とを組み合わせ
て構成されていた。
倍し奇数分周する回路は、例えば実公平6−33710
号公報に示されるような逓倍回路と、特開平5−259
895号公報に示されるような分周回路とを組み合わせ
て構成されていた。
【0004】この従来から使用されている2逓倍回路を
図7に示す。2逓倍回路は入力端子IN3に入力された
信号118と、この信号を抵抗66、容量67によって
遅延した信号119とが入力される排他的否定論理和回
路65と、データ(D)入力が常に接地(ローレベル)
固定で、セット端子に入力端子IN3からの入力信号が
入力されるとともにクロック入力端子に排他的否定論理
和回路65からの出力信号120が入力されるD型フリ
ップ・フロップ81と、D入力が常にハイレベル固定
で、リセット端子にインバータ60を介して入力端子I
N3に入力された入力信号の反転した信号が入力される
とともにクロック入力端子に出力信号120が入力され
たD型フリップ・フロップ82と、2つのD型フリップ
・フロップ81、82の出力が入力される排他的否定論
理和回路68とによって構成され、この排他的否定論理
和回路68の出力が接続された出力端子123に入力信
号を2逓倍した信号が出力される。それぞれの、部分に
おける信号の波形及びタイミングを図8に示す。ただ
し、図8中の番号は図7における各端子もしくは配線の
番号に対応している。このように、抵抗66と容量67
との値によってデューティ50%の逓倍信号をつくって
いる。
図7に示す。2逓倍回路は入力端子IN3に入力された
信号118と、この信号を抵抗66、容量67によって
遅延した信号119とが入力される排他的否定論理和回
路65と、データ(D)入力が常に接地(ローレベル)
固定で、セット端子に入力端子IN3からの入力信号が
入力されるとともにクロック入力端子に排他的否定論理
和回路65からの出力信号120が入力されるD型フリ
ップ・フロップ81と、D入力が常にハイレベル固定
で、リセット端子にインバータ60を介して入力端子I
N3に入力された入力信号の反転した信号が入力される
とともにクロック入力端子に出力信号120が入力され
たD型フリップ・フロップ82と、2つのD型フリップ
・フロップ81、82の出力が入力される排他的否定論
理和回路68とによって構成され、この排他的否定論理
和回路68の出力が接続された出力端子123に入力信
号を2逓倍した信号が出力される。それぞれの、部分に
おける信号の波形及びタイミングを図8に示す。ただ
し、図8中の番号は図7における各端子もしくは配線の
番号に対応している。このように、抵抗66と容量67
との値によってデューティ50%の逓倍信号をつくって
いる。
【0005】次に、従来から使用されている3分周回路
を図9に示す。3分周回路は2つのJ・Kフリップ・フ
ロップ回路91、92と、D型フリップ・フロップ10
と、論理和回路61とから構成されている。J・Kフリ
ップ・フロップ91のクロック入力端子には排他的否定
論理和回路68からの出力信号が出力端子123を介し
て入力され、J入力端子にはJ・Kフリップ・フロップ
92の負論理出力Q/が入力され、J・Kフリップ・フ
ロップ92のクロック入力端子には出力端子123を介
して出力信号が入力され、J入力にはJ・Kフリップ・
フロップ91の正論理出力Qが入力されている。そし
て、この2つのJ・Kフリップ・フロップ91、92に
よって出力端子123を介して供給されるクロックを2
分周している。さらに、D型フリップ・フロップでは、
D入力にJ・Kフリップ・フロップの正論理出力Qが入
力され、クロック入力端に出力端子123を介して出力
信号が入力されている。このD型フリップ・フロップ1
0によって、出力端子を介して供給されるクロックを2
分周しているが、この2分周されたクロックは、J・K
フリップ・フロップ92の2分周出力とは出力端子12
3に供給されるクロックに対して1/2周期ずれたクロ
ックとなっている。したがって、J・Kフリップフロッ
プ92の正論理出力125とD型フリップ・フロップ1
0の正論理出力126との論理和を論理和回路61によ
ってとることによって、出力端子O2に入力端子I3に
入力されたクロック信号を3/2分周したデューティ5
0%の信号を出力することができる。それぞれの部分に
おける信号の波形及びタイミングを図10に示す。図1
0中の参照番号は図9の対応する個所を示している。
を図9に示す。3分周回路は2つのJ・Kフリップ・フ
ロップ回路91、92と、D型フリップ・フロップ10
と、論理和回路61とから構成されている。J・Kフリ
ップ・フロップ91のクロック入力端子には排他的否定
論理和回路68からの出力信号が出力端子123を介し
て入力され、J入力端子にはJ・Kフリップ・フロップ
92の負論理出力Q/が入力され、J・Kフリップ・フ
ロップ92のクロック入力端子には出力端子123を介
して出力信号が入力され、J入力にはJ・Kフリップ・
フロップ91の正論理出力Qが入力されている。そし
て、この2つのJ・Kフリップ・フロップ91、92に
よって出力端子123を介して供給されるクロックを2
分周している。さらに、D型フリップ・フロップでは、
D入力にJ・Kフリップ・フロップの正論理出力Qが入
力され、クロック入力端に出力端子123を介して出力
信号が入力されている。このD型フリップ・フロップ1
0によって、出力端子を介して供給されるクロックを2
分周しているが、この2分周されたクロックは、J・K
フリップ・フロップ92の2分周出力とは出力端子12
3に供給されるクロックに対して1/2周期ずれたクロ
ックとなっている。したがって、J・Kフリップフロッ
プ92の正論理出力125とD型フリップ・フロップ1
0の正論理出力126との論理和を論理和回路61によ
ってとることによって、出力端子O2に入力端子I3に
入力されたクロック信号を3/2分周したデューティ5
0%の信号を出力することができる。それぞれの部分に
おける信号の波形及びタイミングを図10に示す。図1
0中の参照番号は図9の対応する個所を示している。
【0006】このように、2逓倍した後に3分周すると
非常に簡単に3/2分周したクロック信号を得ることが
できる。
非常に簡単に3/2分周したクロック信号を得ることが
できる。
【0007】
【発明が解決しようとする課題】しかしながら、上述し
たように、デューティ50%の信号を2逓倍するために
は、入力信号と入力信号を遅延させた信号との排他的否
定論理和をとっている。そのため、入力信号の1周期を
Tとすると、抵抗の値及び容量の値のばらつきによって
遅延時間がT/2ずれると、すなわち、信号119の周
期が2倍になると、クロックが全く出力されなくなる。
そのうえ、周波数が高くなればなるほどTの値が小さく
なるため、出力に対する遅延時間のマージンがさらに減
少する。
たように、デューティ50%の信号を2逓倍するために
は、入力信号と入力信号を遅延させた信号との排他的否
定論理和をとっている。そのため、入力信号の1周期を
Tとすると、抵抗の値及び容量の値のばらつきによって
遅延時間がT/2ずれると、すなわち、信号119の周
期が2倍になると、クロックが全く出力されなくなる。
そのうえ、周波数が高くなればなるほどTの値が小さく
なるため、出力に対する遅延時間のマージンがさらに減
少する。
【0008】したがって、本発明の目的は、出力に対す
る遅延時間のマージンを増加させることができるクロッ
ク生成回路を提供することにある。
る遅延時間のマージンを増加させることができるクロッ
ク生成回路を提供することにある。
【0009】
【課題を解決するための手段】本発明のクロック生成回
路は、入力端子にクロックパルスが入力されこのクロッ
クパルスを分周して出力する分周回路と、前記分周回路
の出力を受け所定時間遅延して出力する遅延回路と、前
記分周回路の出力と前記遅延回路の出力とを合成して出
力するゲート回路とを備えることを特徴とする。
路は、入力端子にクロックパルスが入力されこのクロッ
クパルスを分周して出力する分周回路と、前記分周回路
の出力を受け所定時間遅延して出力する遅延回路と、前
記分周回路の出力と前記遅延回路の出力とを合成して出
力するゲート回路とを備えることを特徴とする。
【0010】このように、入力されるクロック信号の分
周を行った後に遅延回路を用いて分周信号を遅延するこ
とによって、分周された信号と遅延された信号とから求
められるクロック信号では、遅延回路のアナログ遅延の
値が変動したときにクロック信号が出力可能になる変動
に対するマージンを向上させることができる。
周を行った後に遅延回路を用いて分周信号を遅延するこ
とによって、分周された信号と遅延された信号とから求
められるクロック信号では、遅延回路のアナログ遅延の
値が変動したときにクロック信号が出力可能になる変動
に対するマージンを向上させることができる。
【0011】
【発明の実施の形態】本発明の実施の形態を図1に示
す。本発明は、ディジタル回路によって構成された分周
回路1、インバータI1、インバータI2、インバータ
60及び論理和ゲート61からなる。図1に対応するそ
れぞれの入出力信号の波形及びタイミングを図2に示
す。ただし、信号IN1は入力信号、信号IN2はリセ
ット信号、信号100は分周回路からの出力信号、信号
O1は(2n+1)/2分周後の信号を示している。分
周回路1は、1周期Tの入力信号IN1を(2n+1)
分周する回路であるが、分周回路1の中間ノードから1
周期{(2n+1)/2}Tでデューティ比がn:n+
1になるような信号100を出力する。すなわち、デュ
ーティ比の異なる{(2n+1)/2}Tの信号を信号
の立ち上がりエッジ及び立ち下がりエッジを遅延させる
インバータI1及びI2によって、信号100をT/4
遅延した信号103と信号100との論理和をとること
によってデューティ比1:1、すなわちデューティ比5
0%の(2n+1)/2逓倍信号O1を出力する。
す。本発明は、ディジタル回路によって構成された分周
回路1、インバータI1、インバータI2、インバータ
60及び論理和ゲート61からなる。図1に対応するそ
れぞれの入出力信号の波形及びタイミングを図2に示
す。ただし、信号IN1は入力信号、信号IN2はリセ
ット信号、信号100は分周回路からの出力信号、信号
O1は(2n+1)/2分周後の信号を示している。分
周回路1は、1周期Tの入力信号IN1を(2n+1)
分周する回路であるが、分周回路1の中間ノードから1
周期{(2n+1)/2}Tでデューティ比がn:n+
1になるような信号100を出力する。すなわち、デュ
ーティ比の異なる{(2n+1)/2}Tの信号を信号
の立ち上がりエッジ及び立ち下がりエッジを遅延させる
インバータI1及びI2によって、信号100をT/4
遅延した信号103と信号100との論理和をとること
によってデューティ比1:1、すなわちデューティ比5
0%の(2n+1)/2逓倍信号O1を出力する。
【0012】本発明の第1の実施例について、3/2分
周回路を例にして図3及び図4を参照しなfがら詳述す
る。ただし、図4は、図3の対応する番号の部所を流れ
る信号の波形及びタイミングを示している図3に示され
るように、3/2分周回路は入力信号を3分周する3分
周回路2、遅延回路としてのインバータI1、I2、論
理和回路61及び増幅回路としてのバッファ60によっ
て構成されている。3分周回路2は、4個のD型フリッ
プ・フロップ4、5、6、7、否定論理積回路(NAN
D)62を備える、いわゆるポリミナル・カウンタと、
論理積回路(AND)63とから構成されている。この
ポリミナル・カウンタにおいて、信号IN2はD型フリ
ップ・フロップ4、5、6、7の初期値を決める信号で
あり、信号IN2が入力されることによってD型フリッ
プ・フロップ4、7の出力104、108はローレベル
に設定され、D型フリップ・フロップ5、6の出力10
5、107はハイレベルに設定される。続いて、D型フ
リップ・フロップ4はクロック端子に入力された1周期
Tの入力信号IN1の立ち上がりエッジに応答して、D
型フリップ・フロップ7の出力108を取り込み、信号
104を出力する。D型フリップ・フロップ5は、入力
信号I1の立ち下がりエッジに応答して信号104を取
り込み、信号105を出力する。D型フリップ・フロッ
プ6は、信号IN1の立ち上がりエッジで、信号108
と信号105との否定論理積をNAND62でとった信
号を取り込み、信号107を出力する。D型フリップ・
フロップ7は、信号IN1の立ち下がりエッジに応答し
て信号107を取り込み信号108を出力する。ここ
で、AND63を使って信号105と信号107との論
理積をとることによって、(3/2)T周期でデューテ
ィ比1:2の信号100を得ることができる。
周回路を例にして図3及び図4を参照しなfがら詳述す
る。ただし、図4は、図3の対応する番号の部所を流れ
る信号の波形及びタイミングを示している図3に示され
るように、3/2分周回路は入力信号を3分周する3分
周回路2、遅延回路としてのインバータI1、I2、論
理和回路61及び増幅回路としてのバッファ60によっ
て構成されている。3分周回路2は、4個のD型フリッ
プ・フロップ4、5、6、7、否定論理積回路(NAN
D)62を備える、いわゆるポリミナル・カウンタと、
論理積回路(AND)63とから構成されている。この
ポリミナル・カウンタにおいて、信号IN2はD型フリ
ップ・フロップ4、5、6、7の初期値を決める信号で
あり、信号IN2が入力されることによってD型フリッ
プ・フロップ4、7の出力104、108はローレベル
に設定され、D型フリップ・フロップ5、6の出力10
5、107はハイレベルに設定される。続いて、D型フ
リップ・フロップ4はクロック端子に入力された1周期
Tの入力信号IN1の立ち上がりエッジに応答して、D
型フリップ・フロップ7の出力108を取り込み、信号
104を出力する。D型フリップ・フロップ5は、入力
信号I1の立ち下がりエッジに応答して信号104を取
り込み、信号105を出力する。D型フリップ・フロッ
プ6は、信号IN1の立ち上がりエッジで、信号108
と信号105との否定論理積をNAND62でとった信
号を取り込み、信号107を出力する。D型フリップ・
フロップ7は、信号IN1の立ち下がりエッジに応答し
て信号107を取り込み信号108を出力する。ここ
で、AND63を使って信号105と信号107との論
理積をとることによって、(3/2)T周期でデューテ
ィ比1:2の信号100を得ることができる。
【0013】次に、信号100をドレイン側に抵抗56
がついたPチャネルトランジスタ52と、ゲートチャネ
ル領域の面積の大きい(すなわち、駆動能力がPチャネ
ルトランジスタ52よりも大きい)Nチャネルトランジ
スタ54とからなり、出力端に容量58が接続されてい
るインバータI1の入力端に入力し、インバータI1の
出力信号101の立ち上がりカーブをなめらかにし、こ
の出力信号101を出力端に容量59が接続されている
インバータI2の入力端に入力し、インバータI2の出
力信号102の立ち下がりカーブをなめらかにする。た
だし、インバータI2はドレイン側に抵抗57が接続さ
れたNチャネルトランジスタ55とゲートチャネル領域
の大きい(すなわち、駆動能力がNチャネルトランジス
タ55よりも大きい)Pチャネルトランジスタ53とに
よって構成されている。これらのインバータI1、I2
によって遅延された信号をバッファ60によって方形波
に整形する。ここで、波形整形された信号103がイン
バータI1、I2によってT/4だけ遅延されるように
抵抗56、57及び容量58、59の値がそれぞれ設定
されていれば元の信号100と信号103との論理和を
論理和ゲート61によりとることによって図4のQ1に
示されるようなデューティ1:1、すなわちデューティ
比50%、かつ(3/2)Tの周期を持つ出力信号を生
成することができる。
がついたPチャネルトランジスタ52と、ゲートチャネ
ル領域の面積の大きい(すなわち、駆動能力がPチャネ
ルトランジスタ52よりも大きい)Nチャネルトランジ
スタ54とからなり、出力端に容量58が接続されてい
るインバータI1の入力端に入力し、インバータI1の
出力信号101の立ち上がりカーブをなめらかにし、こ
の出力信号101を出力端に容量59が接続されている
インバータI2の入力端に入力し、インバータI2の出
力信号102の立ち下がりカーブをなめらかにする。た
だし、インバータI2はドレイン側に抵抗57が接続さ
れたNチャネルトランジスタ55とゲートチャネル領域
の大きい(すなわち、駆動能力がNチャネルトランジス
タ55よりも大きい)Pチャネルトランジスタ53とに
よって構成されている。これらのインバータI1、I2
によって遅延された信号をバッファ60によって方形波
に整形する。ここで、波形整形された信号103がイン
バータI1、I2によってT/4だけ遅延されるように
抵抗56、57及び容量58、59の値がそれぞれ設定
されていれば元の信号100と信号103との論理和を
論理和ゲート61によりとることによって図4のQ1に
示されるようなデューティ1:1、すなわちデューティ
比50%、かつ(3/2)Tの周期を持つ出力信号を生
成することができる。
【0014】本発明の第2の実施例について、(5/
2)分周回路を例にして、図5及び図6を参照しながら
以下に詳述する。
2)分周回路を例にして、図5及び図6を参照しながら
以下に詳述する。
【0015】ここでは、第1の実施例で示した図3の3
/2分周回路2の代わりに5/2分周回路3を使用して
いる他は第1の実施例と同じであるため、同一のものに
は同じ参照番号を使用し、その動作については詳述しな
い。
/2分周回路2の代わりに5/2分周回路3を使用して
いる他は第1の実施例と同じであるため、同一のものに
は同じ参照番号を使用し、その動作については詳述しな
い。
【0016】(5/2)分周回路3は、6個のD型フリ
ップ・フロップ4、5、6、71、72、73と2個の
ANDゲート63と2個のNORゲート641、642
から構成されている。D型フリップ・フロップ5、7
1、72、73は入力信号IN1の立ち下がりエッジに
応答して前段のフリップ・フロップの出力を取り込む。
D型フリップ・フロップ4、6は入力信号IN1の立ち
上がりエッジに応答して前段の出力信号を取り込む。た
だし、これらのD型フリップ・フロップはリセット端子
Rに活性信号(ハイレベル)が入力されると出力Qをロ
ーレベルにし、セット端子Rに活性信号(ハイレベル)
が入力されると出力Qをハイレベルにする。信号IN2
は、このようなセット・リセット付D型フリップ・フロ
ップの初期値を決定する信号である。これらのD型フリ
ップ・フロップ4、5、6、71、72、73によって
周期Tの入力信号IN1を5分周している。ここで、1
周期が(5/2)Tの信号を作成するために、信号11
3と信号114とからANDゲート631を介して周期
が5Tの信号116を生成し、信号109と信号110
とからANDゲート632を介して信号116と位相の
異なる周期が5Tの信号117を生成する。これらの信
号116と信号117とをNORゲート64に入力し
て、それぞれ周期が5Tの信号116と信号117とを
重ね合わせることによって周期が(5/2)Tの信号1
00を生成する。ただし、信号100のデューティ比は
図4の100に示されるように2:3となっている。
ップ・フロップ4、5、6、71、72、73と2個の
ANDゲート63と2個のNORゲート641、642
から構成されている。D型フリップ・フロップ5、7
1、72、73は入力信号IN1の立ち下がりエッジに
応答して前段のフリップ・フロップの出力を取り込む。
D型フリップ・フロップ4、6は入力信号IN1の立ち
上がりエッジに応答して前段の出力信号を取り込む。た
だし、これらのD型フリップ・フロップはリセット端子
Rに活性信号(ハイレベル)が入力されると出力Qをロ
ーレベルにし、セット端子Rに活性信号(ハイレベル)
が入力されると出力Qをハイレベルにする。信号IN2
は、このようなセット・リセット付D型フリップ・フロ
ップの初期値を決定する信号である。これらのD型フリ
ップ・フロップ4、5、6、71、72、73によって
周期Tの入力信号IN1を5分周している。ここで、1
周期が(5/2)Tの信号を作成するために、信号11
3と信号114とからANDゲート631を介して周期
が5Tの信号116を生成し、信号109と信号110
とからANDゲート632を介して信号116と位相の
異なる周期が5Tの信号117を生成する。これらの信
号116と信号117とをNORゲート64に入力し
て、それぞれ周期が5Tの信号116と信号117とを
重ね合わせることによって周期が(5/2)Tの信号1
00を生成する。ただし、信号100のデューティ比は
図4の100に示されるように2:3となっている。
【0017】そこで、実施例1と同様にインバータl
1、l2で信号100の立ち上がり及び立ち下がりエッ
ジを遅延させ、バッファ60でなまった波形を方形波に
整形し、信号100をT/4遅延させた信号103を生
成する。その後、信号100とこの信号103とをOR
ゲート61により合成することによって、デューティ比
1:1、すなわちデューティ比が50%の(5/2)分
周信号を得ることができる。
1、l2で信号100の立ち上がり及び立ち下がりエッ
ジを遅延させ、バッファ60でなまった波形を方形波に
整形し、信号100をT/4遅延させた信号103を生
成する。その後、信号100とこの信号103とをOR
ゲート61により合成することによって、デューティ比
1:1、すなわちデューティ比が50%の(5/2)分
周信号を得ることができる。
【0018】
【発明の効果】このように、入力信号の1周期をTとし
て(2n+1)/2分周を行ったとき、従来技術にて説
明した通常の逓倍回路を使用したときには抵抗及び容量
によって設定されるアナログディレイの遅延値がT/2
までずれると、クロックパルスとしての出力信号を得る
ことができないが、本発明の構成ではアナログディレイ
の遅延値が(n+1)T/2までずれなければクロック
パルスとして出力信号を得ることができ、遅延時間がば
らつき等によって変動した場合でもクロックパルスを出
力することができる信頼性の高いクロック生成回路を提
供することができる。
て(2n+1)/2分周を行ったとき、従来技術にて説
明した通常の逓倍回路を使用したときには抵抗及び容量
によって設定されるアナログディレイの遅延値がT/2
までずれると、クロックパルスとしての出力信号を得る
ことができないが、本発明の構成ではアナログディレイ
の遅延値が(n+1)T/2までずれなければクロック
パルスとして出力信号を得ることができ、遅延時間がば
らつき等によって変動した場合でもクロックパルスを出
力することができる信頼性の高いクロック生成回路を提
供することができる。
【0019】
【図1】本発明の実施の形態を表すブロック図。
【図2】図1の各ノードの波形図。
【図3】本発明の第1の実施例を表す回路図。
【図4】図3の各ノードの波形図。
【図5】本発明の第2の実施例を表す回路図。
【図6】図5の各ノードの波形図。
【図7】従来の2逓倍回路を表す回路図。
【図8】図7の各ノードの波形図。
【図9】従来の分周回路を表す回路図。
【図10】図9の各ノードの波形図
I1 立ち上がり遅延用インバータ I2 立ち下がり遅延用インバータ 2 3分周回路 3 5分周回路 4、5、6、7、71、72、73 D型フリップフロ
ップ 60 バッファ回路 61 OR回路 62 NAND回路 63、631、632 AND回路 64 NOR回路
ップ 60 バッファ回路 61 OR回路 62 NAND回路 63、631、632 AND回路 64 NOR回路
Claims (8)
- 【請求項1】入力端子にクロックパルスが入力されこの
クロックパルスを分周して出力する分周回路と、前記分
周回路の出力を受け所定時間遅延して出力する遅延回路
と、前記分周回路の出力と前記遅延回路の出力とを合成
して出力するゲート回路とを備えることを特徴とするク
ロック生成回路。 - 【請求項2】前記分周回路は前記クロックパルスを奇数
倍して出力することを特徴とする請求項1記載のクロッ
ク生成回路。 - 【請求項3】前記クロックパルスの周期がTのとき前記
遅延回路は前記分周回路からの出力をT/4周期遅延さ
せて出力することを特徴とする請求項1および2記載の
クロック生成回路。 - 【請求項4】前記遅延回路は、前記分周回路の出力の立
ち上がりエッジおよび立ち下がりエッジを緩やかにして
出力する回路手段を備えることを特徴とする請求項3記
載のクロック生成回路。 - 【請求項5】前記遅延回路は、前記回路手段から出力さ
れた立ち上がりエッジおよび立ち下がりエッジの緩やか
になった信号を方形波に波形整形して前記ゲート手段に
供給するバッファ手段を備えることを特徴とする請求項
4記載のクロック生成回路。 - 【請求項6】前記遅延回路は、第1、第2のインバータ
回路およびバッファ手段によって構成されており、前記
第1のインバータ回路は第1の電源ラインと第1の節点
との間に接続されゲートに前記分周回路の出力が入力さ
れる一導電型の第1のトランジスタと、前記第1の節点
と第2の節点との間に接続された第1の抵抗素子と、前
記第2の節点と第2の電源ラインとの間に接続されゲー
トに前記分周回路の出力が入力される第二導電型の第2
のトランジスタと、前記第2の節点に接続された第1の
容量素子とを備え、前記第2のインバータ回路は、前記
第1の電源ラインと第3の節点との間に接続されゲート
が前記第2の節点に接続された前記一導電型の第3のト
ランジスタと、前記第3の節点と第4の節点との間に接
続された第2の抵抗素子と、前記第4の節点と前記第2
の電源ラインとの間に接続されゲートが前記第2の節点
に接続された前記第二導電型の第4のトランジスタと、
前記第3の節点に接続された第2の容量素子とを備え、
前記バッファ手段は前記第3の節点に出力される信号を
方形波に波形整形して前記ゲート手段に出力することを
特徴とする請求項4に記載のクロック生成回路。 - 【請求項7】前記分周回路は、デューティ比がn:n+
1の出力信号を出力することを特徴とする請求項2記載
のクロック生成回路。 - 【請求項8】入力信号を受けデューティ比がn:n+1
かつ(2n+1)倍の分周信号を出力する分周回路と、
前記分周信号を受け前記入力信号の周期がTのときに前
記分周信号をT/4周期遅延した遅延信号を出力する遅
延回路と、前記分周信号と前記遅延信号とを合成してデ
ューティ比が1:1かつ(2n+1)/2分周された信
号を生成するゲート手段とを備えることを特徴とするク
ロック生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8236019A JPH1084277A (ja) | 1996-09-06 | 1996-09-06 | クロック生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8236019A JPH1084277A (ja) | 1996-09-06 | 1996-09-06 | クロック生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1084277A true JPH1084277A (ja) | 1998-03-31 |
Family
ID=16994571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8236019A Pending JPH1084277A (ja) | 1996-09-06 | 1996-09-06 | クロック生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1084277A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101579474B1 (ko) * | 2014-08-08 | 2015-12-22 | 아주대학교산학협력단 | 펄스 생성 장치 |
-
1996
- 1996-09-06 JP JP8236019A patent/JPH1084277A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101579474B1 (ko) * | 2014-08-08 | 2015-12-22 | 아주대학교산학협력단 | 펄스 생성 장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |