JPH1084277A - クロック生成回路 - Google Patents
クロック生成回路Info
- Publication number
- JPH1084277A JPH1084277A JP8236019A JP23601996A JPH1084277A JP H1084277 A JPH1084277 A JP H1084277A JP 8236019 A JP8236019 A JP 8236019A JP 23601996 A JP23601996 A JP 23601996A JP H1084277 A JPH1084277 A JP H1084277A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- node
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】周期Ｔの入力信号を（２ｎ＋１）／２分周した
出力信号を遅延素子のばらつき等があっても安定して供
給する回路を提供すること。 【解決手段】周期Ｔの入力信号ＩＮ１を（２ｎ＋１）分
周する（２ｎ＋１）分周回路１と、（２ｎ＋１）分周回
路１の出力をＴ／４周期遅らせる遅延回路Ｉ１，Ｉ２
と、（２ｎ＋１）分周回路１からの出力と遅延回路Ｉ
１，Ｉ２からの出力とを合成して出力するＯＲ回路６１
とを備える。
出力信号を遅延素子のばらつき等があっても安定して供
給する回路を提供すること。 【解決手段】周期Ｔの入力信号ＩＮ１を（２ｎ＋１）分
周する（２ｎ＋１）分周回路１と、（２ｎ＋１）分周回
路１の出力をＴ／４周期遅らせる遅延回路Ｉ１，Ｉ２
と、（２ｎ＋１）分周回路１からの出力と遅延回路Ｉ
１，Ｉ２からの出力とを合成して出力するＯＲ回路６１
とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成回路
に関し、特に分周回路を有するクロック生成回路に関す
る。
に関し、特に分周回路を有するクロック生成回路に関す
る。
【０００２】
【従来の技術】近年、マイクロコンピュータのシステム
クロックとして使用されているクロックの周波数と、マ
イクロコンピュータ内部で特定の目的に使用されるクロ
ックの周波数が異なる場合が、特に通信の分野で起こっ
ており、システムクロックから必要とされるクロックを
生成するために偶数逓倍および奇数分周を行う回路が広
く使用されている。
クロックとして使用されているクロックの周波数と、マ
イクロコンピュータ内部で特定の目的に使用されるクロ
ックの周波数が異なる場合が、特に通信の分野で起こっ
ており、システムクロックから必要とされるクロックを
生成するために偶数逓倍および奇数分周を行う回路が広
く使用されている。
【０００３】このような、入力されたクロックを偶数逓
倍し奇数分周する回路は、例えば実公平６−３３７１０
号公報に示されるような逓倍回路と、特開平５−２５９
８９５号公報に示されるような分周回路とを組み合わせ
て構成されていた。
倍し奇数分周する回路は、例えば実公平６−３３７１０
号公報に示されるような逓倍回路と、特開平５−２５９
８９５号公報に示されるような分周回路とを組み合わせ
て構成されていた。
【０００４】この従来から使用されている２逓倍回路を
図７に示す。２逓倍回路は入力端子ＩＮ３に入力された
信号１１８と、この信号を抵抗６６、容量６７によって
遅延した信号１１９とが入力される排他的否定論理和回
路６５と、データ（Ｄ）入力が常に接地（ローレベル）
固定で、セット端子に入力端子ＩＮ３からの入力信号が
入力されるとともにクロック入力端子に排他的否定論理
和回路６５からの出力信号１２０が入力されるＤ型フリ
ップ・フロップ８１と、Ｄ入力が常にハイレベル固定
で、リセット端子にインバータ６０を介して入力端子Ｉ
Ｎ３に入力された入力信号の反転した信号が入力される
とともにクロック入力端子に出力信号１２０が入力され
たＤ型フリップ・フロップ８２と、２つのＤ型フリップ
・フロップ８１、８２の出力が入力される排他的否定論
理和回路６８とによって構成され、この排他的否定論理
和回路６８の出力が接続された出力端子１２３に入力信
号を２逓倍した信号が出力される。それぞれの、部分に
おける信号の波形及びタイミングを図８に示す。ただ
し、図８中の番号は図７における各端子もしくは配線の
番号に対応している。このように、抵抗６６と容量６７
との値によってデューティ５０％の逓倍信号をつくって
いる。
図７に示す。２逓倍回路は入力端子ＩＮ３に入力された
信号１１８と、この信号を抵抗６６、容量６７によって
遅延した信号１１９とが入力される排他的否定論理和回
路６５と、データ（Ｄ）入力が常に接地（ローレベル）
固定で、セット端子に入力端子ＩＮ３からの入力信号が
入力されるとともにクロック入力端子に排他的否定論理
和回路６５からの出力信号１２０が入力されるＤ型フリ
ップ・フロップ８１と、Ｄ入力が常にハイレベル固定
で、リセット端子にインバータ６０を介して入力端子Ｉ
Ｎ３に入力された入力信号の反転した信号が入力される
とともにクロック入力端子に出力信号１２０が入力され
たＤ型フリップ・フロップ８２と、２つのＤ型フリップ
・フロップ８１、８２の出力が入力される排他的否定論
理和回路６８とによって構成され、この排他的否定論理
和回路６８の出力が接続された出力端子１２３に入力信
号を２逓倍した信号が出力される。それぞれの、部分に
おける信号の波形及びタイミングを図８に示す。ただ
し、図８中の番号は図７における各端子もしくは配線の
番号に対応している。このように、抵抗６６と容量６７
との値によってデューティ５０％の逓倍信号をつくって
いる。
【０００５】次に、従来から使用されている３分周回路
を図９に示す。３分周回路は２つのＪ・Ｋフリップ・フ
ロップ回路９１、９２と、Ｄ型フリップ・フロップ１０
と、論理和回路６１とから構成されている。Ｊ・Ｋフリ
ップ・フロップ９１のクロック入力端子には排他的否定
論理和回路６８からの出力信号が出力端子１２３を介し
て入力され、Ｊ入力端子にはＪ・Ｋフリップ・フロップ
９２の負論理出力Ｑ／が入力され、Ｊ・Ｋフリップ・フ
ロップ９２のクロック入力端子には出力端子１２３を介
して出力信号が入力され、Ｊ入力にはＪ・Ｋフリップ・
フロップ９１の正論理出力Ｑが入力されている。そし
て、この２つのＪ・Ｋフリップ・フロップ９１、９２に
よって出力端子１２３を介して供給されるクロックを２
分周している。さらに、Ｄ型フリップ・フロップでは、
Ｄ入力にＪ・Ｋフリップ・フロップの正論理出力Ｑが入
力され、クロック入力端に出力端子１２３を介して出力
信号が入力されている。このＤ型フリップ・フロップ１
０によって、出力端子を介して供給されるクロックを２
分周しているが、この２分周されたクロックは、Ｊ・Ｋ
フリップ・フロップ９２の２分周出力とは出力端子１２
３に供給されるクロックに対して１／２周期ずれたクロ
ックとなっている。したがって、Ｊ・Ｋフリップフロッ
プ９２の正論理出力１２５とＤ型フリップ・フロップ１
０の正論理出力１２６との論理和を論理和回路６１によ
ってとることによって、出力端子Ｏ２に入力端子Ｉ３に
入力されたクロック信号を３／２分周したデューティ５
０％の信号を出力することができる。それぞれの部分に
おける信号の波形及びタイミングを図１０に示す。図１
０中の参照番号は図９の対応する個所を示している。
を図９に示す。３分周回路は２つのＪ・Ｋフリップ・フ
ロップ回路９１、９２と、Ｄ型フリップ・フロップ１０
と、論理和回路６１とから構成されている。Ｊ・Ｋフリ
ップ・フロップ９１のクロック入力端子には排他的否定
論理和回路６８からの出力信号が出力端子１２３を介し
て入力され、Ｊ入力端子にはＪ・Ｋフリップ・フロップ
９２の負論理出力Ｑ／が入力され、Ｊ・Ｋフリップ・フ
ロップ９２のクロック入力端子には出力端子１２３を介
して出力信号が入力され、Ｊ入力にはＪ・Ｋフリップ・
フロップ９１の正論理出力Ｑが入力されている。そし
て、この２つのＪ・Ｋフリップ・フロップ９１、９２に
よって出力端子１２３を介して供給されるクロックを２
分周している。さらに、Ｄ型フリップ・フロップでは、
Ｄ入力にＪ・Ｋフリップ・フロップの正論理出力Ｑが入
力され、クロック入力端に出力端子１２３を介して出力
信号が入力されている。このＤ型フリップ・フロップ１
０によって、出力端子を介して供給されるクロックを２
分周しているが、この２分周されたクロックは、Ｊ・Ｋ
フリップ・フロップ９２の２分周出力とは出力端子１２
３に供給されるクロックに対して１／２周期ずれたクロ
ックとなっている。したがって、Ｊ・Ｋフリップフロッ
プ９２の正論理出力１２５とＤ型フリップ・フロップ１
０の正論理出力１２６との論理和を論理和回路６１によ
ってとることによって、出力端子Ｏ２に入力端子Ｉ３に
入力されたクロック信号を３／２分周したデューティ５
０％の信号を出力することができる。それぞれの部分に
おける信号の波形及びタイミングを図１０に示す。図１
０中の参照番号は図９の対応する個所を示している。
【０００６】このように、２逓倍した後に３分周すると
非常に簡単に３／２分周したクロック信号を得ることが
できる。
非常に簡単に３／２分周したクロック信号を得ることが
できる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たように、デューティ５０％の信号を２逓倍するために
は、入力信号と入力信号を遅延させた信号との排他的否
定論理和をとっている。そのため、入力信号の１周期を
Ｔとすると、抵抗の値及び容量の値のばらつきによって
遅延時間がＴ／２ずれると、すなわち、信号１１９の周
期が２倍になると、クロックが全く出力されなくなる。
そのうえ、周波数が高くなればなるほどＴの値が小さく
なるため、出力に対する遅延時間のマージンがさらに減
少する。
たように、デューティ５０％の信号を２逓倍するために
は、入力信号と入力信号を遅延させた信号との排他的否
定論理和をとっている。そのため、入力信号の１周期を
Ｔとすると、抵抗の値及び容量の値のばらつきによって
遅延時間がＴ／２ずれると、すなわち、信号１１９の周
期が２倍になると、クロックが全く出力されなくなる。
そのうえ、周波数が高くなればなるほどＴの値が小さく
なるため、出力に対する遅延時間のマージンがさらに減
少する。
【０００８】したがって、本発明の目的は、出力に対す
る遅延時間のマージンを増加させることができるクロッ
ク生成回路を提供することにある。
る遅延時間のマージンを増加させることができるクロッ
ク生成回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のクロック生成回
路は、入力端子にクロックパルスが入力されこのクロッ
クパルスを分周して出力する分周回路と、前記分周回路
の出力を受け所定時間遅延して出力する遅延回路と、前
記分周回路の出力と前記遅延回路の出力とを合成して出
力するゲート回路とを備えることを特徴とする。
路は、入力端子にクロックパルスが入力されこのクロッ
クパルスを分周して出力する分周回路と、前記分周回路
の出力を受け所定時間遅延して出力する遅延回路と、前
記分周回路の出力と前記遅延回路の出力とを合成して出
力するゲート回路とを備えることを特徴とする。
【００１０】このように、入力されるクロック信号の分
周を行った後に遅延回路を用いて分周信号を遅延するこ
とによって、分周された信号と遅延された信号とから求
められるクロック信号では、遅延回路のアナログ遅延の
値が変動したときにクロック信号が出力可能になる変動
に対するマージンを向上させることができる。
周を行った後に遅延回路を用いて分周信号を遅延するこ
とによって、分周された信号と遅延された信号とから求
められるクロック信号では、遅延回路のアナログ遅延の
値が変動したときにクロック信号が出力可能になる変動
に対するマージンを向上させることができる。
【００１１】
【発明の実施の形態】本発明の実施の形態を図１に示
す。本発明は、ディジタル回路によって構成された分周
回路１、インバータＩ１、インバータＩ２、インバータ
６０及び論理和ゲート６１からなる。図１に対応するそ
れぞれの入出力信号の波形及びタイミングを図２に示
す。ただし、信号ＩＮ１は入力信号、信号ＩＮ２はリセ
ット信号、信号１００は分周回路からの出力信号、信号
Ｏ１は（２ｎ＋１）／２分周後の信号を示している。分
周回路１は、１周期Ｔの入力信号ＩＮ１を（２ｎ＋１）
分周する回路であるが、分周回路１の中間ノードから１
周期｛（２ｎ＋１）／２｝Ｔでデューティ比がｎ：ｎ＋
１になるような信号１００を出力する。すなわち、デュ
ーティ比の異なる｛（２ｎ＋１）／２｝Ｔの信号を信号
の立ち上がりエッジ及び立ち下がりエッジを遅延させる
インバータＩ１及びＩ２によって、信号１００をＴ／４
遅延した信号１０３と信号１００との論理和をとること
によってデューティ比１：１、すなわちデューティ比５
０％の（２ｎ＋１）／２逓倍信号Ｏ１を出力する。
す。本発明は、ディジタル回路によって構成された分周
回路１、インバータＩ１、インバータＩ２、インバータ
６０及び論理和ゲート６１からなる。図１に対応するそ
れぞれの入出力信号の波形及びタイミングを図２に示
す。ただし、信号ＩＮ１は入力信号、信号ＩＮ２はリセ
ット信号、信号１００は分周回路からの出力信号、信号
Ｏ１は（２ｎ＋１）／２分周後の信号を示している。分
周回路１は、１周期Ｔの入力信号ＩＮ１を（２ｎ＋１）
分周する回路であるが、分周回路１の中間ノードから１
周期｛（２ｎ＋１）／２｝Ｔでデューティ比がｎ：ｎ＋
１になるような信号１００を出力する。すなわち、デュ
ーティ比の異なる｛（２ｎ＋１）／２｝Ｔの信号を信号
の立ち上がりエッジ及び立ち下がりエッジを遅延させる
インバータＩ１及びＩ２によって、信号１００をＴ／４
遅延した信号１０３と信号１００との論理和をとること
によってデューティ比１：１、すなわちデューティ比５
０％の（２ｎ＋１）／２逓倍信号Ｏ１を出力する。
【００１２】本発明の第１の実施例について、３／２分
周回路を例にして図３及び図４を参照しなｆがら詳述す
る。ただし、図４は、図３の対応する番号の部所を流れ
る信号の波形及びタイミングを示している図３に示され
るように、３／２分周回路は入力信号を３分周する３分
周回路２、遅延回路としてのインバータＩ１、Ｉ２、論
理和回路６１及び増幅回路としてのバッファ６０によっ
て構成されている。３分周回路２は、４個のＤ型フリッ
プ・フロップ４、５、６、７、否定論理積回路（ＮＡＮ
Ｄ）６２を備える、いわゆるポリミナル・カウンタと、
論理積回路（ＡＮＤ）６３とから構成されている。この
ポリミナル・カウンタにおいて、信号ＩＮ２はＤ型フリ
ップ・フロップ４、５、６、７の初期値を決める信号で
あり、信号ＩＮ２が入力されることによってＤ型フリッ
プ・フロップ４、７の出力１０４、１０８はローレベル
に設定され、Ｄ型フリップ・フロップ５、６の出力１０
５、１０７はハイレベルに設定される。続いて、Ｄ型フ
リップ・フロップ４はクロック端子に入力された１周期
Ｔの入力信号ＩＮ１の立ち上がりエッジに応答して、Ｄ
型フリップ・フロップ７の出力１０８を取り込み、信号
１０４を出力する。Ｄ型フリップ・フロップ５は、入力
信号Ｉ１の立ち下がりエッジに応答して信号１０４を取
り込み、信号１０５を出力する。Ｄ型フリップ・フロッ
プ６は、信号ＩＮ１の立ち上がりエッジで、信号１０８
と信号１０５との否定論理積をＮＡＮＤ６２でとった信
号を取り込み、信号１０７を出力する。Ｄ型フリップ・
フロップ７は、信号ＩＮ１の立ち下がりエッジに応答し
て信号１０７を取り込み信号１０８を出力する。ここ
で、ＡＮＤ６３を使って信号１０５と信号１０７との論
理積をとることによって、（３／２）Ｔ周期でデューテ
ィ比１：２の信号１００を得ることができる。
周回路を例にして図３及び図４を参照しなｆがら詳述す
る。ただし、図４は、図３の対応する番号の部所を流れ
る信号の波形及びタイミングを示している図３に示され
るように、３／２分周回路は入力信号を３分周する３分
周回路２、遅延回路としてのインバータＩ１、Ｉ２、論
理和回路６１及び増幅回路としてのバッファ６０によっ
て構成されている。３分周回路２は、４個のＤ型フリッ
プ・フロップ４、５、６、７、否定論理積回路（ＮＡＮ
Ｄ）６２を備える、いわゆるポリミナル・カウンタと、
論理積回路（ＡＮＤ）６３とから構成されている。この
ポリミナル・カウンタにおいて、信号ＩＮ２はＤ型フリ
ップ・フロップ４、５、６、７の初期値を決める信号で
あり、信号ＩＮ２が入力されることによってＤ型フリッ
プ・フロップ４、７の出力１０４、１０８はローレベル
に設定され、Ｄ型フリップ・フロップ５、６の出力１０
５、１０７はハイレベルに設定される。続いて、Ｄ型フ
リップ・フロップ４はクロック端子に入力された１周期
Ｔの入力信号ＩＮ１の立ち上がりエッジに応答して、Ｄ
型フリップ・フロップ７の出力１０８を取り込み、信号
１０４を出力する。Ｄ型フリップ・フロップ５は、入力
信号Ｉ１の立ち下がりエッジに応答して信号１０４を取
り込み、信号１０５を出力する。Ｄ型フリップ・フロッ
プ６は、信号ＩＮ１の立ち上がりエッジで、信号１０８
と信号１０５との否定論理積をＮＡＮＤ６２でとった信
号を取り込み、信号１０７を出力する。Ｄ型フリップ・
フロップ７は、信号ＩＮ１の立ち下がりエッジに応答し
て信号１０７を取り込み信号１０８を出力する。ここ
で、ＡＮＤ６３を使って信号１０５と信号１０７との論
理積をとることによって、（３／２）Ｔ周期でデューテ
ィ比１：２の信号１００を得ることができる。
【００１３】次に、信号１００をドレイン側に抵抗５６
がついたＰチャネルトランジスタ５２と、ゲートチャネ
ル領域の面積の大きい（すなわち、駆動能力がＰチャネ
ルトランジスタ５２よりも大きい）Ｎチャネルトランジ
スタ５４とからなり、出力端に容量５８が接続されてい
るインバータＩ１の入力端に入力し、インバータＩ１の
出力信号１０１の立ち上がりカーブをなめらかにし、こ
の出力信号１０１を出力端に容量５９が接続されている
インバータＩ２の入力端に入力し、インバータＩ２の出
力信号１０２の立ち下がりカーブをなめらかにする。た
だし、インバータＩ２はドレイン側に抵抗５７が接続さ
れたＮチャネルトランジスタ５５とゲートチャネル領域
の大きい（すなわち、駆動能力がＮチャネルトランジス
タ５５よりも大きい）Ｐチャネルトランジスタ５３とに
よって構成されている。これらのインバータＩ１、Ｉ２
によって遅延された信号をバッファ６０によって方形波
に整形する。ここで、波形整形された信号１０３がイン
バータＩ１、Ｉ２によってＴ／４だけ遅延されるように
抵抗５６、５７及び容量５８、５９の値がそれぞれ設定
されていれば元の信号１００と信号１０３との論理和を
論理和ゲート６１によりとることによって図４のＱ１に
示されるようなデューティ１：１、すなわちデューティ
比５０％、かつ（３／２）Ｔの周期を持つ出力信号を生
成することができる。
がついたＰチャネルトランジスタ５２と、ゲートチャネ
ル領域の面積の大きい（すなわち、駆動能力がＰチャネ
ルトランジスタ５２よりも大きい）Ｎチャネルトランジ
スタ５４とからなり、出力端に容量５８が接続されてい
るインバータＩ１の入力端に入力し、インバータＩ１の
出力信号１０１の立ち上がりカーブをなめらかにし、こ
の出力信号１０１を出力端に容量５９が接続されている
インバータＩ２の入力端に入力し、インバータＩ２の出
力信号１０２の立ち下がりカーブをなめらかにする。た
だし、インバータＩ２はドレイン側に抵抗５７が接続さ
れたＮチャネルトランジスタ５５とゲートチャネル領域
の大きい（すなわち、駆動能力がＮチャネルトランジス
タ５５よりも大きい）Ｐチャネルトランジスタ５３とに
よって構成されている。これらのインバータＩ１、Ｉ２
によって遅延された信号をバッファ６０によって方形波
に整形する。ここで、波形整形された信号１０３がイン
バータＩ１、Ｉ２によってＴ／４だけ遅延されるように
抵抗５６、５７及び容量５８、５９の値がそれぞれ設定
されていれば元の信号１００と信号１０３との論理和を
論理和ゲート６１によりとることによって図４のＱ１に
示されるようなデューティ１：１、すなわちデューティ
比５０％、かつ（３／２）Ｔの周期を持つ出力信号を生
成することができる。
【００１４】本発明の第２の実施例について、（５／
２）分周回路を例にして、図５及び図６を参照しながら
以下に詳述する。
２）分周回路を例にして、図５及び図６を参照しながら
以下に詳述する。
【００１５】ここでは、第１の実施例で示した図３の３
／２分周回路２の代わりに５／２分周回路３を使用して
いる他は第１の実施例と同じであるため、同一のものに
は同じ参照番号を使用し、その動作については詳述しな
い。
／２分周回路２の代わりに５／２分周回路３を使用して
いる他は第１の実施例と同じであるため、同一のものに
は同じ参照番号を使用し、その動作については詳述しな
い。
【００１６】（５／２）分周回路３は、６個のＤ型フリ
ップ・フロップ４、５、６、７１、７２、７３と２個の
ＡＮＤゲート６３と２個のＮＯＲゲート６４１、６４２
から構成されている。Ｄ型フリップ・フロップ５、７
１、７２、７３は入力信号ＩＮ１の立ち下がりエッジに
応答して前段のフリップ・フロップの出力を取り込む。
Ｄ型フリップ・フロップ４、６は入力信号ＩＮ１の立ち
上がりエッジに応答して前段の出力信号を取り込む。た
だし、これらのＤ型フリップ・フロップはリセット端子
Ｒに活性信号（ハイレベル）が入力されると出力Ｑをロ
ーレベルにし、セット端子Ｒに活性信号（ハイレベル）
が入力されると出力Ｑをハイレベルにする。信号ＩＮ２
は、このようなセット・リセット付Ｄ型フリップ・フロ
ップの初期値を決定する信号である。これらのＤ型フリ
ップ・フロップ４、５、６、７１、７２、７３によって
周期Ｔの入力信号ＩＮ１を５分周している。ここで、１
周期が（５／２）Ｔの信号を作成するために、信号１１
３と信号１１４とからＡＮＤゲート６３１を介して周期
が５Ｔの信号１１６を生成し、信号１０９と信号１１０
とからＡＮＤゲート６３２を介して信号１１６と位相の
異なる周期が５Ｔの信号１１７を生成する。これらの信
号１１６と信号１１７とをＮＯＲゲート６４に入力し
て、それぞれ周期が５Ｔの信号１１６と信号１１７とを
重ね合わせることによって周期が（５／２）Ｔの信号１
００を生成する。ただし、信号１００のデューティ比は
図４の１００に示されるように２：３となっている。
ップ・フロップ４、５、６、７１、７２、７３と２個の
ＡＮＤゲート６３と２個のＮＯＲゲート６４１、６４２
から構成されている。Ｄ型フリップ・フロップ５、７
１、７２、７３は入力信号ＩＮ１の立ち下がりエッジに
応答して前段のフリップ・フロップの出力を取り込む。
Ｄ型フリップ・フロップ４、６は入力信号ＩＮ１の立ち
上がりエッジに応答して前段の出力信号を取り込む。た
だし、これらのＤ型フリップ・フロップはリセット端子
Ｒに活性信号（ハイレベル）が入力されると出力Ｑをロ
ーレベルにし、セット端子Ｒに活性信号（ハイレベル）
が入力されると出力Ｑをハイレベルにする。信号ＩＮ２
は、このようなセット・リセット付Ｄ型フリップ・フロ
ップの初期値を決定する信号である。これらのＤ型フリ
ップ・フロップ４、５、６、７１、７２、７３によって
周期Ｔの入力信号ＩＮ１を５分周している。ここで、１
周期が（５／２）Ｔの信号を作成するために、信号１１
３と信号１１４とからＡＮＤゲート６３１を介して周期
が５Ｔの信号１１６を生成し、信号１０９と信号１１０
とからＡＮＤゲート６３２を介して信号１１６と位相の
異なる周期が５Ｔの信号１１７を生成する。これらの信
号１１６と信号１１７とをＮＯＲゲート６４に入力し
て、それぞれ周期が５Ｔの信号１１６と信号１１７とを
重ね合わせることによって周期が（５／２）Ｔの信号１
００を生成する。ただし、信号１００のデューティ比は
図４の１００に示されるように２：３となっている。
【００１７】そこで、実施例１と同様にインバータｌ
１、ｌ２で信号１００の立ち上がり及び立ち下がりエッ
ジを遅延させ、バッファ６０でなまった波形を方形波に
整形し、信号１００をＴ／４遅延させた信号１０３を生
成する。その後、信号１００とこの信号１０３とをＯＲ
ゲート６１により合成することによって、デューティ比
１：１、すなわちデューティ比が５０％の（５／２）分
周信号を得ることができる。
１、ｌ２で信号１００の立ち上がり及び立ち下がりエッ
ジを遅延させ、バッファ６０でなまった波形を方形波に
整形し、信号１００をＴ／４遅延させた信号１０３を生
成する。その後、信号１００とこの信号１０３とをＯＲ
ゲート６１により合成することによって、デューティ比
１：１、すなわちデューティ比が５０％の（５／２）分
周信号を得ることができる。
【００１８】
【発明の効果】このように、入力信号の１周期をＴとし
て（２ｎ＋１）／２分周を行ったとき、従来技術にて説
明した通常の逓倍回路を使用したときには抵抗及び容量
によって設定されるアナログディレイの遅延値がＴ／２
までずれると、クロックパルスとしての出力信号を得る
ことができないが、本発明の構成ではアナログディレイ
の遅延値が（ｎ＋１）Ｔ／２までずれなければクロック
パルスとして出力信号を得ることができ、遅延時間がば
らつき等によって変動した場合でもクロックパルスを出
力することができる信頼性の高いクロック生成回路を提
供することができる。
て（２ｎ＋１）／２分周を行ったとき、従来技術にて説
明した通常の逓倍回路を使用したときには抵抗及び容量
によって設定されるアナログディレイの遅延値がＴ／２
までずれると、クロックパルスとしての出力信号を得る
ことができないが、本発明の構成ではアナログディレイ
の遅延値が（ｎ＋１）Ｔ／２までずれなければクロック
パルスとして出力信号を得ることができ、遅延時間がば
らつき等によって変動した場合でもクロックパルスを出
力することができる信頼性の高いクロック生成回路を提
供することができる。
【００１９】
【図１】本発明の実施の形態を表すブロック図。
【図２】図１の各ノードの波形図。
【図３】本発明の第１の実施例を表す回路図。
【図４】図３の各ノードの波形図。
【図５】本発明の第２の実施例を表す回路図。
【図６】図５の各ノードの波形図。
【図７】従来の２逓倍回路を表す回路図。
【図８】図７の各ノードの波形図。
【図９】従来の分周回路を表す回路図。
【図１０】図９の各ノードの波形図
Ｉ１ 立ち上がり遅延用インバータ Ｉ２ 立ち下がり遅延用インバータ ２ ３分周回路 ３ ５分周回路 ４、５、６、７、７１、７２、７３ Ｄ型フリップフロ
ップ ６０ バッファ回路 ６１ ＯＲ回路 ６２ ＮＡＮＤ回路 ６３、６３１、６３２ ＡＮＤ回路 ６４ ＮＯＲ回路
ップ ６０ バッファ回路 ６１ ＯＲ回路 ６２ ＮＡＮＤ回路 ６３、６３１、６３２ ＡＮＤ回路 ６４ ＮＯＲ回路
Claims (8)
- 【請求項１】入力端子にクロックパルスが入力されこの
クロックパルスを分周して出力する分周回路と、前記分
周回路の出力を受け所定時間遅延して出力する遅延回路
と、前記分周回路の出力と前記遅延回路の出力とを合成
して出力するゲート回路とを備えることを特徴とするク
ロック生成回路。 - 【請求項２】前記分周回路は前記クロックパルスを奇数
倍して出力することを特徴とする請求項１記載のクロッ
ク生成回路。 - 【請求項３】前記クロックパルスの周期がＴのとき前記
遅延回路は前記分周回路からの出力をＴ／４周期遅延さ
せて出力することを特徴とする請求項１および２記載の
クロック生成回路。 - 【請求項４】前記遅延回路は、前記分周回路の出力の立
ち上がりエッジおよび立ち下がりエッジを緩やかにして
出力する回路手段を備えることを特徴とする請求項３記
載のクロック生成回路。 - 【請求項５】前記遅延回路は、前記回路手段から出力さ
れた立ち上がりエッジおよび立ち下がりエッジの緩やか
になった信号を方形波に波形整形して前記ゲート手段に
供給するバッファ手段を備えることを特徴とする請求項
４記載のクロック生成回路。 - 【請求項６】前記遅延回路は、第１、第２のインバータ
回路およびバッファ手段によって構成されており、前記
第１のインバータ回路は第１の電源ラインと第１の節点
との間に接続されゲートに前記分周回路の出力が入力さ
れる一導電型の第１のトランジスタと、前記第１の節点
と第２の節点との間に接続された第１の抵抗素子と、前
記第２の節点と第２の電源ラインとの間に接続されゲー
トに前記分周回路の出力が入力される第二導電型の第２
のトランジスタと、前記第２の節点に接続された第１の
容量素子とを備え、前記第２のインバータ回路は、前記
第１の電源ラインと第３の節点との間に接続されゲート
が前記第２の節点に接続された前記一導電型の第３のト
ランジスタと、前記第３の節点と第４の節点との間に接
続された第２の抵抗素子と、前記第４の節点と前記第２
の電源ラインとの間に接続されゲートが前記第２の節点
に接続された前記第二導電型の第４のトランジスタと、
前記第３の節点に接続された第２の容量素子とを備え、
前記バッファ手段は前記第３の節点に出力される信号を
方形波に波形整形して前記ゲート手段に出力することを
特徴とする請求項４に記載のクロック生成回路。 - 【請求項７】前記分周回路は、デューティ比がｎ：ｎ＋
１の出力信号を出力することを特徴とする請求項２記載
のクロック生成回路。 - 【請求項８】入力信号を受けデューティ比がｎ：ｎ＋１
かつ（２ｎ＋１）倍の分周信号を出力する分周回路と、
前記分周信号を受け前記入力信号の周期がＴのときに前
記分周信号をＴ／４周期遅延した遅延信号を出力する遅
延回路と、前記分周信号と前記遅延信号とを合成してデ
ューティ比が１：１かつ（２ｎ＋１）／２分周された信
号を生成するゲート手段とを備えることを特徴とするク
ロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236019A JPH1084277A (ja) | 1996-09-06 | 1996-09-06 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236019A JPH1084277A (ja) | 1996-09-06 | 1996-09-06 | クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084277A true JPH1084277A (ja) | 1998-03-31 |
Family
ID=16994571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236019A Pending JPH1084277A (ja) | 1996-09-06 | 1996-09-06 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101579474B1 (ko) * | 2014-08-08 | 2015-12-22 | 아주대학교산학협력단 | 펄스 생성 장치 |
-
1996
- 1996-09-06 JP JP8236019A patent/JPH1084277A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101579474B1 (ko) * | 2014-08-08 | 2015-12-22 | 아주대학교산학협력단 | 펄스 생성 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100200892B1 (ko) | 클록발생회로, 피엘엘회로와 도체장치 및 블록발생회로의 설계방법 | |
| US6507230B1 (en) | Clock generator having a deskewer | |
| JP2877205B2 (ja) | ２相ノンオーバラップ信号生成回路 | |
| JP2611034B2 (ja) | 遅延回路 | |
| JPH1084277A (ja) | クロック生成回路 | |
| US6061804A (en) | Pulse generating circuit for providing a low-noise microprocessor clock signal | |
| JPS6244727B2 (ja) | ||
| JP3028023B2 (ja) | 集積化ディジタル回路 | |
| JP2659186B2 (ja) | デイジタル可変分周回路 | |
| JPS6333737B2 (ja) | ||
| JPS6076807A (ja) | クロツク整形回路 | |
| JP2703967B2 (ja) | システムクロック分周回路 | |
| KR0147680B1 (ko) | 클럭지연회로 | |
| KR100206888B1 (ko) | 마스크롬의 내부제어신호 발생회로 | |
| JPH0548432A (ja) | １／３分周回路 | |
| JPH03117208A (ja) | データ保持回路 | |
| JP2550999B2 (ja) | 同期パルス発生回路 | |
| JP2775821B2 (ja) | インバータのオンディレイ回路 | |
| JPH06177723A (ja) | パルス幅変調回路 | |
| JPS5934188Y2 (ja) | 信号入力回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JPH1022795A (ja) | 逓倍回路 | |
| KR0118634Y1 (ko) | 주파수 체배기 | |
| JPH04186913A (ja) | エッジ検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |