JP2000134065A - 仮保持回路 - Google Patents
仮保持回路Info
- Publication number
- JP2000134065A JP2000134065A JP10299734A JP29973498A JP2000134065A JP 2000134065 A JP2000134065 A JP 2000134065A JP 10299734 A JP10299734 A JP 10299734A JP 29973498 A JP29973498 A JP 29973498A JP 2000134065 A JP2000134065 A JP 2000134065A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- temporary holding
- terminal
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 入力データ信号に遅延があっても誤動作を発
生させない仮保持回路を得る。 【解決手段】 FF5のデータ入力端子には監視区間信
号FP、クロック端子には基準クロック信号CLKをイ
ンバータ4にて反転させた出力cが入力される。仮保持
用FF1のセット端子には、仮保持信号ERRと反転ク
ロック信号cとをANDゲート3にて演算した結果の出
力bが、データ入力端子には“L”が、クロック端子に
はFF5の出力dがそれぞれ入力される。出力用FF2
には、データ入力端子にはFF1の出力a、クロック端
子には信号FPが入力され、出力端子より監視結果信号
ALMを出力する。
生させない仮保持回路を得る。 【解決手段】 FF5のデータ入力端子には監視区間信
号FP、クロック端子には基準クロック信号CLKをイ
ンバータ4にて反転させた出力cが入力される。仮保持
用FF1のセット端子には、仮保持信号ERRと反転ク
ロック信号cとをANDゲート3にて演算した結果の出
力bが、データ入力端子には“L”が、クロック端子に
はFF5の出力dがそれぞれ入力される。出力用FF2
には、データ入力端子にはFF1の出力a、クロック端
子には信号FPが入力され、出力端子より監視結果信号
ALMを出力する。
Description
【0001】
【発明の属する技術分野】本発明は仮保持回路に関し、
特に基準クロック信号に同期した各種信号を処理する装
置における仮保持回路に関する。
特に基準クロック信号に同期した各種信号を処理する装
置における仮保持回路に関する。
【0002】
【従来の技術】伝送通信装置、同期端局装置等のディジ
タル通信装置における基準クロック信号に同期した各種
信号を処理する装置には、例えば警報部、制御部等に監
視区間(時間、フレーム)中に発生した信号を仮保持
し、監視区間毎にその監視結果を出力する仮保持回路が
存在する。かかる仮保持回路にて仮保持する信号は基準
クロック信号に同期したパルスであり、その最小幅は1
クロック(周期)幅である。
タル通信装置における基準クロック信号に同期した各種
信号を処理する装置には、例えば警報部、制御部等に監
視区間(時間、フレーム)中に発生した信号を仮保持
し、監視区間毎にその監視結果を出力する仮保持回路が
存在する。かかる仮保持回路にて仮保持する信号は基準
クロック信号に同期したパルスであり、その最小幅は1
クロック(周期)幅である。
【0003】特開平4−186914号公報には、図3
に示すような仮保持回路が提案されている。図3におい
て、この従来の仮保持回路は、データの仮保持用のフリ
ップフロップ(FF)1と出力用のフリップフロップ
(FF)2とにて構成される。仮保持用FF1のセット
端子(S)には仮保持(データ)信号(例えば監視デー
タ;警報データ)ERR、クロック端子(C)には監視
区間信号(例えばフレームパルス)FPが、データ入力
端子(D)には固定値(例えば“論理値ロー;L”)が
入力される。出力用FF2のデータ入力端子(D)には
仮保持用FF1のデータ出力(Q)a、クロック端子
(C)には監視区間信号FPが入力され、データ出力端
子(Q)よリ監視結果信号ALMを出力する。
に示すような仮保持回路が提案されている。図3におい
て、この従来の仮保持回路は、データの仮保持用のフリ
ップフロップ(FF)1と出力用のフリップフロップ
(FF)2とにて構成される。仮保持用FF1のセット
端子(S)には仮保持(データ)信号(例えば監視デー
タ;警報データ)ERR、クロック端子(C)には監視
区間信号(例えばフレームパルス)FPが、データ入力
端子(D)には固定値(例えば“論理値ロー;L”)が
入力される。出力用FF2のデータ入力端子(D)には
仮保持用FF1のデータ出力(Q)a、クロック端子
(C)には監視区間信号FPが入力され、データ出力端
子(Q)よリ監視結果信号ALMを出力する。
【0004】図4に図3の仮保持回路のタイミングチャ
ートを示す。図4において、仮保持用FF1は、仮保持
信号ERRに“論理値ハイ;H”が入力されると、信号
aを“H”にセットし、監視区間信号FPの立ち上がり
が入力されるまで保持する。監視区間信号FPの立ち上
がりにてデータ入力端子(D)の固定値“L”を取り込
み、信号aをクリアする。出力用FF2は信号FPの立
ち上がりにて信号aを取り込み、監視結果信号出力AL
Mを出力する。このように、信号FPの立ち上がり区間
にて規定された監視区間中の仮保持信号ERRの有無を
保持し、監視区間毎にその監視結果信号ALMを出力す
る。
ートを示す。図4において、仮保持用FF1は、仮保持
信号ERRに“論理値ハイ;H”が入力されると、信号
aを“H”にセットし、監視区間信号FPの立ち上がり
が入力されるまで保持する。監視区間信号FPの立ち上
がりにてデータ入力端子(D)の固定値“L”を取り込
み、信号aをクリアする。出力用FF2は信号FPの立
ち上がりにて信号aを取り込み、監視結果信号出力AL
Mを出力する。このように、信号FPの立ち上がり区間
にて規定された監視区間中の仮保持信号ERRの有無を
保持し、監視区間毎にその監視結果信号ALMを出力す
る。
【0005】
【発明が解決しようとする課題】特開平4−18691
4号公報記載の仮保持回路は、仮保持信号を2段FFに
取り込み、1段目と2段目の出力をアンドゲートにて演
算した結果を監視結果信号ALMとしているため、仮保
持信号ERRが2クロックCLK以上の幅を持っていな
いと保持(ラッチ)できず、例えば1クロック幅の信号
は保持することができない。
4号公報記載の仮保持回路は、仮保持信号を2段FFに
取り込み、1段目と2段目の出力をアンドゲートにて演
算した結果を監視結果信号ALMとしているため、仮保
持信号ERRが2クロックCLK以上の幅を持っていな
いと保持(ラッチ)できず、例えば1クロック幅の信号
は保持することができない。
【0006】また、図3に示した従来の仮保持回路は、
図5のタイミングチャートに示すように、例えば配線遅
延等の原因により仮保持信号ERRがクロックCLKに
対して遅れた場合、同一の信号を2度保持して本来信号
入力のない監視区間において、保持を出力するという誤
動作を起こす場合が発生する問題がある。図5を参照し
てこの誤動作について説明する。
図5のタイミングチャートに示すように、例えば配線遅
延等の原因により仮保持信号ERRがクロックCLKに
対して遅れた場合、同一の信号を2度保持して本来信号
入力のない監視区間において、保持を出力するという誤
動作を起こす場合が発生する問題がある。図5を参照し
てこの誤動作について説明する。
【0007】図5において、仮保持信号ERRが基準ク
ロック信号CLKに対して遅延を生じた場合、監視区間
の最終部にて発生した仮保持信号ERR;“H”は、監
視区間信号FPの立ち上がり時にはまだ“H”状態にあ
る。セット端子(S)とクロックCLK立ち上がりにて
の取り込みとの優先順位が高く、セット端子(S)の入
力が優先されるため、信号FPによるクリアが実施され
ず、出力信号aは“H”を次の信号FPの立ち上がりま
で保持する。従って、信号FPの立ち上がり時、FF2
は信号aの状態“H”を取り込んで出力ALMしてしま
う、本来この監視区間には仮保持信号ERR;“H”の
入力はないが、信号遅延によりこのような誤動作が発生
することとなる。
ロック信号CLKに対して遅延を生じた場合、監視区間
の最終部にて発生した仮保持信号ERR;“H”は、監
視区間信号FPの立ち上がり時にはまだ“H”状態にあ
る。セット端子(S)とクロックCLK立ち上がりにて
の取り込みとの優先順位が高く、セット端子(S)の入
力が優先されるため、信号FPによるクリアが実施され
ず、出力信号aは“H”を次の信号FPの立ち上がりま
で保持する。従って、信号FPの立ち上がり時、FF2
は信号aの状態“H”を取り込んで出力ALMしてしま
う、本来この監視区間には仮保持信号ERR;“H”の
入力はないが、信号遅延によりこのような誤動作が発生
することとなる。
【0008】本発明の目的は、入力データ信号に遅延が
あっても誤動作を発生させない仮保持回路を提供するこ
とである。
あっても誤動作を発生させない仮保持回路を提供するこ
とである。
【0009】
【課題を解決するための手段】本発明による仮保持回路
は、基準クロック信号を位相反転して反転クロック信号
を発生する位相反転手段と、前記反転クロック信号によ
り監視区間信号を読み直しリタイミングしてリタイミン
グ信号を発生するリタイミング手段と、前記リタイミン
グ信号により入力データ信号を保持する仮保持手段と、
前記仮保持手段の出力を保持して出力するデータ出力手
段とを含むことを特徴とする。
は、基準クロック信号を位相反転して反転クロック信号
を発生する位相反転手段と、前記反転クロック信号によ
り監視区間信号を読み直しリタイミングしてリタイミン
グ信号を発生するリタイミング手段と、前記リタイミン
グ信号により入力データ信号を保持する仮保持手段と、
前記仮保持手段の出力を保持して出力するデータ出力手
段とを含むことを特徴とする。
【0010】本発明の作用は次の通りである。1クロッ
ク幅の信号を確実に仮保持できるように、仮保持信号を
仮保持用FFのSET端子に入力する。また、仮保持信
号と反転クロック信号との論理積結果を仮保持用FFの
SET端子に入力することにより、仮保持信号の遅延量
を吸収するようにした。さらに、仮保持用FFのクリア
として使用するCLK端子への信号FP入力を半クロッ
ク分遅延させ、確実にクリアがかかるようにした。
ク幅の信号を確実に仮保持できるように、仮保持信号を
仮保持用FFのSET端子に入力する。また、仮保持信
号と反転クロック信号との論理積結果を仮保持用FFの
SET端子に入力することにより、仮保持信号の遅延量
を吸収するようにした。さらに、仮保持用FFのクリア
として使用するCLK端子への信号FP入力を半クロッ
ク分遅延させ、確実にクリアがかかるようにした。
【0011】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。図1は本発明による仮保持回
路の実施例の構成を示す回路図であり、図3と同等部分
は同一符号にて示している。図1において、本発明によ
る仮保持回路は、(入力)データ(信号)の仮保持用の
フリップフロップ(例えばデータタイプフリップフロッ
プ)(FF)1、出力保持用のフリップフロップ(F
F)2、基準クロック信号CLKの位相を反転するイン
バータ4を有する。また、反転基準クロック信号cと仮
保持信号ERRとの論理積bを得るAND(ゲート)回
路3、監視区間信号(例えばフレームパルス)FPの位
相を調整するフリップフロップ(FF)5を有して構成
される。
図面を参照して説明する。図1は本発明による仮保持回
路の実施例の構成を示す回路図であり、図3と同等部分
は同一符号にて示している。図1において、本発明によ
る仮保持回路は、(入力)データ(信号)の仮保持用の
フリップフロップ(例えばデータタイプフリップフロッ
プ)(FF)1、出力保持用のフリップフロップ(F
F)2、基準クロック信号CLKの位相を反転するイン
バータ4を有する。また、反転基準クロック信号cと仮
保持信号ERRとの論理積bを得るAND(ゲート)回
路3、監視区間信号(例えばフレームパルス)FPの位
相を調整するフリップフロップ(FF)5を有して構成
される。
【0012】本発明の実施例の動作を説明する。図1の
回路において、信号FPの位相調整用FF5のデータ入
力端子(D)には監視区間信号FP、クロック端子
(C)には基準クロック信号CLKをインバータ4にて
反転させた出力cが入力される。仮保持用FF1のセッ
ト端子(S)には、仮保持信号ERRと反転クロック信
号cとをANDゲート3にて演算した結果の出力bが、
データ入力端子(D)には固定値(例えば“L”)が、
クロック端子(C)にはFF5の出力(Q)(リタイミ
ング信号)dがそれぞれ入力される。出力用FF2に
は、データ入力端子(D)にはFF1の出力a、クロッ
ク端子(C)には信号FPが入力され、出力端子(Q)
より監視結果信号ALMを出力する。
回路において、信号FPの位相調整用FF5のデータ入
力端子(D)には監視区間信号FP、クロック端子
(C)には基準クロック信号CLKをインバータ4にて
反転させた出力cが入力される。仮保持用FF1のセッ
ト端子(S)には、仮保持信号ERRと反転クロック信
号cとをANDゲート3にて演算した結果の出力bが、
データ入力端子(D)には固定値(例えば“L”)が、
クロック端子(C)にはFF5の出力(Q)(リタイミ
ング信号)dがそれぞれ入力される。出力用FF2に
は、データ入力端子(D)にはFF1の出力a、クロッ
ク端子(C)には信号FPが入力され、出力端子(Q)
より監視結果信号ALMを出力する。
【0013】図2に図1の仮保持回路の動作タイミング
チャートを示す。なお、図2には図5と同様に仮保持信
号ERRが基準クロック信号CLKに対して遅延してい
る場合を示す。図2において、基準クロック信号CLK
はインバータ4により位相反転され、出力cをFF5及
びANDゲート3に供給する。仮保持信号ERRはAN
Dゲート3にて反転クロック信号cとの論理積をとる。
チャートを示す。なお、図2には図5と同様に仮保持信
号ERRが基準クロック信号CLKに対して遅延してい
る場合を示す。図2において、基準クロック信号CLK
はインバータ4により位相反転され、出力cをFF5及
びANDゲート3に供給する。仮保持信号ERRはAN
Dゲート3にて反転クロック信号cとの論理積をとる。
【0014】仮保持信号ERRが基準クロック信号CL
Kに対して遅れている場合は、反転クロック信号cとの
論理積により、入力基準クロック信号CLKの立ち上が
りより遅れた部分がカットされる。すなわち、仮保持信
号ERRのデータの遅延がANDゲート3により吸収さ
れることとなる。
Kに対して遅れている場合は、反転クロック信号cとの
論理積により、入力基準クロック信号CLKの立ち上が
りより遅れた部分がカットされる。すなわち、仮保持信
号ERRのデータの遅延がANDゲート3により吸収さ
れることとなる。
【0015】信号FPの位相調整用FF5は入力された
信号FPを反転クロック信号cにてリタイミングし、半
クロック周期だけ遅らせた信号(リタイミング信号)d
を出力する。仮保持用FF1は信号b:“H”が入力さ
れると信号aを“H”にセットし、信号dの立ち上がり
が入力されるまで保持する。信号dの立ち上がりにてデ
ータ入力端子(D)の固定値“L”を取り込んで信号a
をクリアする。出力用FF2は信号FPの立ち上がりに
て仮保持用FF1の出力aを取り込み、監視結果信号A
LMを出力する。
信号FPを反転クロック信号cにてリタイミングし、半
クロック周期だけ遅らせた信号(リタイミング信号)d
を出力する。仮保持用FF1は信号b:“H”が入力さ
れると信号aを“H”にセットし、信号dの立ち上がり
が入力されるまで保持する。信号dの立ち上がりにてデ
ータ入力端子(D)の固定値“L”を取り込んで信号a
をクリアする。出力用FF2は信号FPの立ち上がりに
て仮保持用FF1の出力aを取り込み、監視結果信号A
LMを出力する。
【0016】図3に示す従来の仮保持回路においては、
監視区間の最終部に仮保持信号ERR;“H”が入力さ
れた場合、データ遅延によりクリアが正常に実行されな
かったが、図1に示す本発明による仮保持回路において
は、仮保持信号ERRの遅延をANDゲート3にて吸収
することにより、仮保持信号bが信号FPの立ち上がり
時に残ることを防止している。
監視区間の最終部に仮保持信号ERR;“H”が入力さ
れた場合、データ遅延によりクリアが正常に実行されな
かったが、図1に示す本発明による仮保持回路において
は、仮保持信号ERRの遅延をANDゲート3にて吸収
することにより、仮保持信号bが信号FPの立ち上がり
時に残ることを防止している。
【0017】また、FF1のクロック端子(C)に入力
される信号の立ち上がり(クリアタイミング)を、信号
FPに対して半クロック周期遅らせたFF5の出力dに
て行うことにより、確実なクリアを行うことを可能とし
た。この二重の対策により、従来の仮保持回路にて発生
していた同一信号の二度読みによる誤動作を防止した仮
保持回路を実現できる。
される信号の立ち上がり(クリアタイミング)を、信号
FPに対して半クロック周期遅らせたFF5の出力dに
て行うことにより、確実なクリアを行うことを可能とし
た。この二重の対策により、従来の仮保持回路にて発生
していた同一信号の二度読みによる誤動作を防止した仮
保持回路を実現できる。
【0018】
【発明の効果】以上説明したように本発明によれば、仮
保持信号の遅延をANDゲートにて吸収することによ
り、仮保持信号が監視期間信号の立ち上がり時に残るこ
とを防止できるという効果がある。また、仮保持用FF
のクロック端子に入力されるクリアタイミングを、監視
期間信号に対して半クロック周期遅らせることにより、
確実なクリアを行うことを可能とした効果がある。この
二重の対策により、従来の仮保持回路にて発生していた
同一信号の二度読みによる誤動作を防止した仮保持回路
を実現できる効果がある。
保持信号の遅延をANDゲートにて吸収することによ
り、仮保持信号が監視期間信号の立ち上がり時に残るこ
とを防止できるという効果がある。また、仮保持用FF
のクロック端子に入力されるクリアタイミングを、監視
期間信号に対して半クロック周期遅らせることにより、
確実なクリアを行うことを可能とした効果がある。この
二重の対策により、従来の仮保持回路にて発生していた
同一信号の二度読みによる誤動作を防止した仮保持回路
を実現できる効果がある。
【図1】本発明の実施例の回路図である。
【図2】本発明の実施例のタイミングチャートである。
【図3】従来の仮保持回路の一例の回路図である。
【図4】従来の仮保持回路の一例の正常位相持のタイミ
ングチャートである。
ングチャートである。
【図5】従来の仮保持回路の一例のデータ遅延時のタイ
ミングチャートである。
ミングチャートである。
1,2,5 フリップフロップ 3 AND回路 4 インバータ
Claims (5)
- 【請求項1】 基準クロック信号を位相反転して反転ク
ロック信号を発生する位相反転手段と、前記反転クロッ
ク信号により監視区間信号を読み直しリタイミングして
リタイミング信号を発生するリタイミング手段と、前記
リタイミング信号により入力データ信号を保持する仮保
持手段と、前記仮保持手段の出力を保持して出力するデ
ータ出力手段とを含むことを特徴とする仮保持回路。 - 【請求項2】 さらに、前記仮保持手段の入力側に前記
入力データ信号と前記反転クロック信号との論理積をと
る回路を設けたことを特徴とする請求項1記載の仮保持
回路。 - 【請求項3】 前記リタイミング手段、前記仮保持手
段、前記データ出力手段は、夫々データタイプフリップ
フロップにて構成されることを特徴とする請求項1ある
いは2記載の仮保持回路。 - 【請求項4】 前記リタイミング手段は、前記反転クロ
ック信号をクロック端子に入力し、データ端子に入力さ
れた前記監視区間信号をリタイミングすることを特徴と
する請求項1,2あるいは3記載の仮保持回路。 - 【請求項5】 前記仮保持手段は、データ端子を論理値
ローに固定し、クロック端子に入力された前記リタイミ
ング信号によりセット端子に入力された入力データ信号
を保持することを特徴とする請求項1〜4いずれか記載
の仮保持回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10299734A JP2000134065A (ja) | 1998-10-21 | 1998-10-21 | 仮保持回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10299734A JP2000134065A (ja) | 1998-10-21 | 1998-10-21 | 仮保持回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000134065A true JP2000134065A (ja) | 2000-05-12 |
Family
ID=17876328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10299734A Withdrawn JP2000134065A (ja) | 1998-10-21 | 1998-10-21 | 仮保持回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000134065A (ja) |
-
1998
- 1998-10-21 JP JP10299734A patent/JP2000134065A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100403635B1 (ko) | 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법 | |
US5798720A (en) | Parallel to serial data converter | |
KR0169716B1 (ko) | 클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 | |
JP2909740B2 (ja) | 位相整合回路 | |
US6031886A (en) | Digital phase alignment apparatus in consideration of metastability | |
JPH1174734A (ja) | 位相検出器 | |
JPH02272907A (ja) | 比較回路 | |
US6298104B1 (en) | Clock recovery circuit | |
JP2002158567A (ja) | クロック信号からのパルス信号の生成 | |
JP2000134065A (ja) | 仮保持回路 | |
JP3027890B2 (ja) | パリティエラーモニタ回路 | |
JP2000068991A (ja) | クロック識別再生回路 | |
JPH03101431A (ja) | ビット同期方式 | |
JPH09139730A (ja) | エラステックストア | |
JPH07503349A (ja) | クロック同期化信号サンプリングにおけるデータ歪みの回避方法 | |
JP2705174B2 (ja) | 発振回路 | |
JP2546137B2 (ja) | パリティエラーモニタ回路 | |
JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
KR100223892B1 (ko) | 클럭위상 조절 시스템 | |
JP3554881B2 (ja) | クロック乗せ替え回路の保護方式 | |
JP2001339376A (ja) | 同期回路 | |
KR0125588Y1 (ko) | 카운터의 캐리 출력에 대한 글리치 방지 회로 | |
JPH04140912A (ja) | 論理回路 | |
JPH09130235A (ja) | ディジタルpll回路 | |
JPH06268492A (ja) | クロック切り換え回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |