JPH066344A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH066344A JPH066344A JP4187367A JP18736792A JPH066344A JP H066344 A JPH066344 A JP H066344A JP 4187367 A JP4187367 A JP 4187367A JP 18736792 A JP18736792 A JP 18736792A JP H066344 A JPH066344 A JP H066344A
- Authority
- JP
- Japan
- Prior art keywords
- continuous
- pulse
- change point
- frame
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 プリアンブルビットとフレームビットを有す
るバースト信号のフレーム同期検出において、プリアン
ブルビットのｎ倍の周波数をもつクロック信号の位相を
最適位相に調整する。 【構成】 受信バースト信号１の変化点が連続している
部分を検出して得られる連続変化点検出パルス１０と、
プリアンブルビットがデューティ比５０％でありかつ連
続している部分を検出して得られる連続パターン検出パ
ルス１４との否定論理積をとり、一致パルス１６を作成
し、クロック信号１２を一致パルス１６のタイミングで
ロードし、位相を制御して、受信バースト信号１のフレ
ームを検出する。
るバースト信号のフレーム同期検出において、プリアン
ブルビットのｎ倍の周波数をもつクロック信号の位相を
最適位相に調整する。 【構成】 受信バースト信号１の変化点が連続している
部分を検出して得られる連続変化点検出パルス１０と、
プリアンブルビットがデューティ比５０％でありかつ連
続している部分を検出して得られる連続パターン検出パ
ルス１４との否定論理積をとり、一致パルス１６を作成
し、クロック信号１２を一致パルス１６のタイミングで
ロードし、位相を制御して、受信バースト信号１のフレ
ームを検出する。
Description
【０００１】
【産業上の利用分野】本発明はフレーム同期回路に関
し、特にプリアンブルビットおよびフレームビットを有
するバースト信号を処理するフレーム同期回路に関す
る。
し、特にプリアンブルビットおよびフレームビットを有
するバースト信号を処理するフレーム同期回路に関す
る。
【０００２】
【従来の技術】図４は従来のフレーム同期回路を示す構
成図であり、バースト信号から同期を検出するフレーム
同期回路の一例を示す。同図において、１はバースト信
号である受信バースト信号、２はこの受信バースト信号
１に含まれるプリアンブルビットからデータ信号の変化
点を検出し、変化点検出パルス３を出力する変化点検出
部である。
成図であり、バースト信号から同期を検出するフレーム
同期回路の一例を示す。同図において、１はバースト信
号である受信バースト信号、２はこの受信バースト信号
１に含まれるプリアンブルビットからデータ信号の変化
点を検出し、変化点検出パルス３を出力する変化点検出
部である。
【０００３】４は受信バースト信号１のｎ倍の発振周波
数を持つクロック信号５を発生する発振器、６は変化点
検出パルス３およびクロック信号５の入力により動作
し、受信バースト信号１に対し、クロック信号７を最適
位相に制御するクロック位相制御部、８はクロック信号
７を受けて動作し、受信バースト信号１からフレームの
検出を行うフレーム検出部である。
数を持つクロック信号５を発生する発振器、６は変化点
検出パルス３およびクロック信号５の入力により動作
し、受信バースト信号１に対し、クロック信号７を最適
位相に制御するクロック位相制御部、８はクロック信号
７を受けて動作し、受信バースト信号１からフレームの
検出を行うフレーム検出部である。
【０００４】なお、バースト信号１は図５に示すよう
に、すべて同一のビット構成になっており、先頭にｍビ
ットからなるプリアンブルビット１Ａ、次にフレームビ
ット１Ｂ、データビット１Ｃと続くものである。
に、すべて同一のビット構成になっており、先頭にｍビ
ットからなるプリアンブルビット１Ａ、次にフレームビ
ット１Ｂ、データビット１Ｃと続くものである。
【０００５】次に上記構成によるフレーム同期回路の動
作について説明する。まず、変化点検出部２は、受信バ
ースト信号１に含まれるプリアンブルビット１Ａよりデ
ータ信号１Ｃの変化点を検出し、変化点検出パルス３を
クロック位相制御部６に出力する。
作について説明する。まず、変化点検出部２は、受信バ
ースト信号１に含まれるプリアンブルビット１Ａよりデ
ータ信号１Ｃの変化点を検出し、変化点検出パルス３を
クロック位相制御部６に出力する。
【０００６】そして、クロック位相制御部６は変化点検
出パルス３とクロック信号５の入力により、受信バース
ト信号１に対し、クロック信号７を最適位相に制御す
る。そこで、フレーム検出部８はこの最適位相のクロッ
ク信号７で動作し、受信バースト信号１からフレームを
検出するものである。
出パルス３とクロック信号５の入力により、受信バース
ト信号１に対し、クロック信号７を最適位相に制御す
る。そこで、フレーム検出部８はこの最適位相のクロッ
ク信号７で動作し、受信バースト信号１からフレームを
検出するものである。
【０００７】
【発明が解決しようとする課題】この従来のフレーム同
期回路では、プリアンブルビットにおいてｎ個の多位相
クロックにより最適位相を選択している。このため、ノ
イズ等によりプリアンブルビット情報の変化点検出部が
誤動作すると、最適位相から外れるという問題点があっ
た。
期回路では、プリアンブルビットにおいてｎ個の多位相
クロックにより最適位相を選択している。このため、ノ
イズ等によりプリアンブルビット情報の変化点検出部が
誤動作すると、最適位相から外れるという問題点があっ
た。
【０００８】
【課題を解決するための手段】本発明に係るフレーム同
期回路は、受信信号の周波数のｎ倍の発振周波数を持つ
クロック信号を発生する発振器と、受信信号であるプリ
アンブルビットを持つバースト信号を、前記クロック信
号で読み込み、変化点がｍ／２回以上連続している部分
を検出する連続変化点検出部と、受信信号のプリアンブ
ルビットのデューティ比が５０％である部分がｍ／２回
以上連続していることを前記クロック信号で検出する連
続特定パターン検出部と、前記連続変化点検出部の出力
信号とこの連続特定パターン検出部の出力信号をそれぞ
れ第１、第２の入力とする否定論理積回路と、この否定
論理積回路の出力のタイミングでロードされ、クロック
信号を読み込み、位相を制御するクロック位相制御部
と、この位相制御されたクロック信号で受信信号を読み
込み、フレーム検出するフレーム検出部とを有するもの
である。
期回路は、受信信号の周波数のｎ倍の発振周波数を持つ
クロック信号を発生する発振器と、受信信号であるプリ
アンブルビットを持つバースト信号を、前記クロック信
号で読み込み、変化点がｍ／２回以上連続している部分
を検出する連続変化点検出部と、受信信号のプリアンブ
ルビットのデューティ比が５０％である部分がｍ／２回
以上連続していることを前記クロック信号で検出する連
続特定パターン検出部と、前記連続変化点検出部の出力
信号とこの連続特定パターン検出部の出力信号をそれぞ
れ第１、第２の入力とする否定論理積回路と、この否定
論理積回路の出力のタイミングでロードされ、クロック
信号を読み込み、位相を制御するクロック位相制御部
と、この位相制御されたクロック信号で受信信号を読み
込み、フレーム検出するフレーム検出部とを有するもの
である。
【０００９】
【作用】本発明はプリアンブルビット列が正常に検出さ
れた場合に、最適な位相に制御されたクロックでフレー
ム同期を確立することができ、ノイズ等によるプリアン
ブルビットの変化点検出の誤動作を防止することができ
る。
れた場合に、最適な位相に制御されたクロックでフレー
ム同期を確立することができ、ノイズ等によるプリアン
ブルビットの変化点検出の誤動作を防止することができ
る。
【００１０】
【実施例】図１は本発明に係るフレーム同期回路の一実
施例を示す構成図である。同図において、９は受信バー
スト信号１から変化点が連続している部分を検出し、連
続変化点検出パルス１０を発生する連続変化点検出部、
１１は受信バースト信号１のｎ倍の発振周波数ｎｆ
0（ただし、ｆ0は伝送速度を示す）のクロック信号１２
を発生する発振器である。
施例を示す構成図である。同図において、９は受信バー
スト信号１から変化点が連続している部分を検出し、連
続変化点検出パルス１０を発生する連続変化点検出部、
１１は受信バースト信号１のｎ倍の発振周波数ｎｆ
0（ただし、ｆ0は伝送速度を示す）のクロック信号１２
を発生する発振器である。
【００１１】１３は受信バースト信号１のプリアンブル
ビット（例えば「１」「０」「１」「０」「１」「０」
「１」「０」「１」「０」「１」「０」「１」「０」
「１」「０」）の中で、デューティ比５０％の部分（図
３のＡ１参照）が連続している部分を検出すると、連続
パターン検出パルス１４を発生する連続特定パターン検
出部である。
ビット（例えば「１」「０」「１」「０」「１」「０」
「１」「０」「１」「０」「１」「０」「１」「０」
「１」「０」）の中で、デューティ比５０％の部分（図
３のＡ１参照）が連続している部分を検出すると、連続
パターン検出パルス１４を発生する連続特定パターン検
出部である。
【００１２】１５は入力する連続変化点検出パルス１０
および連続パターン検出パルス１４を否定論理積演算
し、その結果を一致パルス１６として出力する否定論理
積回路、１７はこの一致パルス１６のタイミングで、周
波数ｎｆ0 のクロック信号１２をロードし、位相制御を
行い、周波数ｆ0 のクロック信号１８を出力するクロッ
ク位相制御部である。
および連続パターン検出パルス１４を否定論理積演算
し、その結果を一致パルス１６として出力する否定論理
積回路、１７はこの一致パルス１６のタイミングで、周
波数ｎｆ0 のクロック信号１２をロードし、位相制御を
行い、周波数ｆ0 のクロック信号１８を出力するクロッ
ク位相制御部である。
【００１３】１９はこのクロック信号１８で受信バース
ト信号１を読み込み、フレームを検出するフレーム検出
部である。なお、図２は変化点検出を示す図であり、図
３は特定パターン検出の例であり、Ａ１はデューティ比
５０％であり、Ａ２はデューティ比５０％以外である。
ト信号１を読み込み、フレームを検出するフレーム検出
部である。なお、図２は変化点検出を示す図であり、図
３は特定パターン検出の例であり、Ａ１はデューティ比
５０％であり、Ａ２はデューティ比５０％以外である。
【００１４】次に、上記構成によるフレーム同期回路の
動作について図２および図３を参照して説明する。ま
ず、連続変化点検出部９は、バースト信号１（図５参
照）を受信し、その受信バースト信号１から図２に示す
ようにプリアンブルビットにおける変化点が連続してｍ
／２回以上の部分を検出すると、時刻ｔ1 で連続変化点
検出パルス１０を否定論理積回路１５に出力する。
動作について図２および図３を参照して説明する。ま
ず、連続変化点検出部９は、バースト信号１（図５参
照）を受信し、その受信バースト信号１から図２に示す
ようにプリアンブルビットにおける変化点が連続してｍ
／２回以上の部分を検出すると、時刻ｔ1 で連続変化点
検出パルス１０を否定論理積回路１５に出力する。
【００１５】一方、連続特定パターン検出部１３は図３
に示すように、プリアンブルビットのパルス幅が一定で
ある部分Ａ１（デューティ比５０％）がｍ／２回以上の
部分を検出すると、連続パターン検出パルス１４を否定
論理積回路１５に出力する。そこで、この否定論理積回
路１５は入力する連続変化点検出パルス１０と連続パタ
ーン検出パルス１４とが一致したタイミングの一致パル
ス１６をクロック位相制御部１７に出力する。
に示すように、プリアンブルビットのパルス幅が一定で
ある部分Ａ１（デューティ比５０％）がｍ／２回以上の
部分を検出すると、連続パターン検出パルス１４を否定
論理積回路１５に出力する。そこで、この否定論理積回
路１５は入力する連続変化点検出パルス１０と連続パタ
ーン検出パルス１４とが一致したタイミングの一致パル
ス１６をクロック位相制御部１７に出力する。
【００１６】そこで、このクロック位相制御部１７はこ
の一致パルス１６のタイミングで周波数ｎｆ0のクロッ
ク信号１２をロードし、位相制御を行い、周波数ｆ0の
クロック信号１８をフレーム検出部１９に出力する。そ
して、このフレーム検出部１９は、制御された位相で、
受信バースト信号１を読み込み、フレームを検出するこ
とができる。
の一致パルス１６のタイミングで周波数ｎｆ0のクロッ
ク信号１２をロードし、位相制御を行い、周波数ｆ0の
クロック信号１８をフレーム検出部１９に出力する。そ
して、このフレーム検出部１９は、制御された位相で、
受信バースト信号１を読み込み、フレームを検出するこ
とができる。
【００１７】この際、連続変化点検出部９および連続特
定パターン検出部１３の２つの検出部の条件を満たす
と、クロック位相が、制御された最適な位相となる。
定パターン検出部１３の２つの検出部の条件を満たす
と、クロック位相が、制御された最適な位相となる。
【００１８】
【発明の効果】以上詳細に説明したように、本発明に係
るフレーム同期回路によれば、受信バースト信号から変
化点が連続している部分を検出する連続変化点検出部
と、受信バースト信号のプリアンブルビットの中でデュ
ーティ比５０％の部分が連続している部分を検出する連
続特定パターン検出部とを備えることによって、プリア
ンブルビット列が正常に検出された場合に、最適な位相
に制御されたクロックで、フレーム同期を確立すること
ができ、ノイズ等によるプリアンブルビットの変化点検
出の誤動作を防止することができる効果がある。
るフレーム同期回路によれば、受信バースト信号から変
化点が連続している部分を検出する連続変化点検出部
と、受信バースト信号のプリアンブルビットの中でデュ
ーティ比５０％の部分が連続している部分を検出する連
続特定パターン検出部とを備えることによって、プリア
ンブルビット列が正常に検出された場合に、最適な位相
に制御されたクロックで、フレーム同期を確立すること
ができ、ノイズ等によるプリアンブルビットの変化点検
出の誤動作を防止することができる効果がある。
【図１】本発明に係るフレーム同期回路の一実施例を示
す構成図である。
す構成図である。
【図２】図１における変化点検出を示す波形図である。
【図３】図１における特定パターン検出を示す波形図で
ある。
ある。
【図４】従来のフレーム同期回路を示す構成図である。
【図５】図４のバースト信号の構成を示す図である。
９ 連続変化点検出部 １０ 連続変化点検出パルス １１ 発振器 １２ クロック信号 １３ 連続特定パターン検出部 １４ 連続パターン検出パルス １５ 否定論理積回路 １６ 一致パルス １７ クロック位相制御部 １８ クロック信号 １９ フレーム検出部
Claims (1)
- 【請求項１】 プリアンブルビットを持つ周波数ｆ0 の
受信バースト信号を周波数ｎｆ0 のクロック信号で読み
込み、変化点が連続している部分を検出して連続変化点
検出パルスを出力する連続変化点検出部と、プリアンブ
ルビットのデューティ比５０％の部分が連続している部
分を検出し、連続パターン検出パルスを出力する連続特
定パターン検出部と、連続変化点検出パルスおよび連続
パターン検出パルスを否定論理積演算し、一致パルスを
出力する否定論理積回路と、この一致パルスのタイミン
グで、クロック信号をロードし、位相制御し、周波数ｆ
0 のクロック信号を出力するクロック位相制御部と、こ
のクロック信号で受信バースト信号を読み込み、フレー
ムを検出するフレーム検出部とを備えたことを特徴とす
るフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187367A JPH066344A (ja) | 1992-06-23 | 1992-06-23 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187367A JPH066344A (ja) | 1992-06-23 | 1992-06-23 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066344A true JPH066344A (ja) | 1994-01-14 |
Family
ID=16204762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187367A Pending JPH066344A (ja) | 1992-06-23 | 1992-06-23 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962076A (en) * | 1988-11-28 | 1990-10-09 | Dow Corning Corporation | Silicone sealants having reduced color |
-
1992
- 1992-06-23 JP JP4187367A patent/JPH066344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962076A (en) * | 1988-11-28 | 1990-10-09 | Dow Corning Corporation | Silicone sealants having reduced color |
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