JP4030207B2 - ドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は信号伝送技術に関し、特に、高速の信号伝送を可能とするドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサ（論理回路）との間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、より一層の高精度で高速の信号伝送が可能な信号伝送技術の提供が要望されている。
【０００２】
【従来の技術】
図１は従来の信号伝送システムの一例を概略的に示す図であり、例えば、ＬＳＩ（半導体集積回路）の間の信号伝送の様子を示している。図１において、参照符号１０１はドライバ回路、１０２は信号伝送路（ケーブル）、１３１〜１３３は寄生インダクタ、１４１〜１４５は寄生容量、１０５は終端抵抗、そして、１０６はレシーバ回路を示している。ここで、例えば、寄生インダクタ１３１は半導体チップ（ドライバ回路）と外部ピンを繋ぐボンディングワイヤによるものを示し、寄生インダクタ１３２はパッケージやリード線によるものを示し、そして、寄生インダクタ１３３はコネクタによるものを示している。また、例えば、寄生容量１４１〜１４５は、それぞれ各部における寄生容量を示している。
【０００３】
【発明が解決しようとする課題】
ところで、例えば、ＬＳＩの間の信号伝送を高速化すると、その伝送される信号波形に含まれる高周波成分が増加する。
この高周波成分は、図１に示されるような信号伝送システムにおいて、ボンディングワイヤ、パッケージやリード線並びにソケット等のもつ寄生インダクタ１３１〜１３３、および、各部における寄生容量１４１〜１４５に振動的な挙動を引き起こすことになる。
【０００４】
その結果、伝送すべき信号の波形が乱れて、正しい信号伝送が困難になる。さらに、高周波成分を含む信号を信号線に流すと、他の信号線にクロストーク等の結合雑音が発生することにもなり、高精度で高速の信号伝送の妨げとなる。なお、このような問題は、ＬＳＩの間の信号伝送だけでなく、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送や、チップ（ＬＳＩ）内における素子や回路ブロック間での信号伝送においても同様である。
【０００５】
本発明は、上述した従来技術における課題に鑑み、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送を可能とすることを目的としている。
【０００６】
【課題を解決するための手段】
本発明の第１の形態によれば、ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、前記送信信号に用いる符号において、符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法が提供される。
【０００７】
本発明の第２の形態によれば、ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システムが提供される。
【０００８】
本発明の第３の形態によれば、信号を伝送するためのドライバ回路であって、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路が提供される。
本発明の第４の形態によれば、伝送される信号を遅延したデータ系列を重畳して生成され、符号１個当たりの立ち上がり時間および立ち下がり時間の合計が１ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路が提供される。
【０００９】
図２および図３は本発明の原理を説明するための図である。なお、図２（ａ），図２（ｂ），図３（ａ）および図３（ｂ）において、縦軸は電圧Ｖを示し、また、横軸は時間ｔを示している。
ところで、信号にどれだけ高周波成分が含まれるかは、データ『０』および『１』に対応する符号波形がどれだけ高周波成分を持つかによって決まる。
【００１０】
まず、バイナリ値ｂ＝０または１を、ｃ＝−１または１に対応させて考えると、図２（ａ）に示されるように、ある系列｛ｂｎ｝に対応する信号波形（送り側の信号）は、系列｛ｃｎ｝を用いて
ｓ（ｔ）＝Σｃi ｕ（ｔ−ｉＴ）
と現される。ここで、ｓ（ｔ）は低レベル『Ｌ（０）』と高レベル『Ｈ（１）』の中間の基準電位Ｖref を基準にして測定された値とし、ｕ（ｔ）は仮想的な孤立パルスに対する応答である。
【００１１】
もし、理想的な信号伝送路を立ち上がり時間ゼロで駆動すれば、応答ｕ（ｔ）は、図２（ｂ）に示されるような矩形波となる。矩形波は、高周波成分を多く含むため信号ｓ（ｔ）も多くの高周波成分を含む。
ここで、ｕ（ｔ）の高周波成分を減らす１つの方法は、ｕ（ｔ）のパルス幅をできるだけ広くする（時間ｔの方向に延ばす）ことである。これは、パルス幅が広がれば、高周波成分は減少するからである。
【００１２】
一般に、パルス幅が広いということは、符号間の干渉が増加することを意味するため、信号伝送にとっては不都合であると考えられている。しかしながら、図３（ａ）に示されるように、ｕ（ｔ）のパルス幅を最大２Ｔ（Ｔはビットタイム：１符号の長さ）としても、ｔ＝０およびｔ＝２Ｔでのｕ（ｔ）の値をゼロにすることができれば、ｔ＝ｎＴ（ｎは整数）で信号のデータ０および１の判定をする限りにおいては、隣り合うビットタイム間での干渉はないことになる。すなわち、ｕ（ｔ）として、
ｕ（ｔ）＝０（ｔ＝０，ｔ＝２Ｔ）
ｕ（ｔ）＝Ｕmax （ｔ＝Ｔ，Ｕmax はｕの最大値）
となるような関数で高周波成分の小さなものを選べば良い。上記の関数の一番簡単な例としては、図３（ｂ）に示される三角波がある。
【００１３】
この図３（ｂ）に示されるような三角波は、一定の電流を積分することで得られる。つまり、送信信号が１で直前のビットタイムの値が０の場合は正電流を積分し、また、送信信号が０で前ビットタイムが１なら負電流を積分、そして、それ以外（前ビットタイムと同じ符号）なら電流をゼロとすればよい。
本発明は、このような波形を用いることにより、信号の立ち上がり時間をビットタイムＴと同じ値にまで増大させることができる。従って、ｄｉ／ｄｔ（電流の変化率）に比例するインダクティブな電圧やｄｖ／ｄｔ（電圧の変化率）に比例する容量電流を最小化することができる、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【００１４】
すなわち、本発明によれば、符号間干渉を十分小さな値に保ちつつ信号の立ち上がり時間を与えられたビットタイムのもとで最大にすることができ、信号に含まれる高周波成分が最小化されるため、寄生インダクタや容量による波形の乱れや信号線間の結合を防ぎ、高速の信号伝送を可能とすることができる。
【００１５】
【発明の実施の形態】
以下、本発明に係るドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法の実施例を図面を参照して詳述する。
図４は本発明の第１実施例としてのドライバ回路を概略的に示す回路図である。図４において、参照符号１１〜１４は定電流ドライバを示し、２１〜２３は遅延段（Ｄ）を示している。
【００１６】
図４に示されるように、本第１実施例のドライバ回路は、複数の（４つの）定電流ドライバ１１〜１４、および、複数の遅延段２１〜２３を備えて構成されている。定電流ドライバ１１には入力信号ＴＳi が直接供給され、定電流ドライバ１２には１つの遅延段２１を介して入力信号ＴＳi が供給され、定電流ドライバ１３には２つの遅延段２１および２２を介して入力信号ＴＳi が供給され、さらに、定電流ドライバ１４には３つの遅延段２１〜２３を介して入力信号ＴＳi が供給されている。そして、各定電流ドライバ１１〜１４の出力は共通接続され、出力信号ＴＳo が出力されるようになっている。ここで、各遅延段２１〜２３は、例えば、直列接続された偶数個数のインバータにより構成され、また、全ての遅延段２１〜２３による遅延時間（総遅延時間）は、ほぼ１ビットタイム（１符号の長さ）Ｔになるように決められている。
【００１７】
図５は図４に示すドライバ回路の動作を説明するための図であり、参照符号Ｒ１〜Ｒ４は、ドライバ回路の出力信号ＴＳo が低レベルＬ（０）から高レベルＨ（１）へ変化する場合の信号波形の立ち上がり部分を示している。
立ち上がり部分Ｒ１は、入力信号ＴＳi が直接供給される定電流ドライバ１１の出力の立ち上がりに対応し、また、立ち上がり部分Ｒ２は、１つの遅延段２１を介して入力信号ＴＳi が供給される定電流ドライバ１２の出力の立ち上がりに対応している。さらに、立ち上がり部分Ｒ３は、２つの遅延段２１および２２を介して入力信号ＴＳi が供給される定電流ドライバ１３の出力の立ち上がりに対応し、そして、立ち上がり部分Ｒ４は、３つの遅延段２１〜２３を介して入力信号ＴＳi が供給される定電流ドライバ１４の出力の立ち上がりに対応している。なお、出力信号ＴＳo が０から１へ変化する総時間は、ほぼ１ビットタイムＴと同程度になっている。
【００１８】
これにより、信号（ＴＳo)の高周波成分を減少させることができ、寄生要素（図１における寄生インダクタ１３１〜１３３や寄生容量１４１〜１４５）等による波形の乱れや信号線間の干渉を抑えることができる。
図６は本発明の第２実施例としてのドライバ回路を概略的に示すブロック回路図であり、図７は図６に示すドライバ回路で使用する４相クロックの一例を示すタイミング図である。図６において、参照符号３１〜３４は定電流ドライバを示し、４０は４相クロック発生回路を示し、そして、４１〜４４はＤ型フリップフロップ（D-F.F.）を示している。
【００１９】
図７に示されるように、４相クロック発生回路４０は、送信クロックＣＬＫに同期し、それぞれ位相が９０°異なるクロックφ１，φ２，φ３，φ４を出力するようになっており、これら４相のクロックφ１〜φ４はフリップフロップ４１〜４４に供給され、入力信号ＴＳi を各クロックφ１〜φ４のタイミング（例えば、立ち上がりタイミング）で取り込んでそれぞれ対応する定電流ドライバ３１〜３４へ供給するようになっている。
【００２０】
本第２実施例では、図４に示す第１実施例の遅延段２１〜２３の代わりに４相クロック発生回路４０を設け、クロックＣＬＫに同期した４相クロックによりフリップフロップ４１〜４４のデータ（入力信号ＴＳi ）の取り込みタイミングを制御するようになっている。ここで、４相クロック発生回路４０は、例えば、知られているＤＬＬ（Delay Locked Loop)回路等を用いて構成することで、半導体の製造プロセスやチップ温度の変化等に関わらず、第１実施例における遅延段（２１〜２３）の総遅延量に対応する時間を正確にビットタイム（Ｔ）に等しくすることができる。すなわち、本第２実施例では、半導体の製造プロセスやチップの温度変化等に依らず、常に、信号の高周波成分を減少させて寄生要素等による波形の乱れや信号線間の干渉を抑えること可能になる。なお、フリップフロップ４１〜４４の数および該フリップフロップを駆動するクロック（φ１〜φ４）は４つに限定されるものではないのはもちろんである。
【００２１】
図８は本発明の第３実施例としてのドライバ回路を概略的に示す回路図である。図８において、参照符号５１および５３は相補（差動）信号を出力する定電流ドライバ（プリドライバ）、５２は１ビットタイム（Ｔ）の遅延を与える遅延回路、５４，５７は抵抗、５５，５８は容量、そして、５６，５９は増幅器を示している。ここで、抵抗５４，容量５５並びに増幅器５６は積分回路５６０を構成し、また、抵抗５７，容量５８並びに増幅器５９は積分回路５９０を構成している。
【００２２】
図８に示されるように、本第３実施例のドライバ回路は、入力信号ＴＳi が直接供給されたプリドライバ５１の相補出力と、遅延回路５２により入力信号ＴＳi が１ビットタイムＴだけ遅延されて供給されたプリドライバ５３の相補出力とが逆極性となるように加算され、この加算された各出力を積分回路５６０および５９０で積分してユニットパルス応答が三角波となるドライバ回路の相補の出力信号ＴＳo および／ＴＳo を得るようになっている。
【００２３】
定電流出力のプリドライバ５１および５３は、直前のビットタイムと信号の符号（０，１）が異なるときにのみ正味の電流を出力するため、出力極性が逆の２つのプリドライバ５１および５３を組にして使い、それぞれを入力系列および１ビットタイムＴだけ遅延させた入力系列で駆動するようになっている。
そして、積分回路５６０および５９０の出力インピーダンスを信号伝送路（伝送線）の特性インピーダンス（例えば、５０Ω）に合わせることにより、消費電流の小さなドライバ回路を構成することができる。なお、積分回路の出力インピーダンスを信号伝送路の特性インピーダンスに合わせるのは、例えば、積分回路におけるトランジスタのサイズ等を調整して行うことになる。
【００２４】
図９は図８に示すドライバ回路の変形例を概略的に示す回路図であり、図８におけるプリドライバ５３の代わりに、入力信号ＴＳi および遅延回路５２により１ビットタイムＴだけ遅延された入力信号ＴＳi が供給されたエクスクルーシブ・オア（ＥＸＯＲ）ゲート５０を設け、このＥＸＯＲゲート５０の出力によりプリドライバ５１のイネーブル制御を行うようになっている。
【００２５】
すなわち、図９に示す第３実施例の変形例では、ＥＸＯＲゲート５０により、入力系列とこれを１ビットタイムＴだけ遅延させた系列とを比較して、両者が異なる時にのみプリドライバ５１を活性化して電流を流すようになっている。これにより、図８の第３実施例よりもプリドライバの消費電流を低減することができ、より一層少ない消費電流のドライバ回路とすることができる。
【００２６】
図１０は図８および図９に示すドライバ回路における定電流ドライバの一例を示す回路図である。
図１０に示されるように、図８および図９における相補信号を出力する定電流ドライバ（プリドライバ）５１は、それぞれＰＭＯＳトランジスタ５０１〜５０３、ＮＭＯＳトランジスタ５０４〜５０６、インバータ５０７により構成されている。ここで、トランジスタ５０２並びに５０４、および、トランジスタ５０３並びに５０５はそれぞれインバータを構成し、それぞれ入力信号ＴＳi およびその反転信号が入力されている。また、トランジスタ５０１および５０６のゲートには、それぞれバイアス電圧ＶcpおよびＶcnが印加され電流源として機能するようになっている。なお、定電流ドライバ５３の構成も定電流ドライバ５１と同様である。
【００２７】
なお、図９におけるプリドライバ５１として使用する場合、例えば、ＥＸＯＲゲート５０からのイネーブル信号をトランジスタ５０６のゲートに供給し、イネーブル信号が高レベルＨのときに回路を活性化するように構成すればよい。また、この図１０に示すプリドライバの回路は一例であり、他の様々な回路を適用することができる。
【００２８】
図１１は本発明の第４実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図１２は図１１に示すレシーバ回路の動作を説明するための図である。図１１において、参照符号６はレシーバ回路、６０はレシーバアンプ、６１は位相インターポレータ、そして、６２はアップダウンカウンタを示している。レシーバアンプ６０には、ドライバ回路の出力信号（ＴＳo)が信号伝送路を介して入力信号ＲＳi として入力される。この入力信号ＲＳi として、まず、図１２（ａ）に示すようなデータ０，１を交互に並べた系列をドライバ回路からレシーバアンプ６０へ送信する。
【００２９】
レシーバ回路６では、送られてきたデータ０，１が交互に並べた系列（調整用符号系列）を受信し、図１２（ｂ）に示されるように、データが１から０へ変化するタイミング（ＬＰ１）、および、データが０から１へ変化するタイミング（ＬＰ２）をロックする。すなわち、レシーバアンプ６０の出力をアップダウン制御信号ＵＤＣとしてアップダウンカウンタ６２へ供給し、このアップダウンカウンタ６２の出力により位相インターポレータ６１を制御して、データが１から０およびデータ０から１へ変化するタイミングに同期するような受信クロックＣＫ’を求める。ここで、アップダウンカウンタ６２に供給されるアップダウン制御信号ＵＤＣは、例えば、レシーバアンプ６０による受信信号が『０』（データ０）であれば受信タイミングが早すぎたとして、位相インターポレータ６１を介して出力される受信クロック（ＣＫ’）のタイミングを遅らせ、逆に、また、レシーバアンプ６０による受信信号が『１』（データ１）であれば受信タイミングが遅すぎたとして、位受信クロック（ＣＫ’）のタイミングを早める。
【００３０】
上記の処理を繰り返すことにより、図１２（ｂ）に示されるように、受信クロックＣＫ’を供給することでレシーバ回路６（レシーバアンプ６０）の受信タイミング（データ取り込みタイミング）を受信信号がデータ１から０へ立ち上がる部分（ＬＰ１）およびデータ０から１へ立ち下がる部分（ＬＰ２）にロックさせる。さらに、図１２（ｃ）に示されるように、ロックしたタ後でロックしたときの受信クロック（ＣＫ’）の位相を略９０°シフトして（例えば、位相を９０°進めて）実際に使用する受信クロックＣＫを求める。ここで、受信クロックＣＫによるレシーバ回路６の受信タイミングＤＰ１およびＤＰ２では、受信信号が最大および最小になる。
【００３１】
このように、本第４実施例によれば、信号伝送路やドライバ回路の遅延特性によらず最適な受信タイミングを決めることができるため、高速の信号伝送が高いタイミングマージンで実行することが可能となる。
図１３は本発明の第５実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図１４は図１３に示すレシーバ回路の動作を説明するための図である。図１３において、参照符号１０は波形調整ドライバ回路、２０は信号伝送路（ケーブル）、そして、６３はイコライズ回路を示している。
【００３２】
波形調整ドライバ回路１０は、例えば、入力信号ＴＳi における立ち上がりを制御し、例えば、図１４に示されるように、１ビットタイムＴで振幅が最大（Ａmax)となり、２Ｔで最大振幅Ａmax の３０％程度、３Ｔで最大振幅Ａmax の１０％程度、そして、４Ｔで最大振幅Ａmax の３％程度になるように波形を調整し、波形調整された信号ＴＳo を信号伝送路２０を介して受信側へ送る。受信側では、伝送された信号ＲＳi をイコライズ回路６３により、例えば、信号伝送路２０の特性（減衰特性等）を補償してドライバ部６０へ供給する。これにより、本第５実施例によれば、例えば、信号伝送路２０での高周波成分の減衰を補償することができ、より長距離の信号伝送が可能になる。なお、レシーバ回路６としては、後述するようなＰＲＤ回路（Partial Response Detector:部分応答検出回路）を適用することができる。
【００３３】
図１５は図１３に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。ここで、図１５は、イコライズ回路６３として差動入力ＲＳi,／ＲＳi を受け取るものを一例として示している。
図１５に示されるように、イコライズ回路６３は、フィルタ６３１、ＰＭＯＳトランジスタ６３２，６３３、および、ＮＭＯＳトランジスタ６３４〜６３８を備えて構成され、信号伝送路（２０）を介して伝送された差動信号（相補信号）ＲＳi,／ＲＳi を第１の差動対トランジスタ６３５，６３６のゲートで直接受け取ると共に、フィルタ６３１を介して第１の差動対トランジスタと並列に設けた第２の差動対トランジスタ６３４，６３７のゲートで受け取るようになっている。このフィルタ回路６３１により、入力する差動信号ＲＳi,／ＲＳi の高周波成分を補償（増強）して出力信号ＩＲＳo,／ＩＲＳo を次段のレシーバアンプ６０へ供給するようになっている。
【００３４】
図１６は本発明の第６実施例としての信号伝送システムを概略的に示すブロック回路図であり、また、図１７は図１６に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
図１６に示されるように、ドライバ回路１０は、遅延回路１１１、インバータ１１２およびドライバアンプ１１３，１１４により構成され、また、レシーバ回路６は、遅延回路６４、加算回路６５およびレシーバアンプ６６によりＰＲＤとして構成されている。
【００３５】
送信側のドライバ回路１０において、入力信号ＴＳi は、ドライバアンプ１１４に直接入力されると共に、１ビットタイム（Ｔ）の遅延時間を与える遅延回路１１１およびインバータ１１２を介してドライバアンプ１１３に入力されている。すなわち、ドライバ回路１０は、多相クロックを用いた立ち上がり時間の制御回路を持つ２組のドライバアンプ１１３，１１４を使用し、一方のドライバアンプ１１４に通常の信号系列を入力し、他方のドライバアンプ１１３に１ビットタイム（Ｔ）だけ遅延すると共に反転した信号系列を入力し、両方のドライバアンプ１１３，１１４の出力を加えて信号伝送路（ケーブル）２０へ出力するようになっている。
【００３６】
ここで、ドライバアンプ１１３の出力レベルはＣ１倍（例えば、Ｃ１＝０．３〜０．４）され、また、ドライバアンプ１１４の出力レベルはＣ０倍（Ｃ０＝１）されるようになっている。ここで、図１７（ａ）に示されるように、ドライバ回路１０の出力信号ＴＳo としては、符号系列のデータが０から１へ、或いは、１から０へ変化する個所の振幅が強調（増強）されるような波形となっている。さらに、信号ＴＳo が信号伝送路２０を介してレシーバ回路６へ伝えられると、例えば、信号伝送路２０の伝送特性等により高周波成分が減衰して、図１７（ｂ）に示されるような理想に近い波形となるようにされている。また、受信側では、レシーバ回路６としてＰＲＤを用いることにより、あるビットタイムでの信号電圧のＣ２倍（例えば、Ｃ２＝０．５）を次のビットタイムでの受信電圧から差し引いて受信を行うようになっている。なお、Ｃ１の値は受信端で受信信号にオーバーシュートが生じないように調整を行い、この調整は実際の信号送受信に先立って、例えば、調整用の信号を送ることで行うことができる。また、Ｃ２の値は受信回路の感度が許す限り大きな値を前もって選んでおくのが好ましい。
【００３７】
このように、本第６実施例では、送信側のイコライズと受信側のイコライズを併用することで、ケーブル長をさらに長くすることができる利点がある。
次に、本第６実施例において、レシーバ回路６としてＰＲＤ方式相補型差動アンプを適用した場合を説明する。
図１８は図１６に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図であり、レシーバ回路６としてＰＲＤ方式相補型差動アンプを適用したものである。また、図１９は図１８に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【００３８】
図１８に示されるように、レシーバ回路６は、キャパシタ（容量Ｃ１０ａ，Ｃ２０ａ；Ｃ１０ｂ，Ｃ２０ｂ），および、トランスファゲート６１１〜６１４で構成されるＰＲＤ機能部分６０１の後段に、差動アンプ６０３および該差動アンプ６０３の入力ノードに対するアンプ用プリチャージ回路６０２を設けるようになっている。トランスファゲート６１１および６１４は制御信号φ２（／φ２）によりスイッチング制御され、また、トランスファゲート６１２および６１３は制御信号φ１（／φ１）によりスイッチング制御されている。ここで、信号／φ１，／φ２は、それぞれ信号φ１，φ２の反転論理の信号である。なお、クロックＣＫ（ＣＬＫ）に対する制御信号φ１およびφ２のタイミングは、図１９に示す通りである。
【００３９】
ここで、キャパシタＣ１０ａおよびＣ１０ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔo ／τ））／２を満たすように決めれば符号間干渉は理論的には完全に除去することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、τは信号伝送路（２０）等の時定数を示し、Ｔo は１ビット分のデータがバスに現れる時間または１ビット分の周期を示している。
【００４０】
図２０は図１８に示すレシーバ回路の動作を説明するための図である。
図１８に示すレシーバ回路６は、制御信号φ１およびφ２を制御することにより、図２０（ａ）および図２０（ｂ）に示す動作を交互に行う。
すなわち、制御信号φ１が高レベル“Ｈ”（／φ１が低レベル“Ｌ”）で制御信号φ２が低レベル“Ｌ”（／φ２が高レベル“Ｈ”）のとき、図２０（ａ）に示されるように、符号間干渉成分除去（推定）動作が行われ、また、制御信号φ１が低レベル“Ｌ”で制御信号φ２が高レベル“Ｈ”のとき、図２０（ｂ）に示されるように、信号判定動作が行われる。なお、アンプ用プリチャージ回路６０２は、符号間干渉成分除去動作が行われる期間に差動アンプ６０３の入力ノードをプリチャージするようになっている。
【００４１】
このように、本第６実施例では、送信側の波形調整と受信側のＰＲＤを併用することにより、信号伝送路で生ずる符号間干渉を除去（推定）することができ、その結果、細い芯線を用いたケーブルでも高速信号を伝送することが可能になり、或いは、ケーブル長をさらに長くすることが可能になる。
上述したように、本発明の各実施例によれば、信号に含まれる高周波成分を最低限に抑えることができるため、寄生素子による波形の乱れや信号線間の干渉を最小に抑えて高速の信号伝送が可能になる。
【００４２】
以上において、本発明のドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法は、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送だけでなく、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても適用することができる。
【００４３】
【発明の効果】
以上、詳述したように、本発明によれば、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示す図である。
【図２】本発明の原理を説明するための図（その１）である。
【図３】本発明の原理を説明するための図（その２）である。
【図４】本発明の第１実施例としてのドライバ回路を概略的に示す回路図である。
【図５】図４に示すドライバ回路の動作を説明するための図である。
【図６】本発明の第２実施例としてのドライバ回路を概略的に示すブロック回路図である。
【図７】図６に示すドライバ回路で使用する４相クロックの一例を示すタイミング図である。
【図８】本発明の第３実施例としてのドライバ回路を概略的に示す回路図である。
【図９】図８に示すドライバ回路の変形例を概略的に示す回路図である。
【図１０】図８および図９に示すドライバ回路における定電流ドライバの一例を示す回路図である。
【図１１】本発明の第４実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図１２】図１１に示すレシーバ回路の動作を説明するための図である。
【図１３】本発明の第５実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図１４】図１３に示すレシーバ回路の動作を説明するための図である。
【図１５】図１３に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。
【図１６】本発明の第６実施例としての信号伝送システムを概略的に示すブロック回路図である。
【図１７】図１６に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
【図１８】図１６に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図である。
【図１９】図１８に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【図２０】図１８に示すレシーバ回路の動作を説明するための図である。
【符号の説明】
６，１０６…レシーバ回路
１０，１０１…ドライバ回路
１１〜１４，３１〜３４…定電流ドライバ
１０２，２０…信号伝送路（ケーブル）
２１〜２３…遅延段
４０…４相クロック発生回路
４１〜４４…Ｄ型フリップフロップ（D-F.F.)
５０…エクスクルーシブ・オア（ＥＸＯＲ）ゲート
５１，５３…定電流ドライバ（プリドライバ）
５２…遅延回路
６０…レシーバアンプ
６１…位相インターポレータ
６２…アップダウンカウンタ
６３…イコライズ回路
１０５…終端抵抗
１３１〜１３３…寄生インダクタ
１４１〜１４５…寄生容量
ＣＬＫ，ＣＫ…クロック
ＲＳi …レシーバ回路の入力信号
ＲＳo,／ＴＳo …レシーバ回路の出力信号
ＴＳi …ドライバ回路の入力信号
ＴＳo,／ＴＳo …ドライバ回路の出力信号
φ１，φ２，φ３，φ４…４相クロック
【発明の属する技術分野】
本発明は信号伝送技術に関し、特に、高速の信号伝送を可能とするドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサ（論理回路）との間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、より一層の高精度で高速の信号伝送が可能な信号伝送技術の提供が要望されている。
【０００２】
【従来の技術】
図１は従来の信号伝送システムの一例を概略的に示す図であり、例えば、ＬＳＩ（半導体集積回路）の間の信号伝送の様子を示している。図１において、参照符号１０１はドライバ回路、１０２は信号伝送路（ケーブル）、１３１〜１３３は寄生インダクタ、１４１〜１４５は寄生容量、１０５は終端抵抗、そして、１０６はレシーバ回路を示している。ここで、例えば、寄生インダクタ１３１は半導体チップ（ドライバ回路）と外部ピンを繋ぐボンディングワイヤによるものを示し、寄生インダクタ１３２はパッケージやリード線によるものを示し、そして、寄生インダクタ１３３はコネクタによるものを示している。また、例えば、寄生容量１４１〜１４５は、それぞれ各部における寄生容量を示している。
【０００３】
【発明が解決しようとする課題】
ところで、例えば、ＬＳＩの間の信号伝送を高速化すると、その伝送される信号波形に含まれる高周波成分が増加する。
この高周波成分は、図１に示されるような信号伝送システムにおいて、ボンディングワイヤ、パッケージやリード線並びにソケット等のもつ寄生インダクタ１３１〜１３３、および、各部における寄生容量１４１〜１４５に振動的な挙動を引き起こすことになる。
【０００４】
その結果、伝送すべき信号の波形が乱れて、正しい信号伝送が困難になる。さらに、高周波成分を含む信号を信号線に流すと、他の信号線にクロストーク等の結合雑音が発生することにもなり、高精度で高速の信号伝送の妨げとなる。なお、このような問題は、ＬＳＩの間の信号伝送だけでなく、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送や、チップ（ＬＳＩ）内における素子や回路ブロック間での信号伝送においても同様である。
【０００５】
本発明は、上述した従来技術における課題に鑑み、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送を可能とすることを目的としている。
【０００６】
【課題を解決するための手段】
本発明の第１の形態によれば、ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、前記送信信号に用いる符号において、符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法が提供される。
【０００７】
本発明の第２の形態によれば、ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システムが提供される。
【０００８】
本発明の第３の形態によれば、信号を伝送するためのドライバ回路であって、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路が提供される。
本発明の第４の形態によれば、伝送される信号を遅延したデータ系列を重畳して生成され、符号１個当たりの立ち上がり時間および立ち下がり時間の合計が１ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路が提供される。
【０００９】
図２および図３は本発明の原理を説明するための図である。なお、図２（ａ），図２（ｂ），図３（ａ）および図３（ｂ）において、縦軸は電圧Ｖを示し、また、横軸は時間ｔを示している。
ところで、信号にどれだけ高周波成分が含まれるかは、データ『０』および『１』に対応する符号波形がどれだけ高周波成分を持つかによって決まる。
【００１０】
まず、バイナリ値ｂ＝０または１を、ｃ＝−１または１に対応させて考えると、図２（ａ）に示されるように、ある系列｛ｂｎ｝に対応する信号波形（送り側の信号）は、系列｛ｃｎ｝を用いて
ｓ（ｔ）＝Σｃi ｕ（ｔ−ｉＴ）
と現される。ここで、ｓ（ｔ）は低レベル『Ｌ（０）』と高レベル『Ｈ（１）』の中間の基準電位Ｖref を基準にして測定された値とし、ｕ（ｔ）は仮想的な孤立パルスに対する応答である。
【００１１】
もし、理想的な信号伝送路を立ち上がり時間ゼロで駆動すれば、応答ｕ（ｔ）は、図２（ｂ）に示されるような矩形波となる。矩形波は、高周波成分を多く含むため信号ｓ（ｔ）も多くの高周波成分を含む。
ここで、ｕ（ｔ）の高周波成分を減らす１つの方法は、ｕ（ｔ）のパルス幅をできるだけ広くする（時間ｔの方向に延ばす）ことである。これは、パルス幅が広がれば、高周波成分は減少するからである。
【００１２】
一般に、パルス幅が広いということは、符号間の干渉が増加することを意味するため、信号伝送にとっては不都合であると考えられている。しかしながら、図３（ａ）に示されるように、ｕ（ｔ）のパルス幅を最大２Ｔ（Ｔはビットタイム：１符号の長さ）としても、ｔ＝０およびｔ＝２Ｔでのｕ（ｔ）の値をゼロにすることができれば、ｔ＝ｎＴ（ｎは整数）で信号のデータ０および１の判定をする限りにおいては、隣り合うビットタイム間での干渉はないことになる。すなわち、ｕ（ｔ）として、
ｕ（ｔ）＝０（ｔ＝０，ｔ＝２Ｔ）
ｕ（ｔ）＝Ｕmax （ｔ＝Ｔ，Ｕmax はｕの最大値）
となるような関数で高周波成分の小さなものを選べば良い。上記の関数の一番簡単な例としては、図３（ｂ）に示される三角波がある。
【００１３】
この図３（ｂ）に示されるような三角波は、一定の電流を積分することで得られる。つまり、送信信号が１で直前のビットタイムの値が０の場合は正電流を積分し、また、送信信号が０で前ビットタイムが１なら負電流を積分、そして、それ以外（前ビットタイムと同じ符号）なら電流をゼロとすればよい。
本発明は、このような波形を用いることにより、信号の立ち上がり時間をビットタイムＴと同じ値にまで増大させることができる。従って、ｄｉ／ｄｔ（電流の変化率）に比例するインダクティブな電圧やｄｖ／ｄｔ（電圧の変化率）に比例する容量電流を最小化することができる、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【００１４】
すなわち、本発明によれば、符号間干渉を十分小さな値に保ちつつ信号の立ち上がり時間を与えられたビットタイムのもとで最大にすることができ、信号に含まれる高周波成分が最小化されるため、寄生インダクタや容量による波形の乱れや信号線間の結合を防ぎ、高速の信号伝送を可能とすることができる。
【００１５】
【発明の実施の形態】
以下、本発明に係るドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法の実施例を図面を参照して詳述する。
図４は本発明の第１実施例としてのドライバ回路を概略的に示す回路図である。図４において、参照符号１１〜１４は定電流ドライバを示し、２１〜２３は遅延段（Ｄ）を示している。
【００１６】
図４に示されるように、本第１実施例のドライバ回路は、複数の（４つの）定電流ドライバ１１〜１４、および、複数の遅延段２１〜２３を備えて構成されている。定電流ドライバ１１には入力信号ＴＳi が直接供給され、定電流ドライバ１２には１つの遅延段２１を介して入力信号ＴＳi が供給され、定電流ドライバ１３には２つの遅延段２１および２２を介して入力信号ＴＳi が供給され、さらに、定電流ドライバ１４には３つの遅延段２１〜２３を介して入力信号ＴＳi が供給されている。そして、各定電流ドライバ１１〜１４の出力は共通接続され、出力信号ＴＳo が出力されるようになっている。ここで、各遅延段２１〜２３は、例えば、直列接続された偶数個数のインバータにより構成され、また、全ての遅延段２１〜２３による遅延時間（総遅延時間）は、ほぼ１ビットタイム（１符号の長さ）Ｔになるように決められている。
【００１７】
図５は図４に示すドライバ回路の動作を説明するための図であり、参照符号Ｒ１〜Ｒ４は、ドライバ回路の出力信号ＴＳo が低レベルＬ（０）から高レベルＨ（１）へ変化する場合の信号波形の立ち上がり部分を示している。
立ち上がり部分Ｒ１は、入力信号ＴＳi が直接供給される定電流ドライバ１１の出力の立ち上がりに対応し、また、立ち上がり部分Ｒ２は、１つの遅延段２１を介して入力信号ＴＳi が供給される定電流ドライバ１２の出力の立ち上がりに対応している。さらに、立ち上がり部分Ｒ３は、２つの遅延段２１および２２を介して入力信号ＴＳi が供給される定電流ドライバ１３の出力の立ち上がりに対応し、そして、立ち上がり部分Ｒ４は、３つの遅延段２１〜２３を介して入力信号ＴＳi が供給される定電流ドライバ１４の出力の立ち上がりに対応している。なお、出力信号ＴＳo が０から１へ変化する総時間は、ほぼ１ビットタイムＴと同程度になっている。
【００１８】
これにより、信号（ＴＳo)の高周波成分を減少させることができ、寄生要素（図１における寄生インダクタ１３１〜１３３や寄生容量１４１〜１４５）等による波形の乱れや信号線間の干渉を抑えることができる。
図６は本発明の第２実施例としてのドライバ回路を概略的に示すブロック回路図であり、図７は図６に示すドライバ回路で使用する４相クロックの一例を示すタイミング図である。図６において、参照符号３１〜３４は定電流ドライバを示し、４０は４相クロック発生回路を示し、そして、４１〜４４はＤ型フリップフロップ（D-F.F.）を示している。
【００１９】
図７に示されるように、４相クロック発生回路４０は、送信クロックＣＬＫに同期し、それぞれ位相が９０°異なるクロックφ１，φ２，φ３，φ４を出力するようになっており、これら４相のクロックφ１〜φ４はフリップフロップ４１〜４４に供給され、入力信号ＴＳi を各クロックφ１〜φ４のタイミング（例えば、立ち上がりタイミング）で取り込んでそれぞれ対応する定電流ドライバ３１〜３４へ供給するようになっている。
【００２０】
本第２実施例では、図４に示す第１実施例の遅延段２１〜２３の代わりに４相クロック発生回路４０を設け、クロックＣＬＫに同期した４相クロックによりフリップフロップ４１〜４４のデータ（入力信号ＴＳi ）の取り込みタイミングを制御するようになっている。ここで、４相クロック発生回路４０は、例えば、知られているＤＬＬ（Delay Locked Loop)回路等を用いて構成することで、半導体の製造プロセスやチップ温度の変化等に関わらず、第１実施例における遅延段（２１〜２３）の総遅延量に対応する時間を正確にビットタイム（Ｔ）に等しくすることができる。すなわち、本第２実施例では、半導体の製造プロセスやチップの温度変化等に依らず、常に、信号の高周波成分を減少させて寄生要素等による波形の乱れや信号線間の干渉を抑えること可能になる。なお、フリップフロップ４１〜４４の数および該フリップフロップを駆動するクロック（φ１〜φ４）は４つに限定されるものではないのはもちろんである。
【００２１】
図８は本発明の第３実施例としてのドライバ回路を概略的に示す回路図である。図８において、参照符号５１および５３は相補（差動）信号を出力する定電流ドライバ（プリドライバ）、５２は１ビットタイム（Ｔ）の遅延を与える遅延回路、５４，５７は抵抗、５５，５８は容量、そして、５６，５９は増幅器を示している。ここで、抵抗５４，容量５５並びに増幅器５６は積分回路５６０を構成し、また、抵抗５７，容量５８並びに増幅器５９は積分回路５９０を構成している。
【００２２】
図８に示されるように、本第３実施例のドライバ回路は、入力信号ＴＳi が直接供給されたプリドライバ５１の相補出力と、遅延回路５２により入力信号ＴＳi が１ビットタイムＴだけ遅延されて供給されたプリドライバ５３の相補出力とが逆極性となるように加算され、この加算された各出力を積分回路５６０および５９０で積分してユニットパルス応答が三角波となるドライバ回路の相補の出力信号ＴＳo および／ＴＳo を得るようになっている。
【００２３】
定電流出力のプリドライバ５１および５３は、直前のビットタイムと信号の符号（０，１）が異なるときにのみ正味の電流を出力するため、出力極性が逆の２つのプリドライバ５１および５３を組にして使い、それぞれを入力系列および１ビットタイムＴだけ遅延させた入力系列で駆動するようになっている。
そして、積分回路５６０および５９０の出力インピーダンスを信号伝送路（伝送線）の特性インピーダンス（例えば、５０Ω）に合わせることにより、消費電流の小さなドライバ回路を構成することができる。なお、積分回路の出力インピーダンスを信号伝送路の特性インピーダンスに合わせるのは、例えば、積分回路におけるトランジスタのサイズ等を調整して行うことになる。
【００２４】
図９は図８に示すドライバ回路の変形例を概略的に示す回路図であり、図８におけるプリドライバ５３の代わりに、入力信号ＴＳi および遅延回路５２により１ビットタイムＴだけ遅延された入力信号ＴＳi が供給されたエクスクルーシブ・オア（ＥＸＯＲ）ゲート５０を設け、このＥＸＯＲゲート５０の出力によりプリドライバ５１のイネーブル制御を行うようになっている。
【００２５】
すなわち、図９に示す第３実施例の変形例では、ＥＸＯＲゲート５０により、入力系列とこれを１ビットタイムＴだけ遅延させた系列とを比較して、両者が異なる時にのみプリドライバ５１を活性化して電流を流すようになっている。これにより、図８の第３実施例よりもプリドライバの消費電流を低減することができ、より一層少ない消費電流のドライバ回路とすることができる。
【００２６】
図１０は図８および図９に示すドライバ回路における定電流ドライバの一例を示す回路図である。
図１０に示されるように、図８および図９における相補信号を出力する定電流ドライバ（プリドライバ）５１は、それぞれＰＭＯＳトランジスタ５０１〜５０３、ＮＭＯＳトランジスタ５０４〜５０６、インバータ５０７により構成されている。ここで、トランジスタ５０２並びに５０４、および、トランジスタ５０３並びに５０５はそれぞれインバータを構成し、それぞれ入力信号ＴＳi およびその反転信号が入力されている。また、トランジスタ５０１および５０６のゲートには、それぞれバイアス電圧ＶcpおよびＶcnが印加され電流源として機能するようになっている。なお、定電流ドライバ５３の構成も定電流ドライバ５１と同様である。
【００２７】
なお、図９におけるプリドライバ５１として使用する場合、例えば、ＥＸＯＲゲート５０からのイネーブル信号をトランジスタ５０６のゲートに供給し、イネーブル信号が高レベルＨのときに回路を活性化するように構成すればよい。また、この図１０に示すプリドライバの回路は一例であり、他の様々な回路を適用することができる。
【００２８】
図１１は本発明の第４実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図１２は図１１に示すレシーバ回路の動作を説明するための図である。図１１において、参照符号６はレシーバ回路、６０はレシーバアンプ、６１は位相インターポレータ、そして、６２はアップダウンカウンタを示している。レシーバアンプ６０には、ドライバ回路の出力信号（ＴＳo)が信号伝送路を介して入力信号ＲＳi として入力される。この入力信号ＲＳi として、まず、図１２（ａ）に示すようなデータ０，１を交互に並べた系列をドライバ回路からレシーバアンプ６０へ送信する。
【００２９】
レシーバ回路６では、送られてきたデータ０，１が交互に並べた系列（調整用符号系列）を受信し、図１２（ｂ）に示されるように、データが１から０へ変化するタイミング（ＬＰ１）、および、データが０から１へ変化するタイミング（ＬＰ２）をロックする。すなわち、レシーバアンプ６０の出力をアップダウン制御信号ＵＤＣとしてアップダウンカウンタ６２へ供給し、このアップダウンカウンタ６２の出力により位相インターポレータ６１を制御して、データが１から０およびデータ０から１へ変化するタイミングに同期するような受信クロックＣＫ’を求める。ここで、アップダウンカウンタ６２に供給されるアップダウン制御信号ＵＤＣは、例えば、レシーバアンプ６０による受信信号が『０』（データ０）であれば受信タイミングが早すぎたとして、位相インターポレータ６１を介して出力される受信クロック（ＣＫ’）のタイミングを遅らせ、逆に、また、レシーバアンプ６０による受信信号が『１』（データ１）であれば受信タイミングが遅すぎたとして、位受信クロック（ＣＫ’）のタイミングを早める。
【００３０】
上記の処理を繰り返すことにより、図１２（ｂ）に示されるように、受信クロックＣＫ’を供給することでレシーバ回路６（レシーバアンプ６０）の受信タイミング（データ取り込みタイミング）を受信信号がデータ１から０へ立ち上がる部分（ＬＰ１）およびデータ０から１へ立ち下がる部分（ＬＰ２）にロックさせる。さらに、図１２（ｃ）に示されるように、ロックしたタ後でロックしたときの受信クロック（ＣＫ’）の位相を略９０°シフトして（例えば、位相を９０°進めて）実際に使用する受信クロックＣＫを求める。ここで、受信クロックＣＫによるレシーバ回路６の受信タイミングＤＰ１およびＤＰ２では、受信信号が最大および最小になる。
【００３１】
このように、本第４実施例によれば、信号伝送路やドライバ回路の遅延特性によらず最適な受信タイミングを決めることができるため、高速の信号伝送が高いタイミングマージンで実行することが可能となる。
図１３は本発明の第５実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図１４は図１３に示すレシーバ回路の動作を説明するための図である。図１３において、参照符号１０は波形調整ドライバ回路、２０は信号伝送路（ケーブル）、そして、６３はイコライズ回路を示している。
【００３２】
波形調整ドライバ回路１０は、例えば、入力信号ＴＳi における立ち上がりを制御し、例えば、図１４に示されるように、１ビットタイムＴで振幅が最大（Ａmax)となり、２Ｔで最大振幅Ａmax の３０％程度、３Ｔで最大振幅Ａmax の１０％程度、そして、４Ｔで最大振幅Ａmax の３％程度になるように波形を調整し、波形調整された信号ＴＳo を信号伝送路２０を介して受信側へ送る。受信側では、伝送された信号ＲＳi をイコライズ回路６３により、例えば、信号伝送路２０の特性（減衰特性等）を補償してドライバ部６０へ供給する。これにより、本第５実施例によれば、例えば、信号伝送路２０での高周波成分の減衰を補償することができ、より長距離の信号伝送が可能になる。なお、レシーバ回路６としては、後述するようなＰＲＤ回路（Partial Response Detector:部分応答検出回路）を適用することができる。
【００３３】
図１５は図１３に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。ここで、図１５は、イコライズ回路６３として差動入力ＲＳi,／ＲＳi を受け取るものを一例として示している。
図１５に示されるように、イコライズ回路６３は、フィルタ６３１、ＰＭＯＳトランジスタ６３２，６３３、および、ＮＭＯＳトランジスタ６３４〜６３８を備えて構成され、信号伝送路（２０）を介して伝送された差動信号（相補信号）ＲＳi,／ＲＳi を第１の差動対トランジスタ６３５，６３６のゲートで直接受け取ると共に、フィルタ６３１を介して第１の差動対トランジスタと並列に設けた第２の差動対トランジスタ６３４，６３７のゲートで受け取るようになっている。このフィルタ回路６３１により、入力する差動信号ＲＳi,／ＲＳi の高周波成分を補償（増強）して出力信号ＩＲＳo,／ＩＲＳo を次段のレシーバアンプ６０へ供給するようになっている。
【００３４】
図１６は本発明の第６実施例としての信号伝送システムを概略的に示すブロック回路図であり、また、図１７は図１６に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
図１６に示されるように、ドライバ回路１０は、遅延回路１１１、インバータ１１２およびドライバアンプ１１３，１１４により構成され、また、レシーバ回路６は、遅延回路６４、加算回路６５およびレシーバアンプ６６によりＰＲＤとして構成されている。
【００３５】
送信側のドライバ回路１０において、入力信号ＴＳi は、ドライバアンプ１１４に直接入力されると共に、１ビットタイム（Ｔ）の遅延時間を与える遅延回路１１１およびインバータ１１２を介してドライバアンプ１１３に入力されている。すなわち、ドライバ回路１０は、多相クロックを用いた立ち上がり時間の制御回路を持つ２組のドライバアンプ１１３，１１４を使用し、一方のドライバアンプ１１４に通常の信号系列を入力し、他方のドライバアンプ１１３に１ビットタイム（Ｔ）だけ遅延すると共に反転した信号系列を入力し、両方のドライバアンプ１１３，１１４の出力を加えて信号伝送路（ケーブル）２０へ出力するようになっている。
【００３６】
ここで、ドライバアンプ１１３の出力レベルはＣ１倍（例えば、Ｃ１＝０．３〜０．４）され、また、ドライバアンプ１１４の出力レベルはＣ０倍（Ｃ０＝１）されるようになっている。ここで、図１７（ａ）に示されるように、ドライバ回路１０の出力信号ＴＳo としては、符号系列のデータが０から１へ、或いは、１から０へ変化する個所の振幅が強調（増強）されるような波形となっている。さらに、信号ＴＳo が信号伝送路２０を介してレシーバ回路６へ伝えられると、例えば、信号伝送路２０の伝送特性等により高周波成分が減衰して、図１７（ｂ）に示されるような理想に近い波形となるようにされている。また、受信側では、レシーバ回路６としてＰＲＤを用いることにより、あるビットタイムでの信号電圧のＣ２倍（例えば、Ｃ２＝０．５）を次のビットタイムでの受信電圧から差し引いて受信を行うようになっている。なお、Ｃ１の値は受信端で受信信号にオーバーシュートが生じないように調整を行い、この調整は実際の信号送受信に先立って、例えば、調整用の信号を送ることで行うことができる。また、Ｃ２の値は受信回路の感度が許す限り大きな値を前もって選んでおくのが好ましい。
【００３７】
このように、本第６実施例では、送信側のイコライズと受信側のイコライズを併用することで、ケーブル長をさらに長くすることができる利点がある。
次に、本第６実施例において、レシーバ回路６としてＰＲＤ方式相補型差動アンプを適用した場合を説明する。
図１８は図１６に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図であり、レシーバ回路６としてＰＲＤ方式相補型差動アンプを適用したものである。また、図１９は図１８に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【００３８】
図１８に示されるように、レシーバ回路６は、キャパシタ（容量Ｃ１０ａ，Ｃ２０ａ；Ｃ１０ｂ，Ｃ２０ｂ），および、トランスファゲート６１１〜６１４で構成されるＰＲＤ機能部分６０１の後段に、差動アンプ６０３および該差動アンプ６０３の入力ノードに対するアンプ用プリチャージ回路６０２を設けるようになっている。トランスファゲート６１１および６１４は制御信号φ２（／φ２）によりスイッチング制御され、また、トランスファゲート６１２および６１３は制御信号φ１（／φ１）によりスイッチング制御されている。ここで、信号／φ１，／φ２は、それぞれ信号φ１，φ２の反転論理の信号である。なお、クロックＣＫ（ＣＬＫ）に対する制御信号φ１およびφ２のタイミングは、図１９に示す通りである。
【００３９】
ここで、キャパシタＣ１０ａおよびＣ１０ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔo ／τ））／２を満たすように決めれば符号間干渉は理論的には完全に除去することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、τは信号伝送路（２０）等の時定数を示し、Ｔo は１ビット分のデータがバスに現れる時間または１ビット分の周期を示している。
【００４０】
図２０は図１８に示すレシーバ回路の動作を説明するための図である。
図１８に示すレシーバ回路６は、制御信号φ１およびφ２を制御することにより、図２０（ａ）および図２０（ｂ）に示す動作を交互に行う。
すなわち、制御信号φ１が高レベル“Ｈ”（／φ１が低レベル“Ｌ”）で制御信号φ２が低レベル“Ｌ”（／φ２が高レベル“Ｈ”）のとき、図２０（ａ）に示されるように、符号間干渉成分除去（推定）動作が行われ、また、制御信号φ１が低レベル“Ｌ”で制御信号φ２が高レベル“Ｈ”のとき、図２０（ｂ）に示されるように、信号判定動作が行われる。なお、アンプ用プリチャージ回路６０２は、符号間干渉成分除去動作が行われる期間に差動アンプ６０３の入力ノードをプリチャージするようになっている。
【００４１】
このように、本第６実施例では、送信側の波形調整と受信側のＰＲＤを併用することにより、信号伝送路で生ずる符号間干渉を除去（推定）することができ、その結果、細い芯線を用いたケーブルでも高速信号を伝送することが可能になり、或いは、ケーブル長をさらに長くすることが可能になる。
上述したように、本発明の各実施例によれば、信号に含まれる高周波成分を最低限に抑えることができるため、寄生素子による波形の乱れや信号線間の干渉を最小に抑えて高速の信号伝送が可能になる。
【００４２】
以上において、本発明のドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法は、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送だけでなく、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても適用することができる。
【００４３】
【発明の効果】
以上、詳述したように、本発明によれば、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示す図である。
【図２】本発明の原理を説明するための図（その１）である。
【図３】本発明の原理を説明するための図（その２）である。
【図４】本発明の第１実施例としてのドライバ回路を概略的に示す回路図である。
【図５】図４に示すドライバ回路の動作を説明するための図である。
【図６】本発明の第２実施例としてのドライバ回路を概略的に示すブロック回路図である。
【図７】図６に示すドライバ回路で使用する４相クロックの一例を示すタイミング図である。
【図８】本発明の第３実施例としてのドライバ回路を概略的に示す回路図である。
【図９】図８に示すドライバ回路の変形例を概略的に示す回路図である。
【図１０】図８および図９に示すドライバ回路における定電流ドライバの一例を示す回路図である。
【図１１】本発明の第４実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図１２】図１１に示すレシーバ回路の動作を説明するための図である。
【図１３】本発明の第５実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図１４】図１３に示すレシーバ回路の動作を説明するための図である。
【図１５】図１３に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。
【図１６】本発明の第６実施例としての信号伝送システムを概略的に示すブロック回路図である。
【図１７】図１６に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
【図１８】図１６に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図である。
【図１９】図１８に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【図２０】図１８に示すレシーバ回路の動作を説明するための図である。
【符号の説明】
６，１０６…レシーバ回路
１０，１０１…ドライバ回路
１１〜１４，３１〜３４…定電流ドライバ
１０２，２０…信号伝送路（ケーブル）
２１〜２３…遅延段
４０…４相クロック発生回路
４１〜４４…Ｄ型フリップフロップ（D-F.F.)
５０…エクスクルーシブ・オア（ＥＸＯＲ）ゲート
５１，５３…定電流ドライバ（プリドライバ）
５２…遅延回路
６０…レシーバアンプ
６１…位相インターポレータ
６２…アップダウンカウンタ
６３…イコライズ回路
１０５…終端抵抗
１３１〜１３３…寄生インダクタ
１４１〜１４５…寄生容量
ＣＬＫ，ＣＫ…クロック
ＲＳi …レシーバ回路の入力信号
ＲＳo,／ＴＳo …レシーバ回路の出力信号
ＴＳi …ドライバ回路の入力信号
ＴＳo,／ＴＳo …ドライバ回路の出力信号
φ１，φ２，φ３，φ４…４相クロック
Claims (21)
- ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、
前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、
前記送信信号に用いる符号において、符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法。 - 請求項１に記載の信号伝送方法において、前記レシーバ側では、前記送信信号に対応するレシーバ側の受信信号が最大となるビットタイムの後半で該受信信号の値を判定するようにしたことを特徴とする信号伝送方法。
- 請求項２に記載の信号伝送方法において、前記レシーバ側では、前記送信信号に対応する伝送されたデータ０および１が交互に続く調整用符号系列に対して、該データ０および１を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出し、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得るようにしたことを特徴とする信号伝送方法。
- 請求項２に記載の信号伝送方法において、前記レシーバ側では、前記受信信号の符号間干渉を除去するためのイコライズ処理を行うようにしたことを特徴とする信号伝送方法。
- 請求項４に記載の信号伝送方法において、前記レシーバ側での符号干渉を除去するために、前記ドライバ側における送信信号の立ち上がり時間の調整と、前記レシーバ側でのイコライズ処理の調整との双方を行うようにしたことを特徴とする信号伝送方法。
- 請求項１〜５のいずれか１項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号を複数の遅延手段で遅延し、該各遅延手段の出力を対応するドライバ手段で駆動し、該各ドライバ手段の出力を重畳して行うことを特徴とする信号伝送方法。
- 請求項１〜５のいずれか１項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号を複数のデータ取り込み手段によりそれぞれ異なるタイミングで取り込んで保持し、該各データ取り込み手段の出力を重畳して行うことを特徴とする信号伝送方法。
- 請求項１〜５のいずれか１項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号と該伝送される信号の反転論理信号を１ビットタイムだけ遅延した信号とを重畳して行うことを特徴とする信号伝送方法。
- ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、
前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システム。 - 請求項９に記載の信号伝送システムにおいて、前記レシーバ回路は、前記送信信号に対応するレシーバ側での受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とする信号伝送システム。
- 請求項９に記載の信号伝送システムにおいて、前記符号長制御手段は、送信クロックと同期した多相クロックを発生する多相クロック発生手段と、該多相クロック発生手段により発生された多相クロックにより順次駆動される複数のユニットドライバとを備えたことを特徴とする信号伝送システム。
- 請求項９に記載の信号伝送システムにおいて、前記符号長制御手段は、
送信されるべきバイナリ信号の第１の系列、および、該第１の系列に１ビットタイム或いはその整数倍の遅延を与えた第２の系列により駆動される複数の定電流出力ドライバと 、
該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、
該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とする信号伝送システム。 - 請求項１０に記載の信号伝送システムにおいて、前記受信信号判定手段は、
伝送されたデータ０および１が交互に続く調整用符号系列に対して、該データ０および１を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段と、を備えたことを特徴とする信号伝送システム。 - 請求項９に記載の信号伝送システムにおいて、前記レシーバ回路は、前記受信信号の符号間干渉を除去するためのイコライズ回路を備えたことを特徴とする信号伝送システム。
- 請求項１３に記載の信号伝送システムにおいて、前記ドライバ回路は、
前記レシーバ側での符号干渉を除去するために、前記ドライバ回路における送信信号の立ち上がり時間の調整と、前記レシーバ回路におけるイコライズ処理の調整との双方を行う調整手段を備えたことを特徴とする信号伝送システム。 - 信号を伝送するためのドライバ回路であって、
前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路。 - 請求項１６に記載のドライバ回路において、前記符号長制御手段は、送信クロックと同期した多相クロックを発生する多相クロック発生手段と、該多相クロック発生手段により発生された多相クロックにより順次駆動される複数のユニットドライバとを備えたことを特徴とするドライバ回路。
- 請求項１６に記載のドライバ回路において、前記符号長制御手段は、
送信されるべきバイナリ信号の第１の系列、および、該第１の系列に１ビットタイム或いはその整数倍の遅延を与えた第２の系列により駆動される複数の定電流出力ドライバと、
該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、
該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とするドライバ回路。 - 伝送される信号を遅延したデータ系列を重畳して生成され、符号１個当たりの立ち上がり時間および立ち下がり時間の合計が１ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、
受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路。 - 請求項１９に記載のレシーバ回路において、前記受信信号判定手段は、
伝送されたデータ０および１が交互に続く調整用符号系列に対して、該データ０および１を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段とを備えたことを特徴とするレシーバ回路。 - 請求項１９に記載のレシーバ回路において、該レシーバ回路は、前記受信信号の符号間干渉を除去するためのイコライズ回路を備えたことを特徴とするレシーバ回路。
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