JPS63253715A - クロツク発生回路 - Google Patents
クロツク発生回路Info
- Publication number
- JPS63253715A JPS63253715A JP62088284A JP8828487A JPS63253715A JP S63253715 A JPS63253715 A JP S63253715A JP 62088284 A JP62088284 A JP 62088284A JP 8828487 A JP8828487 A JP 8828487A JP S63253715 A JPS63253715 A JP S63253715A
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- JP
- Japan
- Prior art keywords
- clock
- delay
- timing generator
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック発生回路に関し、特に自動レイアウト
の手法を用いてクロック発生回路を構成する場合の1相
クロックの重なりを防ぐ事のできるクロック発生回路に
関する。
の手法を用いてクロック発生回路を構成する場合の1相
クロックの重なりを防ぐ事のできるクロック発生回路に
関する。
従来、この種のクロック発生回路は、タイミングジェネ
レータと、クロックドライバのみで構成されている。
レータと、クロックドライバのみで構成されている。
第4図は従来のクロック発生回路の一実施例の回路図で
ある。
ある。
この実施例では、クロック信号CLKを入力として立ち
下り部のみにディレィを発生させ、重なる事のない反転
クロック信号CLKAおよびCLKBの同一周波数の2
相クロックを発生するタイミングジェネレータ101と
、前記CLKAおよびCLKBを入力としチップ全体に
クロック信号を供給するクロックドライバ102により
構成されている。
下り部のみにディレィを発生させ、重なる事のない反転
クロック信号CLKAおよびCLKBの同一周波数の2
相クロックを発生するタイミングジェネレータ101と
、前記CLKAおよびCLKBを入力としチップ全体に
クロック信号を供給するクロックドライバ102により
構成されている。
第5図(a)は前記クロック発生回路におけるタイミン
グ図である。タイミングジェネレータ101はクロック
信号CLKを入力する事で、立ち下り部にインバータ2
〜5により遅延時間T1およびインバータ8〜11によ
り遅延時間T2を発生させ、互いに重なる事のない同一
周波数の2相クロックCLKAおよびCLKBを発生す
る。
グ図である。タイミングジェネレータ101はクロック
信号CLKを入力する事で、立ち下り部にインバータ2
〜5により遅延時間T1およびインバータ8〜11によ
り遅延時間T2を発生させ、互いに重なる事のない同一
周波数の2相クロックCLKAおよびCLKBを発生す
る。
クロックドライバ102は前記CLKA、CLKBを入
力としチップ全体に供給するクロック信号CLK1.C
LK2を作っている。
力としチップ全体に供給するクロック信号CLK1.C
LK2を作っている。
第3図は上記クロック発生回路をICチップ100上に
レイアウトした場合のレイアウト図である。
レイアウトした場合のレイアウト図である。
クロックドライバ102はチップ全体にクロック信号を
供給するため、最終段のバッファ17゜20はディメン
ジョンを大きくしドライブ能力を高めなければならない
ので、ノイズの発生源となり、内部領域に影響をおよぼ
さないようにチップの外部領域にレイアウトせねばなら
ず、このために生まれるタイミングジェネレータ101
とクロックドライバ102間の配線容量C1,C2は無
視できない値となっていた。
供給するため、最終段のバッファ17゜20はディメン
ジョンを大きくしドライブ能力を高めなければならない
ので、ノイズの発生源となり、内部領域に影響をおよぼ
さないようにチップの外部領域にレイアウトせねばなら
ず、このために生まれるタイミングジェネレータ101
とクロックドライバ102間の配線容量C1,C2は無
視できない値となっていた。
また、この配線容量C1と02との間にC1〉〉C2の
条件があると、第4図(b)に示すようにCLKAのク
ロックに対してCLKIのクロックが配線容・量分の遅
れTdを発生し、結果としてCLKIとCLK2間に重
なりT′が発生した。
条件があると、第4図(b)に示すようにCLKAのク
ロックに対してCLKIのクロックが配線容・量分の遅
れTdを発生し、結果としてCLKIとCLK2間に重
なりT′が発生した。
このために従来のクロック発生回路では、タイミングジ
ェネレータ101とクロックドライバ102間の配線容
量C1,C2は等しくなるように考慮してレイアウトし
なければならなかった。
ェネレータ101とクロックドライバ102間の配線容
量C1,C2は等しくなるように考慮してレイアウトし
なければならなかった。
上述した従来のクロック発生回路では、配線容量C1,
C2を一致させなければならない。
C2を一致させなければならない。
しかしながら、自動レイアウトの手法を用いてレイアウ
ト設計を行なう場合、2本の配線の配線容量を完全に一
致させる事は不可能であり、従来のクロック発生回路を
用いた場合、人手が介在しなければならないという欠点
があった。
ト設計を行なう場合、2本の配線の配線容量を完全に一
致させる事は不可能であり、従来のクロック発生回路を
用いた場合、人手が介在しなければならないという欠点
があった。
本発明の目的は、タイミングジェネレータとクロックド
ライバ間の配線容量差の有無にかかわらず、出力クロッ
クの重なりを発生させないクロック発生回路を提供する
事にある。
ライバ間の配線容量差の有無にかかわらず、出力クロッ
クの重なりを発生させないクロック発生回路を提供する
事にある。
本発明のクロック発生回路は、外部より入力される1相
のクロックにより同一周波数の2相クロックを発生する
タイミングジェネレータと、このタイミングジェネレー
タにより発生された2相クロック信号を入力とするクロ
ックドライバと、前記タイミングジェネレータおよびク
ロックドライバの出力間のディレィを検出する回路と、
ディレィが一定期間以上の場合のみ前記タイミングジェ
ネレータのクロックを発生するバッファに並列におかれ
たバッファをオンさせる回路とを有している。
のクロックにより同一周波数の2相クロックを発生する
タイミングジェネレータと、このタイミングジェネレー
タにより発生された2相クロック信号を入力とするクロ
ックドライバと、前記タイミングジェネレータおよびク
ロックドライバの出力間のディレィを検出する回路と、
ディレィが一定期間以上の場合のみ前記タイミングジェ
ネレータのクロックを発生するバッファに並列におかれ
たバッファをオンさせる回路とを有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路図である。この実施例
では、タイミングジェネレータ101およびクロックド
ライバ102の他に、CLKAとCLKI間のディレィ
と所定の基準パルス幅を比較し、ディレイ値が基準パル
ス幅をこえた場合のみハイレベルを出力するディレィ比
較回路103と、このディレィ比較回路103の出力を
保持し、タイミングジェネレータ101の出力バッファ
13に並列におかれたバッファ14をオンさせる保持回
路104により構成されている6本実施例における配線
容量C1,C2が01〉〉C2なる条件になった場合、
従来例と同様に出力クロックCLKIとCLK2間には
第5図(b)に示す重なりT′が生じる。
では、タイミングジェネレータ101およびクロックド
ライバ102の他に、CLKAとCLKI間のディレィ
と所定の基準パルス幅を比較し、ディレイ値が基準パル
ス幅をこえた場合のみハイレベルを出力するディレィ比
較回路103と、このディレィ比較回路103の出力を
保持し、タイミングジェネレータ101の出力バッファ
13に並列におかれたバッファ14をオンさせる保持回
路104により構成されている6本実施例における配線
容量C1,C2が01〉〉C2なる条件になった場合、
従来例と同様に出力クロックCLKIとCLK2間には
第5図(b)に示す重なりT′が生じる。
第3図は本実施例の場合によるタイミング図である。ク
ロックの重なりが生じた場合、ディレィ比較回路103
は、NANDゲート回路25.インバータ21〜24に
よって発生されたCLKAの立ち下りに同期した基準パ
ルス幅(第3図Bに示す)と、N ORゲート回路26
により検出されたCLKAと、CLKIのディレイ値T
d(第3IJBに示す)とをNANDゲート回路27.
インバータ28によって両者のパルス幅を比較し、ディ
レイ値Tdが基準パルス幅を越えた期間ハイレベル(第
3図Cに示す)を出力する。
ロックの重なりが生じた場合、ディレィ比較回路103
は、NANDゲート回路25.インバータ21〜24に
よって発生されたCLKAの立ち下りに同期した基準パ
ルス幅(第3図Bに示す)と、N ORゲート回路26
により検出されたCLKAと、CLKIのディレイ値T
d(第3IJBに示す)とをNANDゲート回路27.
インバータ28によって両者のパルス幅を比較し、ディ
レイ値Tdが基準パルス幅を越えた期間ハイレベル(第
3図Cに示す)を出力する。
ディレィ比較回路103によって出力されたハイレベル
の信号は、保持回路104のNORゲート回路32.3
3によるラッチで保持されバッファ14をオンする。
の信号は、保持回路104のNORゲート回路32.3
3によるラッチで保持されバッファ14をオンする。
その結果、タイミングジェネレータ101によって発生
されたタロツクをバッファ13.14によってドライブ
するため、配線容量による遅れTdか打ち消されてCL
KAに対して遅れのないクロックか得られる(第3図C
LKI’に示す)。
されたタロツクをバッファ13.14によってドライブ
するため、配線容量による遅れTdか打ち消されてCL
KAに対して遅れのないクロックか得られる(第3図C
LKI’に示す)。
保持回路104の内部の抵抗29.コンデンサ31、イ
ンバータ31はパワーオン・リセット回路を形成してい
る。
ンバータ31はパワーオン・リセット回路を形成してい
る。
電源投入時にインバータ31は、一定期間ハイレベルを
出力してNORゲート回路32.33によるラッチの初
期状態を決定させている。また、ディレィ比較回路10
3および保持回路104をCLK2発生部に持つ事で、
配線容量C1,C2がC2>>CIの条件になった場合
でも、出力クロックの重なりが防ぐことができる。
出力してNORゲート回路32.33によるラッチの初
期状態を決定させている。また、ディレィ比較回路10
3および保持回路104をCLK2発生部に持つ事で、
配線容量C1,C2がC2>>CIの条件になった場合
でも、出力クロックの重なりが防ぐことができる。
以上説明したように本発明のクロック発生回路では、ク
ロックドライバのドライバの能力を可変させる回路を有
する事で、配線容量の有無にかかわらず互いに重ならな
い2相クロック信号を得る事ができる。
ロックドライバのドライバの能力を可変させる回路を有
する事で、配線容量の有無にかかわらず互いに重ならな
い2相クロック信号を得る事ができる。
第1図は本発明の一実施例を示す回路図、第2図はクロ
ック発生回路のチップ上レイアウト図、第3図は本発明
の一実施例におけるタイミンク図、第4図は従来例を示
す回路図、第5図(a)および(b)は従来例でのタイ
ミング図である。 100・・・ICチップ、101・・・タイミングジェ
ネレータ、102・・・クロックドライバ、103・・
・ディレィ比較回路、104・・・保持回路。 、1ζ 代理人 弁理士 内 原 晋i、− ′−(6 躬1図 筋2 閉 消4圀 η、5図
ック発生回路のチップ上レイアウト図、第3図は本発明
の一実施例におけるタイミンク図、第4図は従来例を示
す回路図、第5図(a)および(b)は従来例でのタイ
ミング図である。 100・・・ICチップ、101・・・タイミングジェ
ネレータ、102・・・クロックドライバ、103・・
・ディレィ比較回路、104・・・保持回路。 、1ζ 代理人 弁理士 内 原 晋i、− ′−(6 躬1図 筋2 閉 消4圀 η、5図
Claims (1)
- 外部より入力される1相クロック信号により同一周波数
の2相クロックを発生するタイミングジェネレータと、
このタイミングジェネレータにより発生された2相クロ
ック信号を入力とするクロックドライバと、前記タイミ
ングジェネレータおよびクロックドライバの出力間のデ
ィレィが所定の値より大きくなった時のみ前記タイミン
グジェネレータの出力信号のドライブ能力を上げる手段
とを含んで構成される事を特徴とするクロック発生回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62088284A JPS63253715A (ja) | 1987-04-09 | 1987-04-09 | クロツク発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62088284A JPS63253715A (ja) | 1987-04-09 | 1987-04-09 | クロツク発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63253715A true JPS63253715A (ja) | 1988-10-20 |
Family
ID=13938608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62088284A Pending JPS63253715A (ja) | 1987-04-09 | 1987-04-09 | クロツク発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63253715A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
US5652535A (en) * | 1995-04-06 | 1997-07-29 | Lg Semicon Co., Ltd. | Non-overlaping signal generation circuit |
US6653881B2 (en) * | 1992-03-02 | 2003-11-25 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
-
1987
- 1987-04-09 JP JP62088284A patent/JPS63253715A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
US6653881B2 (en) * | 1992-03-02 | 2003-11-25 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
US6900682B2 (en) | 1992-03-02 | 2005-05-31 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
US7352222B2 (en) | 1992-03-02 | 2008-04-01 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
US7642832B2 (en) | 1992-03-02 | 2010-01-05 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
US5652535A (en) * | 1995-04-06 | 1997-07-29 | Lg Semicon Co., Ltd. | Non-overlaping signal generation circuit |
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