JPS63253715A - クロツク発生回路 - Google Patents
クロツク発生回路Info
- Publication number
- JPS63253715A JPS63253715A JP62088284A JP8828487A JPS63253715A JP S63253715 A JPS63253715 A JP S63253715A JP 62088284 A JP62088284 A JP 62088284A JP 8828487 A JP8828487 A JP 8828487A JP S63253715 A JPS63253715 A JP S63253715A
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- JP
- Japan
- Prior art keywords
- clock
- delay
- timing generator
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック発生回路に関し、特に自動レイアウト
の手法を用いてクロック発生回路を構成する場合の１相
クロックの重なりを防ぐ事のできるクロック発生回路に
関する。
の手法を用いてクロック発生回路を構成する場合の１相
クロックの重なりを防ぐ事のできるクロック発生回路に
関する。
従来、この種のクロック発生回路は、タイミングジェネ
レータと、クロックドライバのみで構成されている。
レータと、クロックドライバのみで構成されている。
第４図は従来のクロック発生回路の一実施例の回路図で
ある。
ある。
この実施例では、クロック信号ＣＬＫを入力として立ち
下り部のみにディレィを発生させ、重なる事のない反転
クロック信号ＣＬＫＡおよびＣＬＫＢの同一周波数の２
相クロックを発生するタイミングジェネレータ１０１と
、前記ＣＬＫＡおよびＣＬＫＢを入力としチップ全体に
クロック信号を供給するクロックドライバ１０２により
構成されている。
下り部のみにディレィを発生させ、重なる事のない反転
クロック信号ＣＬＫＡおよびＣＬＫＢの同一周波数の２
相クロックを発生するタイミングジェネレータ１０１と
、前記ＣＬＫＡおよびＣＬＫＢを入力としチップ全体に
クロック信号を供給するクロックドライバ１０２により
構成されている。
第５図（ａ）は前記クロック発生回路におけるタイミン
グ図である。タイミングジェネレータ１０１はクロック
信号ＣＬＫを入力する事で、立ち下り部にインバータ２
〜５により遅延時間Ｔ１およびインバータ８〜１１によ
り遅延時間Ｔ２を発生させ、互いに重なる事のない同一
周波数の２相クロックＣＬＫＡおよびＣＬＫＢを発生す
る。
グ図である。タイミングジェネレータ１０１はクロック
信号ＣＬＫを入力する事で、立ち下り部にインバータ２
〜５により遅延時間Ｔ１およびインバータ８〜１１によ
り遅延時間Ｔ２を発生させ、互いに重なる事のない同一
周波数の２相クロックＣＬＫＡおよびＣＬＫＢを発生す
る。
クロックドライバ１０２は前記ＣＬＫＡ、ＣＬＫＢを入
力としチップ全体に供給するクロック信号ＣＬＫ１．Ｃ
ＬＫ２を作っている。
力としチップ全体に供給するクロック信号ＣＬＫ１．Ｃ
ＬＫ２を作っている。
第３図は上記クロック発生回路をＩＣチップ１００上に
レイアウトした場合のレイアウト図である。
レイアウトした場合のレイアウト図である。
クロックドライバ１０２はチップ全体にクロック信号を
供給するため、最終段のバッファ１７゜２０はディメン
ジョンを大きくしドライブ能力を高めなければならない
ので、ノイズの発生源となり、内部領域に影響をおよぼ
さないようにチップの外部領域にレイアウトせねばなら
ず、このために生まれるタイミングジェネレータ１０１
とクロックドライバ１０２間の配線容量Ｃ１，Ｃ２は無
視できない値となっていた。
供給するため、最終段のバッファ１７゜２０はディメン
ジョンを大きくしドライブ能力を高めなければならない
ので、ノイズの発生源となり、内部領域に影響をおよぼ
さないようにチップの外部領域にレイアウトせねばなら
ず、このために生まれるタイミングジェネレータ１０１
とクロックドライバ１０２間の配線容量Ｃ１，Ｃ２は無
視できない値となっていた。
また、この配線容量Ｃ１と０２との間にＣ１〉〉Ｃ２の
条件があると、第４図（ｂ）に示すようにＣＬＫＡのク
ロックに対してＣＬＫＩのクロックが配線容・量分の遅
れＴｄを発生し、結果としてＣＬＫＩとＣＬＫ２間に重
なりＴ′が発生した。
条件があると、第４図（ｂ）に示すようにＣＬＫＡのク
ロックに対してＣＬＫＩのクロックが配線容・量分の遅
れＴｄを発生し、結果としてＣＬＫＩとＣＬＫ２間に重
なりＴ′が発生した。
このために従来のクロック発生回路では、タイミングジ
ェネレータ１０１とクロックドライバ１０２間の配線容
量Ｃ１，Ｃ２は等しくなるように考慮してレイアウトし
なければならなかった。
ェネレータ１０１とクロックドライバ１０２間の配線容
量Ｃ１，Ｃ２は等しくなるように考慮してレイアウトし
なければならなかった。
上述した従来のクロック発生回路では、配線容量Ｃ１，
Ｃ２を一致させなければならない。
Ｃ２を一致させなければならない。
しかしながら、自動レイアウトの手法を用いてレイアウ
ト設計を行なう場合、２本の配線の配線容量を完全に一
致させる事は不可能であり、従来のクロック発生回路を
用いた場合、人手が介在しなければならないという欠点
があった。
ト設計を行なう場合、２本の配線の配線容量を完全に一
致させる事は不可能であり、従来のクロック発生回路を
用いた場合、人手が介在しなければならないという欠点
があった。
本発明の目的は、タイミングジェネレータとクロックド
ライバ間の配線容量差の有無にかかわらず、出力クロッ
クの重なりを発生させないクロック発生回路を提供する
事にある。
ライバ間の配線容量差の有無にかかわらず、出力クロッ
クの重なりを発生させないクロック発生回路を提供する
事にある。
本発明のクロック発生回路は、外部より入力される１相
のクロックにより同一周波数の２相クロックを発生する
タイミングジェネレータと、このタイミングジェネレー
タにより発生された２相クロック信号を入力とするクロ
ックドライバと、前記タイミングジェネレータおよびク
ロックドライバの出力間のディレィを検出する回路と、
ディレィが一定期間以上の場合のみ前記タイミングジェ
ネレータのクロックを発生するバッファに並列におかれ
たバッファをオンさせる回路とを有している。
のクロックにより同一周波数の２相クロックを発生する
タイミングジェネレータと、このタイミングジェネレー
タにより発生された２相クロック信号を入力とするクロ
ックドライバと、前記タイミングジェネレータおよびク
ロックドライバの出力間のディレィを検出する回路と、
ディレィが一定期間以上の場合のみ前記タイミングジェ
ネレータのクロックを発生するバッファに並列におかれ
たバッファをオンさせる回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。この実施例
では、タイミングジェネレータ１０１およびクロックド
ライバ１０２の他に、ＣＬＫＡとＣＬＫＩ間のディレィ
と所定の基準パルス幅を比較し、ディレイ値が基準パル
ス幅をこえた場合のみハイレベルを出力するディレィ比
較回路１０３と、このディレィ比較回路１０３の出力を
保持し、タイミングジェネレータ１０１の出力バッファ
１３に並列におかれたバッファ１４をオンさせる保持回
路１０４により構成されている６本実施例における配線
容量Ｃ１，Ｃ２が０１〉〉Ｃ２なる条件になった場合、
従来例と同様に出力クロックＣＬＫＩとＣＬＫ２間には
第５図（ｂ）に示す重なりＴ′が生じる。
では、タイミングジェネレータ１０１およびクロックド
ライバ１０２の他に、ＣＬＫＡとＣＬＫＩ間のディレィ
と所定の基準パルス幅を比較し、ディレイ値が基準パル
ス幅をこえた場合のみハイレベルを出力するディレィ比
較回路１０３と、このディレィ比較回路１０３の出力を
保持し、タイミングジェネレータ１０１の出力バッファ
１３に並列におかれたバッファ１４をオンさせる保持回
路１０４により構成されている６本実施例における配線
容量Ｃ１，Ｃ２が０１〉〉Ｃ２なる条件になった場合、
従来例と同様に出力クロックＣＬＫＩとＣＬＫ２間には
第５図（ｂ）に示す重なりＴ′が生じる。
第３図は本実施例の場合によるタイミング図である。ク
ロックの重なりが生じた場合、ディレィ比較回路１０３
は、ＮＡＮＤゲート回路２５．インバータ２１〜２４に
よって発生されたＣＬＫＡの立ち下りに同期した基準パ
ルス幅（第３図Ｂに示す）と、Ｎ ＯＲゲート回路２６
により検出されたＣＬＫＡと、ＣＬＫＩのディレイ値Ｔ
ｄ（第３ＩＪＢに示す）とをＮＡＮＤゲート回路２７．
インバータ２８によって両者のパルス幅を比較し、ディ
レイ値Ｔｄが基準パルス幅を越えた期間ハイレベル（第
３図Ｃに示す）を出力する。
ロックの重なりが生じた場合、ディレィ比較回路１０３
は、ＮＡＮＤゲート回路２５．インバータ２１〜２４に
よって発生されたＣＬＫＡの立ち下りに同期した基準パ
ルス幅（第３図Ｂに示す）と、Ｎ ＯＲゲート回路２６
により検出されたＣＬＫＡと、ＣＬＫＩのディレイ値Ｔ
ｄ（第３ＩＪＢに示す）とをＮＡＮＤゲート回路２７．
インバータ２８によって両者のパルス幅を比較し、ディ
レイ値Ｔｄが基準パルス幅を越えた期間ハイレベル（第
３図Ｃに示す）を出力する。
ディレィ比較回路１０３によって出力されたハイレベル
の信号は、保持回路１０４のＮＯＲゲート回路３２．３
３によるラッチで保持されバッファ１４をオンする。
の信号は、保持回路１０４のＮＯＲゲート回路３２．３
３によるラッチで保持されバッファ１４をオンする。
その結果、タイミングジェネレータ１０１によって発生
されたタロツクをバッファ１３．１４によってドライブ
するため、配線容量による遅れＴｄか打ち消されてＣＬ
ＫＡに対して遅れのないクロックか得られる（第３図Ｃ
ＬＫＩ’に示す）。
されたタロツクをバッファ１３．１４によってドライブ
するため、配線容量による遅れＴｄか打ち消されてＣＬ
ＫＡに対して遅れのないクロックか得られる（第３図Ｃ
ＬＫＩ’に示す）。
保持回路１０４の内部の抵抗２９．コンデンサ３１、イ
ンバータ３１はパワーオン・リセット回路を形成してい
る。
ンバータ３１はパワーオン・リセット回路を形成してい
る。
電源投入時にインバータ３１は、一定期間ハイレベルを
出力してＮＯＲゲート回路３２．３３によるラッチの初
期状態を決定させている。また、ディレィ比較回路１０
３および保持回路１０４をＣＬＫ２発生部に持つ事で、
配線容量Ｃ１，Ｃ２がＣ２＞＞ＣＩの条件になった場合
でも、出力クロックの重なりが防ぐことができる。
出力してＮＯＲゲート回路３２．３３によるラッチの初
期状態を決定させている。また、ディレィ比較回路１０
３および保持回路１０４をＣＬＫ２発生部に持つ事で、
配線容量Ｃ１，Ｃ２がＣ２＞＞ＣＩの条件になった場合
でも、出力クロックの重なりが防ぐことができる。
以上説明したように本発明のクロック発生回路では、ク
ロックドライバのドライバの能力を可変させる回路を有
する事で、配線容量の有無にかかわらず互いに重ならな
い２相クロック信号を得る事ができる。
ロックドライバのドライバの能力を可変させる回路を有
する事で、配線容量の有無にかかわらず互いに重ならな
い２相クロック信号を得る事ができる。
第１図は本発明の一実施例を示す回路図、第２図はクロ
ック発生回路のチップ上レイアウト図、第３図は本発明
の一実施例におけるタイミンク図、第４図は従来例を示
す回路図、第５図（ａ）および（ｂ）は従来例でのタイ
ミング図である。 １００・・・ＩＣチップ、１０１・・・タイミングジェ
ネレータ、１０２・・・クロックドライバ、１０３・・
・ディレィ比較回路、１０４・・・保持回路。 、１ζ 代理人 弁理士 内 原 晋ｉ、− ′−（６ 躬１図 筋２ 閉 消４圀 η、５図
ック発生回路のチップ上レイアウト図、第３図は本発明
の一実施例におけるタイミンク図、第４図は従来例を示
す回路図、第５図（ａ）および（ｂ）は従来例でのタイ
ミング図である。 １００・・・ＩＣチップ、１０１・・・タイミングジェ
ネレータ、１０２・・・クロックドライバ、１０３・・
・ディレィ比較回路、１０４・・・保持回路。 、１ζ 代理人 弁理士 内 原 晋ｉ、− ′−（６ 躬１図 筋２ 閉 消４圀 η、５図
Claims (1)
- 外部より入力される１相クロック信号により同一周波数
の２相クロックを発生するタイミングジェネレータと、
このタイミングジェネレータにより発生された２相クロ
ック信号を入力とするクロックドライバと、前記タイミ
ングジェネレータおよびクロックドライバの出力間のデ
ィレィが所定の値より大きくなった時のみ前記タイミン
グジェネレータの出力信号のドライブ能力を上げる手段
とを含んで構成される事を特徴とするクロック発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088284A JPS63253715A (ja) | 1987-04-09 | 1987-04-09 | クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088284A JPS63253715A (ja) | 1987-04-09 | 1987-04-09 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253715A true JPS63253715A (ja) | 1988-10-20 |
Family
ID=13938608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088284A Pending JPS63253715A (ja) | 1987-04-09 | 1987-04-09 | クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
| US5652535A (en) * | 1995-04-06 | 1997-07-29 | Lg Semicon Co., Ltd. | Non-overlaping signal generation circuit |
| US6653881B2 (en) * | 1992-03-02 | 2003-11-25 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
-
1987
- 1987-04-09 JP JP62088284A patent/JPS63253715A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
| US6653881B2 (en) * | 1992-03-02 | 2003-11-25 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US6900682B2 (en) | 1992-03-02 | 2005-05-31 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US7352222B2 (en) | 1992-03-02 | 2008-04-01 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US7642832B2 (en) | 1992-03-02 | 2010-01-05 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US5652535A (en) * | 1995-04-06 | 1997-07-29 | Lg Semicon Co., Ltd. | Non-overlaping signal generation circuit |
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