JPH11239049A - データ出力回路 - Google Patents
データ出力回路Info
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- JPH11239049A JPH11239049A JP4163798A JP4163798A JPH11239049A JP H11239049 A JPH11239049 A JP H11239049A JP 4163798 A JP4163798 A JP 4163798A JP 4163798 A JP4163798 A JP 4163798A JP H11239049 A JPH11239049 A JP H11239049A
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Abstract
(57)【要約】
【課題】 データ出力に係る電流を削減し、高速かつ低
電力なデータ出力回路を提供する。 【解決手段】 終端抵抗4を用いた信号伝送路3にデ−
タを出力する回路101において、入力デ−タDinに
応じて常に動作するメインドライバ回路101と、入力
デ−タDinが遷移する場合にのみ動作する補助ドライ
バ回路102を設ける。補助ドライバ回路102の駆動
能力をメインドライバ回路101の駆動能力よりも十分
に大きく設定することによって、データ遷移時のデ−タ
出力回路100の駆動能力が増強される。データ確定期
間は駆動能力が必要最低限であるメインドライバ回路1
01のみでデータ論理を保持する構成とすることで、デ
−タ保持時の消費電流を抑えながら、デ−タ伝送の高速
化を図ることができる。
電力なデータ出力回路を提供する。 【解決手段】 終端抵抗4を用いた信号伝送路3にデ−
タを出力する回路101において、入力デ−タDinに
応じて常に動作するメインドライバ回路101と、入力
デ−タDinが遷移する場合にのみ動作する補助ドライ
バ回路102を設ける。補助ドライバ回路102の駆動
能力をメインドライバ回路101の駆動能力よりも十分
に大きく設定することによって、データ遷移時のデ−タ
出力回路100の駆動能力が増強される。データ確定期
間は駆動能力が必要最低限であるメインドライバ回路1
01のみでデータ論理を保持する構成とすることで、デ
−タ保持時の消費電流を抑えながら、デ−タ伝送の高速
化を図ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、データ出力回路、
特に半導体集積回路からボード上の配線を通じてデータ
を送信するための、半導体集積回路上のデータ出力回路
に関する。
特に半導体集積回路からボード上の配線を通じてデータ
を送信するための、半導体集積回路上のデータ出力回路
に関する。
【0002】
【従来の技術】高速データ伝送を実現するためには、伝
送経路のインピーダンスを整合させて、反射を抑える工
夫が必要になる。また、データの周波数を上げるには、
データの電位振幅を抑え、立ち上がり、立ち下がり時間
を小さくする必要がある。このために、高速データ伝送
を行うシステムでは、伝送線路に終端抵抗を設置するこ
とで、伝送経路のインピーダンス整合と、データ電位の
低振幅化を実現している。この原理を図9を用いて説明
する。図中1は送信チップ、2は受信チップ、3は送信
チップ1と受信チップ2を接続する伝送線路であり、一
般にプリント基板上に形成されている。チップ1の出力
バッファ(出力ドライバ)101から出力されたデータ
が伝送線路3の終端に達した際に、終端部でインピーダ
ンスの不整合があると、反射が起こり、波形の乱れが生
じるが、伝送線路3の終端が伝送線路の特性インピーダ
ンスと等しい抵抗値を持つ抵抗4で終端されていると、
終端部のインピーダンス整合がとれ、信号の反射が起こ
らない。また、データ電位の振幅は、終端抵抗によって
クランプされ、最終的には終端抵抗と出力ドライバのオ
ン抵抗で分圧された値になり、信号電位の振幅が制限さ
れる。
送経路のインピーダンスを整合させて、反射を抑える工
夫が必要になる。また、データの周波数を上げるには、
データの電位振幅を抑え、立ち上がり、立ち下がり時間
を小さくする必要がある。このために、高速データ伝送
を行うシステムでは、伝送線路に終端抵抗を設置するこ
とで、伝送経路のインピーダンス整合と、データ電位の
低振幅化を実現している。この原理を図9を用いて説明
する。図中1は送信チップ、2は受信チップ、3は送信
チップ1と受信チップ2を接続する伝送線路であり、一
般にプリント基板上に形成されている。チップ1の出力
バッファ(出力ドライバ)101から出力されたデータ
が伝送線路3の終端に達した際に、終端部でインピーダ
ンスの不整合があると、反射が起こり、波形の乱れが生
じるが、伝送線路3の終端が伝送線路の特性インピーダ
ンスと等しい抵抗値を持つ抵抗4で終端されていると、
終端部のインピーダンス整合がとれ、信号の反射が起こ
らない。また、データ電位の振幅は、終端抵抗によって
クランプされ、最終的には終端抵抗と出力ドライバのオ
ン抵抗で分圧された値になり、信号電位の振幅が制限さ
れる。
【0003】
【発明が解決しようとする課題】しかしながら、図9の
ような従来の構成では、信号の立ち上がり、立ち下がり
を高速化し、より高い周波数に対応するためにドライバ
サイズを大きくすると、終端抵抗を通じて流れる定常電
流が大きくなる。DRAMにおいて、集積度の向上とともに
増えてきた多ビット出力タイプのものでは、この電流だ
けで消費電力が0.5W以上になり、省エネルギーの問
題のみならず、発熱の面からも定常的に流れる出力電流
の削減は重要な課題となっている。また、ドライバサイ
ズを大きくし、駆動電流を増やしたことで、信号の振幅
も大きくなる。このため、信号の立ち上がり、立ち下が
りの傾きが急峻になっても、データ遷移点までの電位差
が大きくなり、信号伝送が始まってからデータが確定す
るまでの時間は実質的には早くならない。このように、
終端抵抗によって波形を整形する方式は、動作速度の面
からも、さらなる高速化に対する課題を有している。
ような従来の構成では、信号の立ち上がり、立ち下がり
を高速化し、より高い周波数に対応するためにドライバ
サイズを大きくすると、終端抵抗を通じて流れる定常電
流が大きくなる。DRAMにおいて、集積度の向上とともに
増えてきた多ビット出力タイプのものでは、この電流だ
けで消費電力が0.5W以上になり、省エネルギーの問
題のみならず、発熱の面からも定常的に流れる出力電流
の削減は重要な課題となっている。また、ドライバサイ
ズを大きくし、駆動電流を増やしたことで、信号の振幅
も大きくなる。このため、信号の立ち上がり、立ち下が
りの傾きが急峻になっても、データ遷移点までの電位差
が大きくなり、信号伝送が始まってからデータが確定す
るまでの時間は実質的には早くならない。このように、
終端抵抗によって波形を整形する方式は、動作速度の面
からも、さらなる高速化に対する課題を有している。
【0004】本発明は、上記課題に鑑み、データ出力に
係る電流を削減し、高速かつ低電力なデータ出力回路を
提供することを目的とする。
係る電流を削減し、高速かつ低電力なデータ出力回路を
提供することを目的とする。
【0005】
【課題を解決するための手段】この課題を解決するため
に、請求項1記載の発明では、入力データに応じて伝送
線路を駆動する伝送線路駆動手段に加えて、前記入力デ
ータの遷移、或いは前記伝送線路駆動手段の出力データ
の遷移を検知するデータ遷移検知手段を備えることで、
データの遷移が発生した場合にのみ、前記伝送線路駆動
手段の駆動能力を高めることが可能となり、デ−タ保持
時の不要電流を抑えながら、デ−タ伝送の高速化を図る
ことができる。
に、請求項1記載の発明では、入力データに応じて伝送
線路を駆動する伝送線路駆動手段に加えて、前記入力デ
ータの遷移、或いは前記伝送線路駆動手段の出力データ
の遷移を検知するデータ遷移検知手段を備えることで、
データの遷移が発生した場合にのみ、前記伝送線路駆動
手段の駆動能力を高めることが可能となり、デ−タ保持
時の不要電流を抑えながら、デ−タ伝送の高速化を図る
ことができる。
【0006】請求項2記載の発明では、伝送線路を駆動
する第1のドライバ回路に加えて、前記第1のドライバ
回路と出力ノードが共通な第2のドライバ回路を備え、
前記第2のドライバ回路がデータの遷移時のみに動作
し、データ確定期間は前記第1のドライバ回路のみでデ
ータ論理を保持する構成とすることで、データ遷移時の
デ−タ出力回路の駆動能力がデ−タ保持時の駆動能力よ
り増強され、デ−タ保持時の不要電流を抑えながら、デ
−タ伝送の高速化を図ることができる。
する第1のドライバ回路に加えて、前記第1のドライバ
回路と出力ノードが共通な第2のドライバ回路を備え、
前記第2のドライバ回路がデータの遷移時のみに動作
し、データ確定期間は前記第1のドライバ回路のみでデ
ータ論理を保持する構成とすることで、データ遷移時の
デ−タ出力回路の駆動能力がデ−タ保持時の駆動能力よ
り増強され、デ−タ保持時の不要電流を抑えながら、デ
−タ伝送の高速化を図ることができる。
【0007】請求項3記載の発明では、出力ノ−ドの電
位をモニタし、出力データの電位が第1の所定電位以上
になることによって前記第2のドライバ回路がロウデー
タを出力することを可能とし、出力データの電位が第2
の所定電位以下になることによって前記第2のドライバ
回路がハイデータを出力することを可能とすることで、
前記第2のドライバ回路がデ−タの遷移時のみに活性化
するため、デ−タが遷移した場合のみデ−タ出力回路の
駆動能力が強められ、デ−タ保持時の不要電流を抑えな
がら、デ−タ伝送の高速化を図ることができる。
位をモニタし、出力データの電位が第1の所定電位以上
になることによって前記第2のドライバ回路がロウデー
タを出力することを可能とし、出力データの電位が第2
の所定電位以下になることによって前記第2のドライバ
回路がハイデータを出力することを可能とすることで、
前記第2のドライバ回路がデ−タの遷移時のみに活性化
するため、デ−タが遷移した場合のみデ−タ出力回路の
駆動能力が強められ、デ−タ保持時の不要電流を抑えな
がら、デ−タ伝送の高速化を図ることができる。
【0008】請求項4記載の発明では、タイマー回路に
よって入力データの遷移が起こってから所定の時間を設
定し、前記第2のドライバ回路を前記タイマー回路が設
定した時間の間活性化することで、デ−タが遷移した後
所定の時間、デ−タ出力回路の駆動能力が強めることが
でき、デ−タ保持時の不要電流を抑えながら、デ−タ伝
送の高速化を図ることが可能となる。
よって入力データの遷移が起こってから所定の時間を設
定し、前記第2のドライバ回路を前記タイマー回路が設
定した時間の間活性化することで、デ−タが遷移した後
所定の時間、デ−タ出力回路の駆動能力が強めることが
でき、デ−タ保持時の不要電流を抑えながら、デ−タ伝
送の高速化を図ることが可能となる。
【0009】請求項5記載の発明では、前記タイマー回
路によって設定する、前記第2のドライバ回路の活性化
時間を、受信側の状況に応じて制御することで、データ
遷移速度の高速化を実現した上で、さらにきめ細かい省
電力設定が可能となる。
路によって設定する、前記第2のドライバ回路の活性化
時間を、受信側の状況に応じて制御することで、データ
遷移速度の高速化を実現した上で、さらにきめ細かい省
電力設定が可能となる。
【0010】請求項6記載の発明では、クロック信号を
トリガーとしてデータを取り込む第1のデータ保持回路
と、前記データ保持回路に保持された前周期のデータと
現周期のデータを比較する第1のデータ比較回路を備え
ることによって、前周期と現周期の間でデ−タの遷移が
起こった場合にのみ、前記第2のドライバ回路が活性化
され、デ−タが遷移した場合のみデ−タ出力回路の駆動
能力が強められるので、データ遷移速度の高速化とデー
タ保持時の不要電流の削減を両立できる。
トリガーとしてデータを取り込む第1のデータ保持回路
と、前記データ保持回路に保持された前周期のデータと
現周期のデータを比較する第1のデータ比較回路を備え
ることによって、前周期と現周期の間でデ−タの遷移が
起こった場合にのみ、前記第2のドライバ回路が活性化
され、デ−タが遷移した場合のみデ−タ出力回路の駆動
能力が強められるので、データ遷移速度の高速化とデー
タ保持時の不要電流の削減を両立できる。
【0011】請求項7記載の発明では、クロック信号を
トリガーとしてデータを取り込むデ−タ保持回路に加
え、前記データ保持回路がデータを取り込むタイミング
からクロック信号半周期遅れてデータを取り込む第2の
デ−タ保持回路設け、それぞれのデ−タ保持回路の保持
デ−タを交互に取り出すことで、クロックの両エッヂで
保持デ−タと現在のデータを比較することが可能とな
り、クロックの両エッヂに同期させてデータを伝送する
システムにおいても、データ遷移速度の高速化とデータ
保持時の不要電流の削減を両立できる。
トリガーとしてデータを取り込むデ−タ保持回路に加
え、前記データ保持回路がデータを取り込むタイミング
からクロック信号半周期遅れてデータを取り込む第2の
デ−タ保持回路設け、それぞれのデ−タ保持回路の保持
デ−タを交互に取り出すことで、クロックの両エッヂで
保持デ−タと現在のデータを比較することが可能とな
り、クロックの両エッヂに同期させてデータを伝送する
システムにおいても、データ遷移速度の高速化とデータ
保持時の不要電流の削減を両立できる。
【0012】請求項8記載の発明では、電源電位と電源
電位より高い第1の電位、或いは接地電位と接地電位よ
り低い第2の電位を切り替える電位切り替え手段を設
け、入力データの遷移が起こった際には、前記伝送線路
駆動手段に前記第1の電位、或いは第2の電位が印加さ
れるように制御することで、入力データの遷移時のみデ
−タ出力回路の駆動能力が高められる。
電位より高い第1の電位、或いは接地電位と接地電位よ
り低い第2の電位を切り替える電位切り替え手段を設
け、入力データの遷移が起こった際には、前記伝送線路
駆動手段に前記第1の電位、或いは第2の電位が印加さ
れるように制御することで、入力データの遷移時のみデ
−タ出力回路の駆動能力が高められる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1から図8を用いて説明する。
て、図1から図8を用いて説明する。
【0014】(実施の形態1)図1は本発明の第1の実
施の形態を示したものである。図1はボード上に実装さ
れた、送信チップ1と受信チップ2の間で、ボード上の
伝送線路3を通じてデータを伝送する場合を想定してい
る。伝送線路3は終端抵抗4で終端電位VTTに終端さ
れている。図中100はデータ出力回路ブロックを示
し、データ出力回路ブロック100は、メインドライバ
回路101、補助ドライバ回路102、デ−タ比較回路
103、およびデータ遷移検知手段として用いられる電
位比較回路104、105によって構成されている。
施の形態を示したものである。図1はボード上に実装さ
れた、送信チップ1と受信チップ2の間で、ボード上の
伝送線路3を通じてデータを伝送する場合を想定してい
る。伝送線路3は終端抵抗4で終端電位VTTに終端さ
れている。図中100はデータ出力回路ブロックを示
し、データ出力回路ブロック100は、メインドライバ
回路101、補助ドライバ回路102、デ−タ比較回路
103、およびデータ遷移検知手段として用いられる電
位比較回路104、105によって構成されている。
【0015】補助ドライバ回路102の駆動能力をメイ
ンドライバ回路101の駆動能力よりも十分に大きく設
定することによって、データ遷移時のデ−タ出力回路1
00の駆動能力が増強される。なお、本実施の形態では
補助ドライバ回路102の駆動能力をメインドライバ回
路101の駆動能力よりも十分に大きく設定したが、そ
の他の構成、つまり2者間の駆動能力を同等又は逆の構
成にも行い得る。
ンドライバ回路101の駆動能力よりも十分に大きく設
定することによって、データ遷移時のデ−タ出力回路1
00の駆動能力が増強される。なお、本実施の形態では
補助ドライバ回路102の駆動能力をメインドライバ回
路101の駆動能力よりも十分に大きく設定したが、そ
の他の構成、つまり2者間の駆動能力を同等又は逆の構
成にも行い得る。
【0016】電位比較回路104、105には、それぞ
れ基準電圧VrefhとVreflが入力されており、
電位比較回路104、105はこれらの電圧とドライバ
の出力電圧を比較している。例えばデータ出力回路ブロ
ックに入力されるデータDinの論理がハイであれば、
メインドライバ回路101を構成するNMOSトランジ
スタがオン状態にあり、VTT、終端抵抗4、伝送線路
3、NMOS、VSSという電流経路が形成される。伝
送線路3を無損失だとすると、伝送線路3の電位はVT
T−aになる。aの値は終端抵抗4とメインドライバ回
路101を構成するNMOSトランジスタのオン抵抗の
比で決まり、例えば0.4Vに設定される。同様に、D
inがロウでデータ出力回路ブロック100の出力がハ
イの場合は、伝送線路3の電位がVTT+0.4V程度
になるように、メインドライバ回路101を構成するP
MOSトランジスタのサイズを設定しておく。
れ基準電圧VrefhとVreflが入力されており、
電位比較回路104、105はこれらの電圧とドライバ
の出力電圧を比較している。例えばデータ出力回路ブロ
ックに入力されるデータDinの論理がハイであれば、
メインドライバ回路101を構成するNMOSトランジ
スタがオン状態にあり、VTT、終端抵抗4、伝送線路
3、NMOS、VSSという電流経路が形成される。伝
送線路3を無損失だとすると、伝送線路3の電位はVT
T−aになる。aの値は終端抵抗4とメインドライバ回
路101を構成するNMOSトランジスタのオン抵抗の
比で決まり、例えば0.4Vに設定される。同様に、D
inがロウでデータ出力回路ブロック100の出力がハ
イの場合は、伝送線路3の電位がVTT+0.4V程度
になるように、メインドライバ回路101を構成するP
MOSトランジスタのサイズを設定しておく。
【0017】基準電位Vrefhの値をVTT+0.3
Vに設定すれば、電位比較回路104は、VTT+0.
3Vと伝送線路3の電位を比較し、伝送線路3の電位の
方が高い場合にはハイを、伝送線路3の電位の方が低い
場合にはロウを出力する。同様に、基準電位Vrefl
の値をVTT−0.3Vに設定すれば、電位比較回路1
05はVTT−0.3Vと伝送線路3の電位を比較し、
伝送線路3の電位の方が高い場合にはハイを、伝送線路
電位の方が低い場合にはロウを出力する。
Vに設定すれば、電位比較回路104は、VTT+0.
3Vと伝送線路3の電位を比較し、伝送線路3の電位の
方が高い場合にはハイを、伝送線路3の電位の方が低い
場合にはロウを出力する。同様に、基準電位Vrefl
の値をVTT−0.3Vに設定すれば、電位比較回路1
05はVTT−0.3Vと伝送線路3の電位を比較し、
伝送線路3の電位の方が高い場合にはハイを、伝送線路
電位の方が低い場合にはロウを出力する。
【0018】電位比較回路104、105の出力はデ−
タ比較回路103に入力されており、電位比較回路10
4の出力がロウの時のみ、入力Dinの論理レベルを補
助ドライバ回路102のPMOSのゲートに印加し、電
位比較回路104の出力がハイの時には補助ドライバ回
路102のPMOSのゲートにハイを印加する。同様
に、電位比較回路105の出力がハイの時のみ、入力D
inの論理レベルを補助ドライバ回路102のNMOS
のゲートに印加し、電位比較回路105の出力がロウの
時には補助ドライバ回路102のNMOSのゲートにロ
ウを印加する。
タ比較回路103に入力されており、電位比較回路10
4の出力がロウの時のみ、入力Dinの論理レベルを補
助ドライバ回路102のPMOSのゲートに印加し、電
位比較回路104の出力がハイの時には補助ドライバ回
路102のPMOSのゲートにハイを印加する。同様
に、電位比較回路105の出力がハイの時のみ、入力D
inの論理レベルを補助ドライバ回路102のNMOS
のゲートに印加し、電位比較回路105の出力がロウの
時には補助ドライバ回路102のNMOSのゲートにロ
ウを印加する。
【0019】出力電位が確定している状態を考える。例
えば入力Dinがハイであればメインドライバ回路10
1のNMOSトランジスタがオンであり、出力レベルは
ロウ、すなわち、伝送線路の電位はVTT−0.4Vで
ある。この場合、電位比較回路104はロウを、電位比
較回路105もロウを出力している。したがって、入力
Dinの論理レベルが補助回路102のPMOSに印加
され、補助ドライバ回路102のNMOSには、入力D
inの論理レベルに無関係にロウが印加される。
えば入力Dinがハイであればメインドライバ回路10
1のNMOSトランジスタがオンであり、出力レベルは
ロウ、すなわち、伝送線路の電位はVTT−0.4Vで
ある。この場合、電位比較回路104はロウを、電位比
較回路105もロウを出力している。したがって、入力
Dinの論理レベルが補助回路102のPMOSに印加
され、補助ドライバ回路102のNMOSには、入力D
inの論理レベルに無関係にロウが印加される。
【0020】入力Dinがハイからロウに切り替わる
と、メインドライバ回路101のPMOSトランジスタ
に加えて、補助ドライバ回路102のPMOSにもロウ
が印加されてオンになり、補助ドライバ回路102によ
って出力電位の立ち上がりが加速される。出力電位がV
TT−0.3V以上になると電位比較回路105の出力
が反転しハイとなるが、入力Dinがロウなので、補助
ドライバ102のNMOSのゲートにはロウが印加され
た状態を保持する。
と、メインドライバ回路101のPMOSトランジスタ
に加えて、補助ドライバ回路102のPMOSにもロウ
が印加されてオンになり、補助ドライバ回路102によ
って出力電位の立ち上がりが加速される。出力電位がV
TT−0.3V以上になると電位比較回路105の出力
が反転しハイとなるが、入力Dinがロウなので、補助
ドライバ102のNMOSのゲートにはロウが印加され
た状態を保持する。
【0021】出力電位がさらに上昇し、VTT+0.3
Vを越えると、電位比較回路104の出力が反転しハイ
に切り替わり、補助ドライバ回路102のPMOSトラ
ンジスタのゲートにハイが印加され、補助ドライバ回路
102のPMOSトランジスタがオフになる。このの
ち、メインドライバ回路101のPMOSによって、出
力電位はVTT+0.4Vに保持される。
Vを越えると、電位比較回路104の出力が反転しハイ
に切り替わり、補助ドライバ回路102のPMOSトラ
ンジスタのゲートにハイが印加され、補助ドライバ回路
102のPMOSトランジスタがオフになる。このの
ち、メインドライバ回路101のPMOSによって、出
力電位はVTT+0.4Vに保持される。
【0022】このように、補助ドライバ回路102は、
出力電位の遷移時のみに動作し、出力が確定してから
は、次にデータの遷移が起こるまではオフ状態となり、
定常的に流れる電流を消費することなく、データの立ち
上がり、立ち下がりを加速することが可能となる。
出力電位の遷移時のみに動作し、出力が確定してから
は、次にデータの遷移が起こるまではオフ状態となり、
定常的に流れる電流を消費することなく、データの立ち
上がり、立ち下がりを加速することが可能となる。
【0023】なお、出力電位の振幅を±0.4Vとして
説明したが、もちろん、入力側で検知可能な振幅であれ
ばよい。
説明したが、もちろん、入力側で検知可能な振幅であれ
ばよい。
【0024】また、VTT±0.3Vを判定レベルとし
て、伝送線路3の電位をモニタするように説明したが、
この値は出力電位の振幅を±0.4Vと仮定したことに
対応しており、出力電位の振幅設定に応じて設定される
べきものである。その値としては、Vrefhの電位が
出力電位の高電位側より低く、Vreflの電位が出力
電位の低電位側より高ければ、入力電位が変化しない時
に、補助ドライバ回路102で定常的に流れる電流を発
生させることはない。
て、伝送線路3の電位をモニタするように説明したが、
この値は出力電位の振幅を±0.4Vと仮定したことに
対応しており、出力電位の振幅設定に応じて設定される
べきものである。その値としては、Vrefhの電位が
出力電位の高電位側より低く、Vreflの電位が出力
電位の低電位側より高ければ、入力電位が変化しない時
に、補助ドライバ回路102で定常的に流れる電流を発
生させることはない。
【0025】さらに、極限まで無駄な電流を削減するに
は、出力波形をモニタし、所定の振幅が得られる限界ま
で、基準電位VrefhとVreflの電位差を小さく
設定すればよい。もちろん、PMOS、NMOSの特性
の差を考慮すれば、基準電位VrefhとVrefl
の電位関係は、VTTから等電位ではない場合もありう
る。
は、出力波形をモニタし、所定の振幅が得られる限界ま
で、基準電位VrefhとVreflの電位差を小さく
設定すればよい。もちろん、PMOS、NMOSの特性
の差を考慮すれば、基準電位VrefhとVrefl
の電位関係は、VTTから等電位ではない場合もありう
る。
【0026】加えて、出力電位を確定させるための、メ
インドライバ回路と出力電位の遷移を加速するためのみ
に用いる補助ドライバ回路の両方を有する構成を説明し
てきたが、図1に示した補助ドライバのみでドライバ回
路を構成することも可能である。この場合、例えば伝送
線路3の電位が上昇して補助ドライバ回路のPMOSト
ランジスタがオフになると、伝送線路3の電位が降下
し、再び補助ドライバ回路のPMOSトランジスタがオ
ンとなり、伝送線路の電位が上昇する。このように、フ
ィードバックループの遅延の効果で、伝送線路3の電位
が判定レベルを横切ってもしばらくはその状態が続き、
伝送線路3の電位が振動することとなる。しかしなが
ら、伝送線路の電位変動が小さく、ハイデータとロウデ
ータの電位差が十分に確保できれば、この構成によって
データを伝送することも可能である。
インドライバ回路と出力電位の遷移を加速するためのみ
に用いる補助ドライバ回路の両方を有する構成を説明し
てきたが、図1に示した補助ドライバのみでドライバ回
路を構成することも可能である。この場合、例えば伝送
線路3の電位が上昇して補助ドライバ回路のPMOSト
ランジスタがオフになると、伝送線路3の電位が降下
し、再び補助ドライバ回路のPMOSトランジスタがオ
ンとなり、伝送線路の電位が上昇する。このように、フ
ィードバックループの遅延の効果で、伝送線路3の電位
が判定レベルを横切ってもしばらくはその状態が続き、
伝送線路3の電位が振動することとなる。しかしなが
ら、伝送線路の電位変動が小さく、ハイデータとロウデ
ータの電位差が十分に確保できれば、この構成によって
データを伝送することも可能である。
【0027】また、図1では、電位比較回路として基準
電位が入力されるものを示したが、インバータ等の論理
回路を電位比較器として用いることも可能である。この
場合は、論理回路の論理しきい値に対して、伝送線路3
の電位が高いか低いか判定されることとなる。
電位が入力されるものを示したが、インバータ等の論理
回路を電位比較器として用いることも可能である。この
場合は、論理回路の論理しきい値に対して、伝送線路3
の電位が高いか低いか判定されることとなる。
【0028】なお、図1では、終端抵抗4で伝送線路3
を終端する構成を示したが、本発明のデータ出力回路を
用いれば、図2のように、伝送線路を双方向ダイオード
ターミネーター6で終端する信号伝送システムにおい
て、高速性と低電力を両立できる。
を終端する構成を示したが、本発明のデータ出力回路を
用いれば、図2のように、伝送線路を双方向ダイオード
ターミネーター6で終端する信号伝送システムにおい
て、高速性と低電力を両立できる。
【0029】この信号伝送システムの特徴は、ダイオー
ドのしきい値Vfに関して、伝送線路3の電位がVTT
±Vfの間であれば、ドライバと終端電源との間にDC
パスができないので、電位変化が高速かつ低電力にな
り、反射等のノイズによって生じた、VTT±Vfを越
えるオーバーシュート、アンダーシュートは終端電源に
吸収されるので、信号の品質も同時に保てるというもの
である。
ドのしきい値Vfに関して、伝送線路3の電位がVTT
±Vfの間であれば、ドライバと終端電源との間にDC
パスができないので、電位変化が高速かつ低電力にな
り、反射等のノイズによって生じた、VTT±Vfを越
えるオーバーシュート、アンダーシュートは終端電源に
吸収されるので、信号の品質も同時に保てるというもの
である。
【0030】すなわち、伝送線路の電位がVTT±Vf
を越えると、ダイオードを通じて電流パスが形成される
ため、伝送線路の電位がVTT±Vfを越えても伝送線
路を駆動し続ける通常のドライバ回路では、大きなDC
電流が流れる。
を越えると、ダイオードを通じて電流パスが形成される
ため、伝送線路の電位がVTT±Vfを越えても伝送線
路を駆動し続ける通常のドライバ回路では、大きなDC
電流が流れる。
【0031】一方、本発明のデータ出力回路を用いた場
合、電位検知回路104、105の判定電位をVTT±
Vf近辺に設定すれば、伝送線路3の電位がVTT±V
fに近づいたところで、補助ドライバ回路102がディ
スエイブルにされ、メインドライバ回路101のみで伝
送線路3に電荷を供給することとなる。伝送線路3の電
位がVTT±Vfの範囲では、DC電流を流す経路が存
在しないので、メインドライバ回路101はリーク電流
を補償する電流供給能力を有していればよい。したがっ
て、伝送線路3の電位をVTT±Vf近辺に保持してい
る期間には、リーク電流を補償する程度の電流しか消費
しない。データ遷移時には、補助ドライバ回路102が
動作するので、伝送線路3の寄生容量7の充放電は高速
に行うことができ、高速動作と低消費電流が両立され
る。
合、電位検知回路104、105の判定電位をVTT±
Vf近辺に設定すれば、伝送線路3の電位がVTT±V
fに近づいたところで、補助ドライバ回路102がディ
スエイブルにされ、メインドライバ回路101のみで伝
送線路3に電荷を供給することとなる。伝送線路3の電
位がVTT±Vfの範囲では、DC電流を流す経路が存
在しないので、メインドライバ回路101はリーク電流
を補償する電流供給能力を有していればよい。したがっ
て、伝送線路3の電位をVTT±Vf近辺に保持してい
る期間には、リーク電流を補償する程度の電流しか消費
しない。データ遷移時には、補助ドライバ回路102が
動作するので、伝送線路3の寄生容量7の充放電は高速
に行うことができ、高速動作と低消費電流が両立され
る。
【0032】(実施の形態2)図3(a)は本発明の第
2の実施の形態における、データ出力回路ブロックを示
したものである。データ出力回路ブロックはメインドラ
イバ回路101、補助ドライバ回路102とタイマ−回
路201によって構成されており、補助ドライバのゲ−
トへのデ−タの入力は、タイマ−回路201を通じて行
われる。
2の実施の形態における、データ出力回路ブロックを示
したものである。データ出力回路ブロックはメインドラ
イバ回路101、補助ドライバ回路102とタイマ−回
路201によって構成されており、補助ドライバのゲ−
トへのデ−タの入力は、タイマ−回路201を通じて行
われる。
【0033】図3(b)に示すように、タイマ−回路2
01は、例えばパルス生成回路で構成されており、図3
(b)の構成では、図3(c)のように、デ−タがハイ
からロウに遷移した際に所定の幅のパルスを発生する。
したがって、図3(b)のタイマ−回路で補助ドライバ
回路102を構成するPMOSのゲ−トを制御すれば、
入力デ−タがハイからロウへ変化してから所定の期間の
み、補助ドライバ回路102を構成するPMOSをオン
にすることができる。同様に、デ−タがロウからハイに
遷移した際に所定の幅のパルスを発生するパルス生成回
路で補助ドライバ回路102を構成するNMOSのゲ−
トを制御すれば、入力デ−タがロウからハイへ変化して
から所定の期間のみ、補助ドライバ回路102を構成す
るNMOSをオンにすることができる。つまり、第1の
実施の形態で説明したように、補助ドライバ回路は、出
力電位の遷移時のみに動作し、出力が確定してからは、
次にデータの遷移が起こるまではオフ状態となり、定常
的に流れる電流を消費することなく、データの立ち上が
り、立ち下がりを加速することが可能となる。
01は、例えばパルス生成回路で構成されており、図3
(b)の構成では、図3(c)のように、デ−タがハイ
からロウに遷移した際に所定の幅のパルスを発生する。
したがって、図3(b)のタイマ−回路で補助ドライバ
回路102を構成するPMOSのゲ−トを制御すれば、
入力デ−タがハイからロウへ変化してから所定の期間の
み、補助ドライバ回路102を構成するPMOSをオン
にすることができる。同様に、デ−タがロウからハイに
遷移した際に所定の幅のパルスを発生するパルス生成回
路で補助ドライバ回路102を構成するNMOSのゲ−
トを制御すれば、入力デ−タがロウからハイへ変化して
から所定の期間のみ、補助ドライバ回路102を構成す
るNMOSをオンにすることができる。つまり、第1の
実施の形態で説明したように、補助ドライバ回路は、出
力電位の遷移時のみに動作し、出力が確定してからは、
次にデータの遷移が起こるまではオフ状態となり、定常
的に流れる電流を消費することなく、データの立ち上が
り、立ち下がりを加速することが可能となる。
【0034】図4は本発明の第2の実施の形態の変形例
を示したものである。図4に示すように、受信側チップ
2から受信状況を戻すような構成にしておくと、例えば
電源投入時のセットアップに際して、タイマ−回路20
1が設定する補助ドライバ102がオンとなる期間を受
信状況に応じて調整し、補助ドライバ102がオンとな
る期間を必要最小限に設定することで、不要な電流をさ
らに削減することも可能である。
を示したものである。図4に示すように、受信側チップ
2から受信状況を戻すような構成にしておくと、例えば
電源投入時のセットアップに際して、タイマ−回路20
1が設定する補助ドライバ102がオンとなる期間を受
信状況に応じて調整し、補助ドライバ102がオンとな
る期間を必要最小限に設定することで、不要な電流をさ
らに削減することも可能である。
【0035】なお、図4では、受信状況に応じて補助ド
ライバ102がオンとなる期間を設定する方式の例とし
て、タイマー回路201によって補助ドライバ102を
制御する形態を示したが、実施の形態1で説明したデー
タ遷移を検知してドライバの駆動能力を切り替える方式
においても、受信状況に応じて補助ドライバ102がオ
ンとなる期間を設定することは可能である。この場合
は、電位比較回路104、105の比較基準となるVr
efh、Vreflの電位を、受信状況に応じて変化さ
せることで、補助ドライバ102がオンとなる期間が変
更される。
ライバ102がオンとなる期間を設定する方式の例とし
て、タイマー回路201によって補助ドライバ102を
制御する形態を示したが、実施の形態1で説明したデー
タ遷移を検知してドライバの駆動能力を切り替える方式
においても、受信状況に応じて補助ドライバ102がオ
ンとなる期間を設定することは可能である。この場合
は、電位比較回路104、105の比較基準となるVr
efh、Vreflの電位を、受信状況に応じて変化さ
せることで、補助ドライバ102がオンとなる期間が変
更される。
【0036】(実施の形態3)図5は本発明の第3の実
施の形態を示したものである。図中501はデータ保存
回路、502はデータ比較回路である。これまでに述べ
てきたように、補助ドライバ102は、デ−タの遷移が
起こった場合のみに活性化したいので、図5のように、
デ−タ保存回路501によって前周期のデ−タを保存
し、保存されたデ−タと現在のデ−タを比較することに
よってデ−タの遷移を検知することとした。
施の形態を示したものである。図中501はデータ保存
回路、502はデータ比較回路である。これまでに述べ
てきたように、補助ドライバ102は、デ−タの遷移が
起こった場合のみに活性化したいので、図5のように、
デ−タ保存回路501によって前周期のデ−タを保存
し、保存されたデ−タと現在のデ−タを比較することに
よってデ−タの遷移を検知することとした。
【0037】図6(a)はデ−タ保持回路およびデ−タ
比較回路を具体的に示したものであり、その動作波形を
図6(b)に示す。データ保存回路501はクロック信
号によって制御されており、データDinは、CLKT
がハイの期間にノードAに取り込まれ、CLKTがロウ
の期間にノードAの電位を反転してノードBに伝送さ
れ、次にCLKTがロウになるまでデータ保持回路50
7によって保持される。つまり、CLKTがハイの期間
にノードBに現れているデータは、前回CLKTがハイ
の期間にサンプルされたデータを反転したものとなる。
比較回路を具体的に示したものであり、その動作波形を
図6(b)に示す。データ保存回路501はクロック信
号によって制御されており、データDinは、CLKT
がハイの期間にノードAに取り込まれ、CLKTがロウ
の期間にノードAの電位を反転してノードBに伝送さ
れ、次にCLKTがロウになるまでデータ保持回路50
7によって保持される。つまり、CLKTがハイの期間
にノードBに現れているデータは、前回CLKTがハイ
の期間にサンプルされたデータを反転したものとなる。
【0038】なお、データ保持回路507は、ノードB
がフローティングになることを避けるために用いられて
いるが、ノードBがフローティングになる期間はクロッ
クCLKTの半周期の期間でしかないので、図6(a)
に示すようなラッチ型の保持回路でなく、容量素子によ
る保持回路であってもよく、ノードBの寄生容量でデー
タを保持することも可能である。
がフローティングになることを避けるために用いられて
いるが、ノードBがフローティングになる期間はクロッ
クCLKTの半周期の期間でしかないので、図6(a)
に示すようなラッチ型の保持回路でなく、容量素子によ
る保持回路であってもよく、ノードBの寄生容量でデー
タを保持することも可能である。
【0039】データ比較回路502は2系統の出力を備
えており、それらは、前周期のデータがハイで、現在の
データがロウである場合のみにロウを出力する経路と、
前周期のデータがロウで、現在のデータがハイである場
合のみにハイを出力する経路である。
えており、それらは、前周期のデータがハイで、現在の
データがロウである場合のみにロウを出力する経路と、
前周期のデータがロウで、現在のデータがハイである場
合のみにハイを出力する経路である。
【0040】前周期のデータがハイで、現在のデータが
ロウである場合のみにロウを出力する経路で補助ドライ
バ102を構成するPMOSのゲートを制御し、前周期
のデータがロウで、現在のデータがハイである場合のみ
にハイを出力する経路で補助ドライバ102を構成する
NMOSのゲートを制御すれば、前周期と現周期のデー
タが異なる場合のみ、すなわち、出力電位の遷移がおこ
る場合のみに、クロックCLKTに同期させて、クロッ
クCLKTがハイの期間に補助ドライバ102を動作さ
せることが可能である。
ロウである場合のみにロウを出力する経路で補助ドライ
バ102を構成するPMOSのゲートを制御し、前周期
のデータがロウで、現在のデータがハイである場合のみ
にハイを出力する経路で補助ドライバ102を構成する
NMOSのゲートを制御すれば、前周期と現周期のデー
タが異なる場合のみ、すなわち、出力電位の遷移がおこ
る場合のみに、クロックCLKTに同期させて、クロッ
クCLKTがハイの期間に補助ドライバ102を動作さ
せることが可能である。
【0041】この事情を図6(b)を参照して詳しく説
明する。クロックCLKTがロウの期間は、ノードD
1、D2はPMOSトランジスタ503とNMOSトラ
ンジスタ504によって、それぞれハイ、ロウにプリチ
ャージされている。クロックCLKTがハイになると、
ノードD1、D2のプリチャージが解かれると同時に、
トランスファゲート505、506が開いて、Dinの
電位がノードD1、D2に伝達される。
明する。クロックCLKTがロウの期間は、ノードD
1、D2はPMOSトランジスタ503とNMOSトラ
ンジスタ504によって、それぞれハイ、ロウにプリチ
ャージされている。クロックCLKTがハイになると、
ノードD1、D2のプリチャージが解かれると同時に、
トランスファゲート505、506が開いて、Dinの
電位がノードD1、D2に伝達される。
【0042】ノードAはクロックCLKTがハイの期間
に、Dinの電位をとりこみ、クロックCLKTがロウ
の期間もそのデータを保持しつづける。
に、Dinの電位をとりこみ、クロックCLKTがロウ
の期間もそのデータを保持しつづける。
【0043】クロックCLKTがロウになると、ノード
Aに保存されているデータ電位が反転されてノードBに
伝送され、次のクロックCLKTがハイの期間も保持さ
れる。
Aに保存されているデータ電位が反転されてノードBに
伝送され、次のクロックCLKTがハイの期間も保持さ
れる。
【0044】Dinがハイからロウに切り替わるポイン
トに注目すると、クロックCLKTがハイになると、ノ
ードD1、D2の電位はロウになり、このときのノード
Bには、前周期のDinのデータが反転されて保持され
ているので、ノードBの電位はロウである。
トに注目すると、クロックCLKTがハイになると、ノ
ードD1、D2の電位はロウになり、このときのノード
Bには、前周期のDinのデータが反転されて保持され
ているので、ノードBの電位はロウである。
【0045】したがって、このクロックCLKTがハイ
の期間には、データ比較回路502はノードN1にロウ
を出力し、補助ドライバ102のPMOSトランジスタ
がオンとなって、データ伝送回路の駆動能力が高まる。
の期間には、データ比較回路502はノードN1にロウ
を出力し、補助ドライバ102のPMOSトランジスタ
がオンとなって、データ伝送回路の駆動能力が高まる。
【0046】次のクロックCLKTがハイの期間には、
ノードD1、D2の電位はロウになるが、ノードBに
は、前周期のDinのデータが反転されて保持されてい
るので、ノードBの電位はハイであり、ノードN1、N
2の電位はそれぞれハイ、ロウとなり、補助ドライバ1
02は動作しない。
ノードD1、D2の電位はロウになるが、ノードBに
は、前周期のDinのデータが反転されて保持されてい
るので、ノードBの電位はハイであり、ノードN1、N
2の電位はそれぞれハイ、ロウとなり、補助ドライバ1
02は動作しない。
【0047】このように、データが連続する場合は補助
ドライバ102を動作させることなく、クロックCLK
Tがハイの期間において、データの遷移が発生する場合
のみに補助ドライバ102を動作させることが可能とな
るので、不必要な定常電流を削除することが可能とな
る。
ドライバ102を動作させることなく、クロックCLK
Tがハイの期間において、データの遷移が発生する場合
のみに補助ドライバ102を動作させることが可能とな
るので、不必要な定常電流を削除することが可能とな
る。
【0048】なお、図6では、クロックの周波数と同一
のデータレートでデータ信号を伝送する場合を示した
が、図7に示すように、クロック周波数の倍のレートで
データ信号を伝送することも可能である。
のデータレートでデータ信号を伝送する場合を示した
が、図7に示すように、クロック周波数の倍のレートで
データ信号を伝送することも可能である。
【0049】すなわち、2系統のパスから入力されるデ
ータDin1、Din2をインターリーブしてクロック
の両エッヂに同期させて出力する場合には、データ保存
回路も2系統のパスを有するように構成し、データの取
り込み、呼び出しを交互に実行することによって、デー
タ比較回路におけるデータの比較をクロック半周期毎に
行うものとすれば、クロック周波数の倍のレートでデー
タ信号を伝送できる。
ータDin1、Din2をインターリーブしてクロック
の両エッヂに同期させて出力する場合には、データ保存
回路も2系統のパスを有するように構成し、データの取
り込み、呼び出しを交互に実行することによって、デー
タ比較回路におけるデータの比較をクロック半周期毎に
行うものとすれば、クロック周波数の倍のレートでデー
タ信号を伝送できる。
【0050】図7(b)を参照しながら図7(a)に示
すデータ伝送回路を説明する。同図において、511は
データ保存回路であり、データ保存回路511は2つの
データ保存ノードB、C(第2のデータ保持回路、第3
のデータ保持回路に相当)を有している。ノードAに
は、クロックCLKTがハイの期間のデータDin1
と、クロックCLKTがロウの期間のデータDin2が
交互に伝送され、ノードAの電位に応じて、メインドラ
イバ回路101が駆動される。
すデータ伝送回路を説明する。同図において、511は
データ保存回路であり、データ保存回路511は2つの
データ保存ノードB、C(第2のデータ保持回路、第3
のデータ保持回路に相当)を有している。ノードAに
は、クロックCLKTがハイの期間のデータDin1
と、クロックCLKTがロウの期間のデータDin2が
交互に伝送され、ノードAの電位に応じて、メインドラ
イバ回路101が駆動される。
【0051】ノードBにはクロックCLKTがハイの期
間において、ノードAに伝送されているデータDin1
が取り込まれ、このデータが、クロックCLKTがロウ
の期間に保存されると同時に、ノードBの反転電位がノ
ードDに転送される。同様に、ノードCにはクロックC
LKTがロウの期間の期間において、ノードAに伝送さ
れているデータDin2が取り込まれ、このデータが、
クロックCLKTがハイの期間に保存されると同時に、
ノードの反転電位がノードDに転送される。
間において、ノードAに伝送されているデータDin1
が取り込まれ、このデータが、クロックCLKTがロウ
の期間に保存されると同時に、ノードBの反転電位がノ
ードDに転送される。同様に、ノードCにはクロックC
LKTがロウの期間の期間において、ノードAに伝送さ
れているデータDin2が取り込まれ、このデータが、
クロックCLKTがハイの期間に保存されると同時に、
ノードの反転電位がノードDに転送される。
【0052】つまり、ノードDには、クロックCLKT
がロウの期間において、前回クロックCLKTがハイで
あったときのノードAの電位が現れ、クロックCLKT
がハイの期間において、前回クロックCLKTがロウで
あったときのノードAの電位が現れることとなる。
がロウの期間において、前回クロックCLKTがハイで
あったときのノードAの電位が現れ、クロックCLKT
がハイの期間において、前回クロックCLKTがロウで
あったときのノードAの電位が現れることとなる。
【0053】このように、クロック半周期毎に、半周期
前のデータがノードDには現れているので、ノードAの
電位とノードDの電位を比較することで、データの遷移
が起こったか否かを判定できる。
前のデータがノードDには現れているので、ノードAの
電位とノードDの電位を比較することで、データの遷移
が起こったか否かを判定できる。
【0054】したがって、これまでと同様に、データの
遷移が起こった場合にのみ補助ドライバを動作させるこ
とが可能となり、高速動作と不必要な定常電流を削除の
両立が可能となる。
遷移が起こった場合にのみ補助ドライバを動作させるこ
とが可能となり、高速動作と不必要な定常電流を削除の
両立が可能となる。
【0055】(実施の形態4)図8は本発明の第3の実
施の形態を示したものである。図中101はメインドラ
イバ回路、3は伝送線路、601は特定の期間にメイン
ドライバ101の駆動能力を高めるためのオーバードラ
イブ回路(電源電位VDDと電源電位より高い第1の電
位VPP、或いは接地電位VSSと接地電位より低い第
2の電位VBBを切り替える電位切り替え手段に相
当)、604、605は電位検知回路である。
施の形態を示したものである。図中101はメインドラ
イバ回路、3は伝送線路、601は特定の期間にメイン
ドライバ101の駆動能力を高めるためのオーバードラ
イブ回路(電源電位VDDと電源電位より高い第1の電
位VPP、或いは接地電位VSSと接地電位より低い第
2の電位VBBを切り替える電位切り替え手段に相
当)、604、605は電位検知回路である。
【0056】電位検知回路604、605の動作は、実
施の形態1で説明した電位検知回路104、105と同
様である。ただし、電位検知回路604は伝送線路の電
位が基準電位Vrefhより高い場合には、接地電位よ
り低いVBBを出力し、電位検知回路605は伝送線路
の電位が基準電位Vreflより低い場合には、電源電
位より高いVPPを出力する。
施の形態1で説明した電位検知回路104、105と同
様である。ただし、電位検知回路604は伝送線路の電
位が基準電位Vrefhより高い場合には、接地電位よ
り低いVBBを出力し、電位検知回路605は伝送線路
の電位が基準電位Vreflより低い場合には、電源電
位より高いVPPを出力する。
【0057】したがって、/Dinがロウからハイに遷
移する場合には、遷移開始時の伝送線路3の電位がロウ
であるので、電位検知回路604の出力ノードN3はハ
イになっており、メインドライバ101を構成するPM
OSのゲートと接続されるノードN1の電位は接地電位
以下のVBBになり、メインドライバ101を構成する
PMOSの駆動能力にオーバードライブがかかり、伝送
線路3の電位変化が速められる。
移する場合には、遷移開始時の伝送線路3の電位がロウ
であるので、電位検知回路604の出力ノードN3はハ
イになっており、メインドライバ101を構成するPM
OSのゲートと接続されるノードN1の電位は接地電位
以下のVBBになり、メインドライバ101を構成する
PMOSの駆動能力にオーバードライブがかかり、伝送
線路3の電位変化が速められる。
【0058】伝送線路3の電位がVreflより高くな
ると、電位検知回路605は出力ノードN4にロウを出
力し、さらに、伝送線路3の電位がVrefhより高く
なると、ノードN3にはVBBが出力される。したがっ
て、ノードN1の電位は接地電位VSSまで上昇し、メ
インドライバ101を構成するPMOSの駆動能力が低
くなり、不必要な定常電流が削減される。
ると、電位検知回路605は出力ノードN4にロウを出
力し、さらに、伝送線路3の電位がVrefhより高く
なると、ノードN3にはVBBが出力される。したがっ
て、ノードN1の電位は接地電位VSSまで上昇し、メ
インドライバ101を構成するPMOSの駆動能力が低
くなり、不必要な定常電流が削減される。
【0059】この後、/Dinがロウに遷移するまでは
この状態が保たれる。この際、ノードN4の電位レベル
は上述のようにロウであるから、/Dinがロウに遷移
すると、メインドライバ101を構成するNMOSのゲ
ートと接続されるノードN2の電位は、電源電圧より高
いVPPとなり、メインドライバ101を構成するNM
OSの駆動能力にオーバードライブがかかり、伝送線路
3の電位変化が速められる。
この状態が保たれる。この際、ノードN4の電位レベル
は上述のようにロウであるから、/Dinがロウに遷移
すると、メインドライバ101を構成するNMOSのゲ
ートと接続されるノードN2の電位は、電源電圧より高
いVPPとなり、メインドライバ101を構成するNM
OSの駆動能力にオーバードライブがかかり、伝送線路
3の電位変化が速められる。
【0060】伝送線路3の電位がVreflより低くな
ると、電位検知回路605は出力ノードN4にVPPを
出力するため、ノードN2の電位は電源電位VDDまで
降下し、メインドライバ101を構成するNMOSの駆
動能力が低くなり、不必要な定常電流が削減される。
ると、電位検知回路605は出力ノードN4にVPPを
出力するため、ノードN2の電位は電源電位VDDまで
降下し、メインドライバ101を構成するNMOSの駆
動能力が低くなり、不必要な定常電流が削減される。
【0061】なお、電位検知回路604、605が電源
電位、或いは接地電位を越える電圧を出力する理由は、
オーバードライブ回路601において余計なリーク電流
を発生させないためであり、リーク電流が十分に小さけ
れば、電位検知回路604、605の出力レベルが電源
電位、接地電位を越える必要はない。
電位、或いは接地電位を越える電圧を出力する理由は、
オーバードライブ回路601において余計なリーク電流
を発生させないためであり、リーク電流が十分に小さけ
れば、電位検知回路604、605の出力レベルが電源
電位、接地電位を越える必要はない。
【0062】
【発明の効果】本発明によって、データ遷移時と保持時
のドライバ回路の駆動能力を切り替えることが可能とな
る。したがって、終端型伝送路を駆動するドライバ回路
において、データ遷移時のドライバ回路の駆動能力を高
くし、データ保持時のドライバ回路の駆動能力を低くす
ることで、データ遷移速度の高速化とデータ保持時の低
消費電力化を両立することができる。
のドライバ回路の駆動能力を切り替えることが可能とな
る。したがって、終端型伝送路を駆動するドライバ回路
において、データ遷移時のドライバ回路の駆動能力を高
くし、データ保持時のドライバ回路の駆動能力を低くす
ることで、データ遷移速度の高速化とデータ保持時の低
消費電力化を両立することができる。
【図1】本発明の実施の形態1によるデ−タ出力回路を
含むシステム構成図
含むシステム構成図
【図2】図1のデ−タ出力回路の適用例を示す図
【図3】(a)本発明の実施の形態2によるデ−タ出力
回路の回路図 (b)タイマ−回路201の一回路図 (c)本実施の形態によるデ−タ出力回路の動作波形図
回路の回路図 (b)タイマ−回路201の一回路図 (c)本実施の形態によるデ−タ出力回路の動作波形図
【図4】本発明の実施の形態2によるデ−タ出力回路の
変形例を示す回路図
変形例を示す回路図
【図5】本発明の実施の形態3によるデ−タ出力回路の
概念を示す回路図
概念を示す回路図
【図6】(a)本発明の実施の形態3によるデ−タ出力
回路の回路図 (b)本実施の形態によるデ−タ出力回路の動作波形図
回路の回路図 (b)本実施の形態によるデ−タ出力回路の動作波形図
【図7】(a)本発明の実施の形態3によるデ−タ出力
回路の変形例を示す回路図 (b)本実施の形態によるデ−タ出力回路の変形例の動
作波形図
回路の変形例を示す回路図 (b)本実施の形態によるデ−タ出力回路の変形例の動
作波形図
【図8】本発明の実施の形態4によるデ−タ出力回路の
回路図
回路図
【図9】従来技術によるデ−タ出力回路を含むシステム
構成図
構成図
1 送信チップ 2 受信チップ 3 伝送線路 4 終端抵抗 100 データ出力回路ブロック 101 メインドライバ回路 102 補助ドライバ回路 103 データ比較回路 104,105,604,605 電位検知回路 201 タイマー回路 202 反転遅延回路 501,511 データ保存回路 503,504 プリチャージ回路 505,506 トランスファゲート 507 データ保持回路 601 オーバードライブ回路
Claims (8)
- 【請求項1】 入力データに応じて伝送線路を駆動する
伝送線路駆動手段と、前記入力データの遷移、或いは前
記伝送線路駆動手段の出力データの遷移を検知するデー
タ遷移検知手段を備え、前記データ遷移検知手段がデー
タの遷移を検知してから所定の期間、前記伝送線路駆動
手段の駆動能力が高められることを特徴とするデータ出
力回路。 - 【請求項2】 前記伝送線路駆動手段は、出力ノードが
共に前記伝送線路に接続された第1のドライバ回路と第
2のドライバ回路を備え、前記第2のドライバ回路がデ
ータの遷移時のみに動作し、データ確定期間は前記第1
のドライバ回路のみでデータ論理を保持することを特徴
とする請求項1記載のデータ出力回路。 - 【請求項3】 前記第2のドライバ回路が前記データ遷
移検知手段によって制御され、前記伝送線路の電位が第
1の所定電位以上になることによって前記第2のドライ
バ回路がロウデータを出力することが可能となり、出力
データの電位が第2の所定電位以下になることによって
前記第2のドライバ回路がハイデータを出力することが
可能となることを特徴とする請求項2記載のデータ出力
回路。 - 【請求項4】 タイマー回路を備え、前記タイマー回路
は、入力データの遷移が起こってから所定の時間を設定
し、前記第2のドライバ回路は前記タイマー回路が設定
した時間の間、活性化されることを特徴とする請求項2
記載のデータ出力回路。 - 【請求項5】 データ受信側の受信状況に応じて、前記
タイマー回路によって設定される、入力データの遷移か
らの所定の時間を調整することを特徴とする請求項4記
載のデータ出力回路。 - 【請求項6】 前記データ遷移検知手段は、クロックに
同期してデータを取り込む第1のデータ保持回路と、前
記データ保持回路に保持された前周期のデータと現周期
のデータを比較する第1のデータ比較回路を備え、前周
期のデータと現周期のデータの論理が異なる場合のみ、
前記第2のドライバ回路が活性化されることを特徴とす
る請求項2記載のデータ出力回路。 - 【請求項7】 クロックに同期してデータを取り込む第
2のデータ保持回路と、前記第2のデータ保持回路とは
半周期異なるタイミングでデータを取り込む第3のデー
タ保持回路と、第2のデータ比較回路を備え、 前記第2のデータ保持回路にデータを取り込む期間に、
前記第3のデータ保持回路に保持されているデータと前
記第2のデータ保持回路に取り込まれるデータを前記第
2のデータ比較回路で比較し、データが異なる場合の
み、前記第2のドライバ回路を活性化し、 前記第3のデータ保持回路にデータを取り込む期間に、
前記第2のデータ保持回路に保持されているデータと前
記第3のデータ保持回路に取り込まれるデータを前記第
2のデータ比較回路で比較し、データが異なる場合の
み、前記第2のドライバ回路を活性化することを特徴と
する請求項2記載のデータ出力回路。 - 【請求項8】 電源電位と電源電位より高い第1の電
位、或いは接地電位と接地電位より低い第2の電位を切
り替える電位切り替え手段をさらに備え、前記入力デー
タの遷移が起こってから所定の期間は、前記伝送線路駆
動手段が前記第1の電位、或いは第2の電位で制御され
ることを特徴とする請求項1記載のデータ出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4163798A JPH11239049A (ja) | 1998-02-24 | 1998-02-24 | データ出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4163798A JPH11239049A (ja) | 1998-02-24 | 1998-02-24 | データ出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11239049A true JPH11239049A (ja) | 1999-08-31 |
Family
ID=12613854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4163798A Pending JPH11239049A (ja) | 1998-02-24 | 1998-02-24 | データ出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11239049A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
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US9748939B2 (en) | 2015-01-27 | 2017-08-29 | Socionext Inc. | Output circuit and integrated circuit |
-
1998
- 1998-02-24 JP JP4163798A patent/JPH11239049A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Legal Events
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
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