JPH11239049A

JPH11239049A - データ出力回路

Info

Publication number: JPH11239049A
Application number: JP4163798A
Authority: JP
Inventors: Toru Iwata; 徹岩田; Takefumi Yoshikawa; 武文吉河; Takashi Hirata; 貴士平田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-02-24
Filing date: 1998-02-24
Publication date: 1999-08-31

Abstract

(57)【要約】【課題】データ出力に係る電流を削減し、高速かつ低
電力なデータ出力回路を提供する。【解決手段】終端抵抗４を用いた信号伝送路３にデ−
タを出力する回路１０１において、入力デ−タＤｉｎに
応じて常に動作するメインドライバ回路１０１と、入力
デ−タＤｉｎが遷移する場合にのみ動作する補助ドライ
バ回路１０２を設ける。補助ドライバ回路１０２の駆動
能力をメインドライバ回路１０１の駆動能力よりも十分
に大きく設定することによって、データ遷移時のデ−タ
出力回路１００の駆動能力が増強される。データ確定期
間は駆動能力が必要最低限であるメインドライバ回路１
０１のみでデータ論理を保持する構成とすることで、デ
−タ保持時の消費電流を抑えながら、デ−タ伝送の高速
化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ出力回路、
特に半導体集積回路からボード上の配線を通じてデータ
を送信するための、半導体集積回路上のデータ出力回路
に関する。

【０００２】

【従来の技術】高速データ伝送を実現するためには、伝
送経路のインピーダンスを整合させて、反射を抑える工
夫が必要になる。また、データの周波数を上げるには、
データの電位振幅を抑え、立ち上がり、立ち下がり時間
を小さくする必要がある。このために、高速データ伝送
を行うシステムでは、伝送線路に終端抵抗を設置するこ
とで、伝送経路のインピーダンス整合と、データ電位の
低振幅化を実現している。この原理を図９を用いて説明
する。図中１は送信チップ、２は受信チップ、３は送信
チップ１と受信チップ２を接続する伝送線路であり、一
般にプリント基板上に形成されている。チップ１の出力
バッファ（出力ドライバ）１０１から出力されたデータ
が伝送線路３の終端に達した際に、終端部でインピーダ
ンスの不整合があると、反射が起こり、波形の乱れが生
じるが、伝送線路３の終端が伝送線路の特性インピーダ
ンスと等しい抵抗値を持つ抵抗４で終端されていると、
終端部のインピーダンス整合がとれ、信号の反射が起こ
らない。また、データ電位の振幅は、終端抵抗によって
クランプされ、最終的には終端抵抗と出力ドライバのオ
ン抵抗で分圧された値になり、信号電位の振幅が制限さ
れる。

【０００３】

【発明が解決しようとする課題】しかしながら、図９の
ような従来の構成では、信号の立ち上がり、立ち下がり
を高速化し、より高い周波数に対応するためにドライバ
サイズを大きくすると、終端抵抗を通じて流れる定常電
流が大きくなる。DRAMにおいて、集積度の向上とともに
増えてきた多ビット出力タイプのものでは、この電流だ
けで消費電力が０．５Ｗ以上になり、省エネルギーの問
題のみならず、発熱の面からも定常的に流れる出力電流
の削減は重要な課題となっている。また、ドライバサイ
ズを大きくし、駆動電流を増やしたことで、信号の振幅
も大きくなる。このため、信号の立ち上がり、立ち下が
りの傾きが急峻になっても、データ遷移点までの電位差
が大きくなり、信号伝送が始まってからデータが確定す
るまでの時間は実質的には早くならない。このように、
終端抵抗によって波形を整形する方式は、動作速度の面
からも、さらなる高速化に対する課題を有している。

【０００４】本発明は、上記課題に鑑み、データ出力に
係る電流を削減し、高速かつ低電力なデータ出力回路を
提供することを目的とする。

【０００５】

【課題を解決するための手段】この課題を解決するため
に、請求項１記載の発明では、入力データに応じて伝送
線路を駆動する伝送線路駆動手段に加えて、前記入力デ
ータの遷移、或いは前記伝送線路駆動手段の出力データ
の遷移を検知するデータ遷移検知手段を備えることで、
データの遷移が発生した場合にのみ、前記伝送線路駆動
手段の駆動能力を高めることが可能となり、デ−タ保持
時の不要電流を抑えながら、デ−タ伝送の高速化を図る
ことができる。

【０００６】請求項２記載の発明では、伝送線路を駆動
する第１のドライバ回路に加えて、前記第１のドライバ
回路と出力ノードが共通な第２のドライバ回路を備え、
前記第２のドライバ回路がデータの遷移時のみに動作
し、データ確定期間は前記第１のドライバ回路のみでデ
ータ論理を保持する構成とすることで、データ遷移時の
デ−タ出力回路の駆動能力がデ−タ保持時の駆動能力よ
り増強され、デ−タ保持時の不要電流を抑えながら、デ
−タ伝送の高速化を図ることができる。

【０００７】請求項３記載の発明では、出力ノ−ドの電
位をモニタし、出力データの電位が第１の所定電位以上
になることによって前記第２のドライバ回路がロウデー
タを出力することを可能とし、出力データの電位が第２
の所定電位以下になることによって前記第２のドライバ
回路がハイデータを出力することを可能とすることで、
前記第２のドライバ回路がデ−タの遷移時のみに活性化
するため、デ−タが遷移した場合のみデ−タ出力回路の
駆動能力が強められ、デ−タ保持時の不要電流を抑えな
がら、デ−タ伝送の高速化を図ることができる。

【０００８】請求項４記載の発明では、タイマー回路に
よって入力データの遷移が起こってから所定の時間を設
定し、前記第２のドライバ回路を前記タイマー回路が設
定した時間の間活性化することで、デ−タが遷移した後
所定の時間、デ−タ出力回路の駆動能力が強めることが
でき、デ−タ保持時の不要電流を抑えながら、デ−タ伝
送の高速化を図ることが可能となる。

【０００９】請求項５記載の発明では、前記タイマー回
路によって設定する、前記第２のドライバ回路の活性化
時間を、受信側の状況に応じて制御することで、データ
遷移速度の高速化を実現した上で、さらにきめ細かい省
電力設定が可能となる。

【００１０】請求項６記載の発明では、クロック信号を
トリガーとしてデータを取り込む第１のデータ保持回路
と、前記データ保持回路に保持された前周期のデータと
現周期のデータを比較する第１のデータ比較回路を備え
ることによって、前周期と現周期の間でデ−タの遷移が
起こった場合にのみ、前記第２のドライバ回路が活性化
され、デ−タが遷移した場合のみデ−タ出力回路の駆動
能力が強められるので、データ遷移速度の高速化とデー
タ保持時の不要電流の削減を両立できる。

【００１１】請求項７記載の発明では、クロック信号を
トリガーとしてデータを取り込むデ−タ保持回路に加
え、前記データ保持回路がデータを取り込むタイミング
からクロック信号半周期遅れてデータを取り込む第２の
デ−タ保持回路設け、それぞれのデ−タ保持回路の保持
デ−タを交互に取り出すことで、クロックの両エッヂで
保持デ−タと現在のデータを比較することが可能とな
り、クロックの両エッヂに同期させてデータを伝送する
システムにおいても、データ遷移速度の高速化とデータ
保持時の不要電流の削減を両立できる。

【００１２】請求項８記載の発明では、電源電位と電源
電位より高い第１の電位、或いは接地電位と接地電位よ
り低い第２の電位を切り替える電位切り替え手段を設
け、入力データの遷移が起こった際には、前記伝送線路
駆動手段に前記第１の電位、或いは第２の電位が印加さ
れるように制御することで、入力データの遷移時のみデ
−タ出力回路の駆動能力が高められる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図８を用いて説明する。

【００１４】（実施の形態１）図１は本発明の第１の実
施の形態を示したものである。図１はボード上に実装さ
れた、送信チップ１と受信チップ２の間で、ボード上の
伝送線路３を通じてデータを伝送する場合を想定してい
る。伝送線路３は終端抵抗４で終端電位ＶＴＴに終端さ
れている。図中１００はデータ出力回路ブロックを示
し、データ出力回路ブロック１００は、メインドライバ
回路１０１、補助ドライバ回路１０２、デ−タ比較回路
１０３、およびデータ遷移検知手段として用いられる電
位比較回路１０４、１０５によって構成されている。

【００１５】補助ドライバ回路１０２の駆動能力をメイ
ンドライバ回路１０１の駆動能力よりも十分に大きく設
定することによって、データ遷移時のデ−タ出力回路１
００の駆動能力が増強される。なお、本実施の形態では
補助ドライバ回路１０２の駆動能力をメインドライバ回
路１０１の駆動能力よりも十分に大きく設定したが、そ
の他の構成、つまり２者間の駆動能力を同等又は逆の構
成にも行い得る。

【００１６】電位比較回路１０４、１０５には、それぞ
れ基準電圧ＶｒｅｆｈとＶｒｅｆｌが入力されており、
電位比較回路１０４、１０５はこれらの電圧とドライバ
の出力電圧を比較している。例えばデータ出力回路ブロ
ックに入力されるデータＤｉｎの論理がハイであれば、
メインドライバ回路１０１を構成するＮＭＯＳトランジ
スタがオン状態にあり、ＶＴＴ、終端抵抗４、伝送線路
３、ＮＭＯＳ、ＶＳＳという電流経路が形成される。伝
送線路３を無損失だとすると、伝送線路３の電位はＶＴ
Ｔ−ａになる。ａの値は終端抵抗４とメインドライバ回
路１０１を構成するＮＭＯＳトランジスタのオン抵抗の
比で決まり、例えば０．４Ｖに設定される。同様に、Ｄ
ｉｎがロウでデータ出力回路ブロック１００の出力がハ
イの場合は、伝送線路３の電位がＶＴＴ＋０．４Ｖ程度
になるように、メインドライバ回路１０１を構成するＰ
ＭＯＳトランジスタのサイズを設定しておく。

【００１７】基準電位Ｖｒｅｆｈの値をＶＴＴ＋０．３
Ｖに設定すれば、電位比較回路１０４は、ＶＴＴ＋０．
３Ｖと伝送線路３の電位を比較し、伝送線路３の電位の
方が高い場合にはハイを、伝送線路３の電位の方が低い
場合にはロウを出力する。同様に、基準電位Ｖｒｅｆｌ
の値をＶＴＴ−０．３Ｖに設定すれば、電位比較回路１
０５はＶＴＴ−０．３Ｖと伝送線路３の電位を比較し、
伝送線路３の電位の方が高い場合にはハイを、伝送線路
電位の方が低い場合にはロウを出力する。

【００１８】電位比較回路１０４、１０５の出力はデ−
タ比較回路１０３に入力されており、電位比較回路１０
４の出力がロウの時のみ、入力Ｄｉｎの論理レベルを補
助ドライバ回路１０２のＰＭＯＳのゲートに印加し、電
位比較回路１０４の出力がハイの時には補助ドライバ回
路１０２のＰＭＯＳのゲートにハイを印加する。同様
に、電位比較回路１０５の出力がハイの時のみ、入力Ｄ
ｉｎの論理レベルを補助ドライバ回路１０２のＮＭＯＳ
のゲートに印加し、電位比較回路１０５の出力がロウの
時には補助ドライバ回路１０２のＮＭＯＳのゲートにロ
ウを印加する。

【００１９】出力電位が確定している状態を考える。例
えば入力Ｄｉｎがハイであればメインドライバ回路１０
１のＮＭＯＳトランジスタがオンであり、出力レベルは
ロウ、すなわち、伝送線路の電位はＶＴＴ−０．４Ｖで
ある。この場合、電位比較回路１０４はロウを、電位比
較回路１０５もロウを出力している。したがって、入力
Ｄｉｎの論理レベルが補助回路１０２のＰＭＯＳに印加
され、補助ドライバ回路１０２のＮＭＯＳには、入力Ｄ
ｉｎの論理レベルに無関係にロウが印加される。

【００２０】入力Ｄｉｎがハイからロウに切り替わる
と、メインドライバ回路１０１のＰＭＯＳトランジスタ
に加えて、補助ドライバ回路１０２のＰＭＯＳにもロウ
が印加されてオンになり、補助ドライバ回路１０２によ
って出力電位の立ち上がりが加速される。出力電位がＶ
ＴＴ−０．３Ｖ以上になると電位比較回路１０５の出力
が反転しハイとなるが、入力Ｄｉｎがロウなので、補助
ドライバ１０２のＮＭＯＳのゲートにはロウが印加され
た状態を保持する。

【００２１】出力電位がさらに上昇し、ＶＴＴ＋０．３
Ｖを越えると、電位比較回路１０４の出力が反転しハイ
に切り替わり、補助ドライバ回路１０２のＰＭＯＳトラ
ンジスタのゲートにハイが印加され、補助ドライバ回路
１０２のＰＭＯＳトランジスタがオフになる。このの
ち、メインドライバ回路１０１のＰＭＯＳによって、出
力電位はＶＴＴ＋０．４Ｖに保持される。

【００２２】このように、補助ドライバ回路１０２は、
出力電位の遷移時のみに動作し、出力が確定してから
は、次にデータの遷移が起こるまではオフ状態となり、
定常的に流れる電流を消費することなく、データの立ち
上がり、立ち下がりを加速することが可能となる。

【００２３】なお、出力電位の振幅を±０．４Ｖとして
説明したが、もちろん、入力側で検知可能な振幅であれ
ばよい。

【００２４】また、ＶＴＴ±０．３Ｖを判定レベルとし
て、伝送線路３の電位をモニタするように説明したが、
この値は出力電位の振幅を±０．４Ｖと仮定したことに
対応しており、出力電位の振幅設定に応じて設定される
べきものである。その値としては、Ｖｒｅｆｈの電位が
出力電位の高電位側より低く、Ｖｒｅｆｌの電位が出力
電位の低電位側より高ければ、入力電位が変化しない時
に、補助ドライバ回路１０２で定常的に流れる電流を発
生させることはない。

【００２５】さらに、極限まで無駄な電流を削減するに
は、出力波形をモニタし、所定の振幅が得られる限界ま
で、基準電位ＶｒｅｆｈとＶｒｅｆｌの電位差を小さく
設定すればよい。もちろん、ＰＭＯＳ、ＮＭＯＳの特性
の差を考慮すれば、基準電位ＶｒｅｆｈとＶｒｅｆｌ
の電位関係は、ＶＴＴから等電位ではない場合もありう
る。

【００２６】加えて、出力電位を確定させるための、メ
インドライバ回路と出力電位の遷移を加速するためのみ
に用いる補助ドライバ回路の両方を有する構成を説明し
てきたが、図１に示した補助ドライバのみでドライバ回
路を構成することも可能である。この場合、例えば伝送
線路３の電位が上昇して補助ドライバ回路のＰＭＯＳト
ランジスタがオフになると、伝送線路３の電位が降下
し、再び補助ドライバ回路のＰＭＯＳトランジスタがオ
ンとなり、伝送線路の電位が上昇する。このように、フ
ィードバックループの遅延の効果で、伝送線路３の電位
が判定レベルを横切ってもしばらくはその状態が続き、
伝送線路３の電位が振動することとなる。しかしなが
ら、伝送線路の電位変動が小さく、ハイデータとロウデ
ータの電位差が十分に確保できれば、この構成によって
データを伝送することも可能である。

【００２７】また、図１では、電位比較回路として基準
電位が入力されるものを示したが、インバータ等の論理
回路を電位比較器として用いることも可能である。この
場合は、論理回路の論理しきい値に対して、伝送線路３
の電位が高いか低いか判定されることとなる。

【００２８】なお、図１では、終端抵抗４で伝送線路３
を終端する構成を示したが、本発明のデータ出力回路を
用いれば、図２のように、伝送線路を双方向ダイオード
ターミネーター６で終端する信号伝送システムにおい
て、高速性と低電力を両立できる。

【００２９】この信号伝送システムの特徴は、ダイオー
ドのしきい値Ｖｆに関して、伝送線路３の電位がＶＴＴ
±Ｖｆの間であれば、ドライバと終端電源との間にＤＣ
パスができないので、電位変化が高速かつ低電力にな
り、反射等のノイズによって生じた、ＶＴＴ±Ｖｆを越
えるオーバーシュート、アンダーシュートは終端電源に
吸収されるので、信号の品質も同時に保てるというもの
である。

【００３０】すなわち、伝送線路の電位がＶＴＴ±Ｖｆ
を越えると、ダイオードを通じて電流パスが形成される
ため、伝送線路の電位がＶＴＴ±Ｖｆを越えても伝送線
路を駆動し続ける通常のドライバ回路では、大きなＤＣ
電流が流れる。

【００３１】一方、本発明のデータ出力回路を用いた場
合、電位検知回路１０４、１０５の判定電位をＶＴＴ±
Ｖｆ近辺に設定すれば、伝送線路３の電位がＶＴＴ±Ｖ
ｆに近づいたところで、補助ドライバ回路１０２がディ
スエイブルにされ、メインドライバ回路１０１のみで伝
送線路３に電荷を供給することとなる。伝送線路３の電
位がＶＴＴ±Ｖｆの範囲では、ＤＣ電流を流す経路が存
在しないので、メインドライバ回路１０１はリーク電流
を補償する電流供給能力を有していればよい。したがっ
て、伝送線路３の電位をＶＴＴ±Ｖｆ近辺に保持してい
る期間には、リーク電流を補償する程度の電流しか消費
しない。データ遷移時には、補助ドライバ回路１０２が
動作するので、伝送線路３の寄生容量７の充放電は高速
に行うことができ、高速動作と低消費電流が両立され
る。

【００３２】（実施の形態２）図３（ａ）は本発明の第
２の実施の形態における、データ出力回路ブロックを示
したものである。データ出力回路ブロックはメインドラ
イバ回路１０１、補助ドライバ回路１０２とタイマ−回
路２０１によって構成されており、補助ドライバのゲ−
トへのデ−タの入力は、タイマ−回路２０１を通じて行
われる。

【００３３】図３（ｂ）に示すように、タイマ−回路２
０１は、例えばパルス生成回路で構成されており、図３
（ｂ）の構成では、図３（ｃ）のように、デ−タがハイ
からロウに遷移した際に所定の幅のパルスを発生する。
したがって、図３（ｂ）のタイマ−回路で補助ドライバ
回路１０２を構成するＰＭＯＳのゲ−トを制御すれば、
入力デ−タがハイからロウへ変化してから所定の期間の
み、補助ドライバ回路１０２を構成するＰＭＯＳをオン
にすることができる。同様に、デ−タがロウからハイに
遷移した際に所定の幅のパルスを発生するパルス生成回
路で補助ドライバ回路１０２を構成するＮＭＯＳのゲ−
トを制御すれば、入力デ−タがロウからハイへ変化して
から所定の期間のみ、補助ドライバ回路１０２を構成す
るＮＭＯＳをオンにすることができる。つまり、第１の
実施の形態で説明したように、補助ドライバ回路は、出
力電位の遷移時のみに動作し、出力が確定してからは、
次にデータの遷移が起こるまではオフ状態となり、定常
的に流れる電流を消費することなく、データの立ち上が
り、立ち下がりを加速することが可能となる。

【００３４】図４は本発明の第２の実施の形態の変形例
を示したものである。図４に示すように、受信側チップ
２から受信状況を戻すような構成にしておくと、例えば
電源投入時のセットアップに際して、タイマ−回路２０
１が設定する補助ドライバ１０２がオンとなる期間を受
信状況に応じて調整し、補助ドライバ１０２がオンとな
る期間を必要最小限に設定することで、不要な電流をさ
らに削減することも可能である。

【００３５】なお、図４では、受信状況に応じて補助ド
ライバ１０２がオンとなる期間を設定する方式の例とし
て、タイマー回路２０１によって補助ドライバ１０２を
制御する形態を示したが、実施の形態１で説明したデー
タ遷移を検知してドライバの駆動能力を切り替える方式
においても、受信状況に応じて補助ドライバ１０２がオ
ンとなる期間を設定することは可能である。この場合
は、電位比較回路１０４、１０５の比較基準となるＶｒ
ｅｆｈ、Ｖｒｅｆｌの電位を、受信状況に応じて変化さ
せることで、補助ドライバ１０２がオンとなる期間が変
更される。

【００３６】（実施の形態３）図５は本発明の第３の実
施の形態を示したものである。図中５０１はデータ保存
回路、５０２はデータ比較回路である。これまでに述べ
てきたように、補助ドライバ１０２は、デ−タの遷移が
起こった場合のみに活性化したいので、図５のように、
デ−タ保存回路５０１によって前周期のデ−タを保存
し、保存されたデ−タと現在のデ−タを比較することに
よってデ−タの遷移を検知することとした。

【００３７】図６（ａ）はデ−タ保持回路およびデ−タ
比較回路を具体的に示したものであり、その動作波形を
図６（ｂ）に示す。データ保存回路５０１はクロック信
号によって制御されており、データＤｉｎは、ＣＬＫＴ
がハイの期間にノードＡに取り込まれ、ＣＬＫＴがロウ
の期間にノードＡの電位を反転してノードＢに伝送さ
れ、次にＣＬＫＴがロウになるまでデータ保持回路５０
７によって保持される。つまり、ＣＬＫＴがハイの期間
にノードＢに現れているデータは、前回ＣＬＫＴがハイ
の期間にサンプルされたデータを反転したものとなる。

【００３８】なお、データ保持回路５０７は、ノードＢ
がフローティングになることを避けるために用いられて
いるが、ノードＢがフローティングになる期間はクロッ
クＣＬＫＴの半周期の期間でしかないので、図６（ａ）
に示すようなラッチ型の保持回路でなく、容量素子によ
る保持回路であってもよく、ノードＢの寄生容量でデー
タを保持することも可能である。

【００３９】データ比較回路５０２は２系統の出力を備
えており、それらは、前周期のデータがハイで、現在の
データがロウである場合のみにロウを出力する経路と、
前周期のデータがロウで、現在のデータがハイである場
合のみにハイを出力する経路である。

【００４０】前周期のデータがハイで、現在のデータが
ロウである場合のみにロウを出力する経路で補助ドライ
バ１０２を構成するＰＭＯＳのゲートを制御し、前周期
のデータがロウで、現在のデータがハイである場合のみ
にハイを出力する経路で補助ドライバ１０２を構成する
ＮＭＯＳのゲートを制御すれば、前周期と現周期のデー
タが異なる場合のみ、すなわち、出力電位の遷移がおこ
る場合のみに、クロックＣＬＫＴに同期させて、クロッ
クＣＬＫＴがハイの期間に補助ドライバ１０２を動作さ
せることが可能である。

【００４１】この事情を図６（ｂ）を参照して詳しく説
明する。クロックＣＬＫＴがロウの期間は、ノードＤ
１、Ｄ２はＰＭＯＳトランジスタ５０３とＮＭＯＳトラ
ンジスタ５０４によって、それぞれハイ、ロウにプリチ
ャージされている。クロックＣＬＫＴがハイになると、
ノードＤ１、Ｄ２のプリチャージが解かれると同時に、
トランスファゲート５０５、５０６が開いて、Ｄｉｎの
電位がノードＤ１、Ｄ２に伝達される。

【００４２】ノードＡはクロックＣＬＫＴがハイの期間
に、Ｄｉｎの電位をとりこみ、クロックＣＬＫＴがロウ
の期間もそのデータを保持しつづける。

【００４３】クロックＣＬＫＴがロウになると、ノード
Ａに保存されているデータ電位が反転されてノードＢに
伝送され、次のクロックＣＬＫＴがハイの期間も保持さ
れる。

【００４４】Ｄｉｎがハイからロウに切り替わるポイン
トに注目すると、クロックＣＬＫＴがハイになると、ノ
ードＤ１、Ｄ２の電位はロウになり、このときのノード
Ｂには、前周期のＤｉｎのデータが反転されて保持され
ているので、ノードＢの電位はロウである。

【００４５】したがって、このクロックＣＬＫＴがハイ
の期間には、データ比較回路５０２はノードＮ１にロウ
を出力し、補助ドライバ１０２のＰＭＯＳトランジスタ
がオンとなって、データ伝送回路の駆動能力が高まる。

【００４６】次のクロックＣＬＫＴがハイの期間には、
ノードＤ１、Ｄ２の電位はロウになるが、ノードＢに
は、前周期のＤｉｎのデータが反転されて保持されてい
るので、ノードＢの電位はハイであり、ノードＮ１、Ｎ
２の電位はそれぞれハイ、ロウとなり、補助ドライバ１
０２は動作しない。

【００４７】このように、データが連続する場合は補助
ドライバ１０２を動作させることなく、クロックＣＬＫ
Ｔがハイの期間において、データの遷移が発生する場合
のみに補助ドライバ１０２を動作させることが可能とな
るので、不必要な定常電流を削除することが可能とな
る。

【００４８】なお、図６では、クロックの周波数と同一
のデータレートでデータ信号を伝送する場合を示した
が、図７に示すように、クロック周波数の倍のレートで
データ信号を伝送することも可能である。

【００４９】すなわち、２系統のパスから入力されるデ
ータＤｉｎ１、Ｄｉｎ２をインターリーブしてクロック
の両エッヂに同期させて出力する場合には、データ保存
回路も２系統のパスを有するように構成し、データの取
り込み、呼び出しを交互に実行することによって、デー
タ比較回路におけるデータの比較をクロック半周期毎に
行うものとすれば、クロック周波数の倍のレートでデー
タ信号を伝送できる。

【００５０】図７（ｂ）を参照しながら図７（ａ）に示
すデータ伝送回路を説明する。同図において、５１１は
データ保存回路であり、データ保存回路５１１は２つの
データ保存ノードＢ、Ｃ（第２のデータ保持回路、第３
のデータ保持回路に相当）を有している。ノードＡに
は、クロックＣＬＫＴがハイの期間のデータＤｉｎ１
と、クロックＣＬＫＴがロウの期間のデータＤｉｎ２が
交互に伝送され、ノードＡの電位に応じて、メインドラ
イバ回路１０１が駆動される。

【００５１】ノードＢにはクロックＣＬＫＴがハイの期
間において、ノードＡに伝送されているデータＤｉｎ１
が取り込まれ、このデータが、クロックＣＬＫＴがロウ
の期間に保存されると同時に、ノードＢの反転電位がノ
ードＤに転送される。同様に、ノードＣにはクロックＣ
ＬＫＴがロウの期間の期間において、ノードＡに伝送さ
れているデータＤｉｎ２が取り込まれ、このデータが、
クロックＣＬＫＴがハイの期間に保存されると同時に、
ノードの反転電位がノードＤに転送される。

【００５２】つまり、ノードＤには、クロックＣＬＫＴ
がロウの期間において、前回クロックＣＬＫＴがハイで
あったときのノードＡの電位が現れ、クロックＣＬＫＴ
がハイの期間において、前回クロックＣＬＫＴがロウで
あったときのノードＡの電位が現れることとなる。

【００５３】このように、クロック半周期毎に、半周期
前のデータがノードＤには現れているので、ノードＡの
電位とノードＤの電位を比較することで、データの遷移
が起こったか否かを判定できる。

【００５４】したがって、これまでと同様に、データの
遷移が起こった場合にのみ補助ドライバを動作させるこ
とが可能となり、高速動作と不必要な定常電流を削除の
両立が可能となる。

【００５５】（実施の形態４）図８は本発明の第３の実
施の形態を示したものである。図中１０１はメインドラ
イバ回路、３は伝送線路、６０１は特定の期間にメイン
ドライバ１０１の駆動能力を高めるためのオーバードラ
イブ回路（電源電位ＶＤＤと電源電位より高い第１の電
位ＶＰＰ、或いは接地電位ＶＳＳと接地電位より低い第
２の電位ＶＢＢを切り替える電位切り替え手段に相
当）、６０４、６０５は電位検知回路である。

【００５６】電位検知回路６０４、６０５の動作は、実
施の形態１で説明した電位検知回路１０４、１０５と同
様である。ただし、電位検知回路６０４は伝送線路の電
位が基準電位Ｖｒｅｆｈより高い場合には、接地電位よ
り低いＶＢＢを出力し、電位検知回路６０５は伝送線路
の電位が基準電位Ｖｒｅｆｌより低い場合には、電源電
位より高いＶＰＰを出力する。

【００５７】したがって、／Ｄｉｎがロウからハイに遷
移する場合には、遷移開始時の伝送線路３の電位がロウ
であるので、電位検知回路６０４の出力ノードＮ３はハ
イになっており、メインドライバ１０１を構成するＰＭ
ＯＳのゲートと接続されるノードＮ１の電位は接地電位
以下のＶＢＢになり、メインドライバ１０１を構成する
ＰＭＯＳの駆動能力にオーバードライブがかかり、伝送
線路３の電位変化が速められる。

【００５８】伝送線路３の電位がＶｒｅｆｌより高くな
ると、電位検知回路６０５は出力ノードＮ４にロウを出
力し、さらに、伝送線路３の電位がＶｒｅｆｈより高く
なると、ノードＮ３にはＶＢＢが出力される。したがっ
て、ノードＮ１の電位は接地電位ＶＳＳまで上昇し、メ
インドライバ１０１を構成するＰＭＯＳの駆動能力が低
くなり、不必要な定常電流が削減される。

【００５９】この後、／Ｄｉｎがロウに遷移するまでは
この状態が保たれる。この際、ノードＮ４の電位レベル
は上述のようにロウであるから、／Ｄｉｎがロウに遷移
すると、メインドライバ１０１を構成するＮＭＯＳのゲ
ートと接続されるノードＮ２の電位は、電源電圧より高
いＶＰＰとなり、メインドライバ１０１を構成するＮＭ
ＯＳの駆動能力にオーバードライブがかかり、伝送線路
３の電位変化が速められる。

【００６０】伝送線路３の電位がＶｒｅｆｌより低くな
ると、電位検知回路６０５は出力ノードＮ４にＶＰＰを
出力するため、ノードＮ２の電位は電源電位ＶＤＤまで
降下し、メインドライバ１０１を構成するＮＭＯＳの駆
動能力が低くなり、不必要な定常電流が削減される。

【００６１】なお、電位検知回路６０４、６０５が電源
電位、或いは接地電位を越える電圧を出力する理由は、
オーバードライブ回路６０１において余計なリーク電流
を発生させないためであり、リーク電流が十分に小さけ
れば、電位検知回路６０４、６０５の出力レベルが電源
電位、接地電位を越える必要はない。

【００６２】

【発明の効果】本発明によって、データ遷移時と保持時
のドライバ回路の駆動能力を切り替えることが可能とな
る。したがって、終端型伝送路を駆動するドライバ回路
において、データ遷移時のドライバ回路の駆動能力を高
くし、データ保持時のドライバ回路の駆動能力を低くす
ることで、データ遷移速度の高速化とデータ保持時の低
消費電力化を両立することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるデ−タ出力回路を
含むシステム構成図

【図２】図１のデ−タ出力回路の適用例を示す図

【図３】（ａ）本発明の実施の形態２によるデ−タ出力
回路の回路図（ｂ）タイマ−回路２０１の一回路図（ｃ）本実施の形態によるデ−タ出力回路の動作波形図

【図４】本発明の実施の形態２によるデ−タ出力回路の
変形例を示す回路図

【図５】本発明の実施の形態３によるデ−タ出力回路の
概念を示す回路図

【図６】（ａ）本発明の実施の形態３によるデ−タ出力
回路の回路図（ｂ）本実施の形態によるデ−タ出力回路の動作波形図

【図７】（ａ）本発明の実施の形態３によるデ−タ出力
回路の変形例を示す回路図（ｂ）本実施の形態によるデ−タ出力回路の変形例の動
作波形図

【図８】本発明の実施の形態４によるデ−タ出力回路の
回路図

【図９】従来技術によるデ−タ出力回路を含むシステム
構成図

【符号の説明】

１送信チップ２受信チップ３伝送線路４終端抵抗１００データ出力回路ブロック１０１メインドライバ回路１０２補助ドライバ回路１０３データ比較回路１０４，１０５，６０４，６０５電位検知回路２０１タイマー回路２０２反転遅延回路５０１，５１１データ保存回路５０３，５０４プリチャージ回路５０５，５０６トランスファゲート５０７データ保持回路６０１オーバードライブ回路

Claims

【特許請求の範囲】

【請求項１】入力データに応じて伝送線路を駆動する
伝送線路駆動手段と、前記入力データの遷移、或いは前
記伝送線路駆動手段の出力データの遷移を検知するデー
タ遷移検知手段を備え、前記データ遷移検知手段がデー
タの遷移を検知してから所定の期間、前記伝送線路駆動
手段の駆動能力が高められることを特徴とするデータ出
力回路。
【請求項２】前記伝送線路駆動手段は、出力ノードが
共に前記伝送線路に接続された第１のドライバ回路と第
２のドライバ回路を備え、前記第２のドライバ回路がデ
ータの遷移時のみに動作し、データ確定期間は前記第１
のドライバ回路のみでデータ論理を保持することを特徴
とする請求項１記載のデータ出力回路。
【請求項３】前記第２のドライバ回路が前記データ遷
移検知手段によって制御され、前記伝送線路の電位が第
１の所定電位以上になることによって前記第２のドライ
バ回路がロウデータを出力することが可能となり、出力
データの電位が第２の所定電位以下になることによって
前記第２のドライバ回路がハイデータを出力することが
可能となることを特徴とする請求項２記載のデータ出力
回路。
【請求項４】タイマー回路を備え、前記タイマー回路
は、入力データの遷移が起こってから所定の時間を設定
し、前記第２のドライバ回路は前記タイマー回路が設定
した時間の間、活性化されることを特徴とする請求項２
記載のデータ出力回路。
【請求項５】データ受信側の受信状況に応じて、前記
タイマー回路によって設定される、入力データの遷移か
らの所定の時間を調整することを特徴とする請求項４記
載のデータ出力回路。
【請求項６】前記データ遷移検知手段は、クロックに
同期してデータを取り込む第１のデータ保持回路と、前
記データ保持回路に保持された前周期のデータと現周期
のデータを比較する第１のデータ比較回路を備え、前周
期のデータと現周期のデータの論理が異なる場合のみ、
前記第２のドライバ回路が活性化されることを特徴とす
る請求項２記載のデータ出力回路。
【請求項７】クロックに同期してデータを取り込む第
２のデータ保持回路と、前記第２のデータ保持回路とは
半周期異なるタイミングでデータを取り込む第３のデー
タ保持回路と、第２のデータ比較回路を備え、前記第２のデータ保持回路にデータを取り込む期間に、
前記第３のデータ保持回路に保持されているデータと前
記第２のデータ保持回路に取り込まれるデータを前記第
２のデータ比較回路で比較し、データが異なる場合の
み、前記第２のドライバ回路を活性化し、前記第３のデータ保持回路にデータを取り込む期間に、
前記第２のデータ保持回路に保持されているデータと前
記第３のデータ保持回路に取り込まれるデータを前記第
２のデータ比較回路で比較し、データが異なる場合の
み、前記第２のドライバ回路を活性化することを特徴と
する請求項２記載のデータ出力回路。
【請求項８】電源電位と電源電位より高い第１の電
位、或いは接地電位と接地電位より低い第２の電位を切
り替える電位切り替え手段をさらに備え、前記入力デー
タの遷移が起こってから所定の期間は、前記伝送線路駆
動手段が前記第１の電位、或いは第２の電位で制御され
ることを特徴とする請求項１記載のデータ出力回路。