JPH09162719A

JPH09162719A - 出力バッファ

Info

Publication number: JPH09162719A
Application number: JP7345521A
Authority: JP
Inventors: Kaoru Abe; 薫阿部; Shinichi Nakano; 伸一中野; Toshihiko Shimizu; 利彦清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-12-08
Filing date: 1995-12-08
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】伝送線出力の遷移レベルを検知することで、
伝送路負荷状態により変化する遷移特性に対して、サポ
ートバッファ群を動作させるタイミングを自律的に制御
し、伝送線の出力レベルを速やかに遷移させるととも
に、出力波形の歪みを減少させ、伝送線における反射の
影響に打ち勝つ出力バッファの実現を目的とする。【解決手段】定常的に出力しているメインバッファ１
０１とそれに並列に接続された複数のサポートバッファ
群１０２を持ち、実際の伝送線出力をサポートバッファ
コントロール機構１０３へフィードバックさせて出力レ
ベルの遷移状態を検知しながら、そのコントロール機構
１０３がサポートバッファ群１０２をよりきめ細かに制
御することで、伝送線出力の遷移を速やかに実現するも
のである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の出力バッフ
ァを有し、その出力バッファの制御を実際の出力信号線
をセンスして行う方式に係わり、特に反射などのノイズ
を容易に抑えた半導体集積回路として構成することがで
きる遅延回路に関するものである。

【０００２】

【従来の技術】一般の半導体集積回路においては、半導
体集積回路内部と外部端子の間にインタフェースの役割
を果たす出力バッファや入力バッファが置かれることが
多く、特に出力バッファは外部の大容量負荷を駆動しな
ければならない場合もあり、大きな駆動能力を持つこと
が多い。駆動能力は大きいほど高速で動かすことができ
る反面、あまり駆動能力が大きいと動作時に流れる電流
も大きくなるため、影響を及ぼすノイズの発生や出力波
形における過大なオーバーシュートやアンダーシュート
の発生で、誤動作の原因となる場合がある。このため、
従来は駆動能力の異なる出力バッファ回路を多数用意
し、用途、接続される負荷容量、動作速度に合わせて最
適なものを選択し使用していた。

【０００３】図１５は特開平５−２３３５３９号公報に
示されたバスドライバを図示したものである。複数の回
路系１，２が接続される共通バス３を駆動するバスドラ
イバにおいて、出力バッファ４の「Ｈ」駆動素子、
「Ｌ」駆動素子により、共通バス３を「Ｈ」又は「Ｌ」
の態様に駆動する際に、レベル検出手段５の検出結果に
応じて駆動制御回路６により、共通バス３の信号レベル
が「Ｈ」のとき「Ｈ」駆動素子の駆動能力を抑制し、
「Ｌ」のとき「Ｌ」駆動素子の駆動能力を抑制するよう
に構成したものである。

【０００４】図１５に示す回路系１に設けたバスドライ
バは、共通バス３を「Ｈ」又は「Ｌ」の態様に駆動する
出力バッファ４と、共通バス３の信号レベルを検出する
レベル検出手段５と、このレベル検出手段５の検出結果
に応じて共通バス３の信号レベルが「Ｈ」になると出力
バッファ４の「Ｈ」状態の駆動能力を抑制し、共通バス
３の信号レベルが「Ｌ」になると、出力バッファ４の
「Ｌ」状態の駆動能力を抑制する駆動制御回路６と、入
力バッファとしてのインバータ６ａとを有している。

【０００５】出力バッファ４は、Ｐチャネルの「Ｈ」駆
動素子としてのトランジスタ（ＦＥＴ）７，８及びＮチ
ャネルの「Ｌ」駆動素子としてのトランジスタ（ＦＥ
Ｔ）９，１０を具備し、特にトランジスタ７，９はトラ
ンジスタ８，１０に比較し、各々駆動能力が大きいもの
を用いている。レベル検出手段５は、共通バス３に接続
したシュミットインバータ１１と、このシュミットイン
バータ１１に直列接続した第１のインバータ１２とを具
備している。シュミットインバータ１１は、電源電圧を
５Ｖとすると、２.５Ｖを中心としてヒステリシス３Ｖ
程度の特性を持つものを用いている。出力信号ライン１
３は、回路系１内より共通バス３へ信号を送る信号ライ
ンであり、また、図１５中、１４は出力イネーブル端子
であり、「Ｌ」アクティブとなっている。

【０００６】駆動制御回路６は、一対のＮＡＮＤゲート
１５，１６と、一対のＮＯＲゲート１７，１８を具備
し、一対のＮＡＮＤゲート１５，１６には出力イネーブ
ル端子１４から第２のインバータ１９を介してイネーブ
ル信号が送られる。また、一対のＮＯＲゲート１７，１
８には、出力イネーブル端子１４から直接イネーブル信
号が送られる。シュミットインバータ１１による検出信
号は、ＮＡＮＤゲート１６及びＮＯＲゲート１７に送ら
れる。また、シュミットインバータ１１による検出信号
を反転する第１のインバータ１２の出力信号は、ＮＡＮ
Ｄゲート１５及びＮＯＲゲート１８に送られる。さら
に、出力信号ライン１３からの信号は、ＮＡＮＤゲート
１５，１６、ＮＯＲゲート１７，１８に各々送られる。

【０００７】一方、ＮＡＮＤゲート１５の出力側には、
「Ｈ」駆動素子としてのトランジスタ８のゲートが接続
され、ＮＡＮＤゲート１６の出力側には、「Ｈ」駆動素
子としてのトランジスタ７のゲートが接続されている。
また、ＮＯＲゲート１７の出力側には、「Ｌ」駆動素子
としてのトランジスタ９のゲートが接続され、ＮＯＲゲ
ート１８の出力側には、「Ｌ」素子としてのトランジス
タ１０のゲートが接続されている。尚、図１５中、１９
ａは、回路系１内の信号線である。

【０００８】次に、上記のように構成した回路系１，２
の動作を、回路系１から回路系２へ信号を転送する場合
を例にとって説明する。尚、以下において回路動作は正
論理であるものとする。初期状態として、共通バス３の
信号レベルは「Ｌ」の状態となっており、回路系１から
「Ｈ」レベルの信号を出力するものとする。また、初期
状態では、出力イネーブル端子１４が「Ｈ」状態となっ
ており、全てのトランジスタはＯＦＦ状態となってい
る。

【０００９】共通バス３が「Ｌ」レベルのときは、シュ
ミットインバータ１１の検出信号は「Ｈ」となり、この
とき、第１のインバータ１２の出力信号は「Ｌ」とな
る。この状態において、出力イネーブル端子１４が
「Ｌ」となり、出力信号ライン１３が「Ｈ」となると、
ＮＡＮＤゲート１６に接続したトランジスタ７がＯＮ
し、このトランジスタ７は駆動能力が大きいので、急速
に共通バス３を「Ｌ」から「Ｈ」に引き上げる。共通バ
ス３の信号レベルが４Ｖ以上になると、シュミットイン
バータ１１の出力が「Ｌ」となって、駆動能力の大きな
トランジスタ７がＯＦＦし、代わりに駆動能力の小さい
Ｐチャネルのトランジスタ８がＯＮする。すなわち、共
通バス３の信号レベルが４Ｖ以上になると、本バスドラ
イバは駆動能力の大きなトランジスタ７から駆動能力の
小さなトランジスタ８に切り換えるように動作する。

【００１０】また、共通バス３の信号レベルが「Ｈ」と
なっており、回路系１から「Ｌ」レベルの信号を出力す
る場合は、まず同様に駆動能力の大きなトランジスタ９
がＯＮして共通バス３の信号レベルを急速に「Ｈ」から
「Ｌ」に引き下げる。共通バス３の信号レベルが１Ｖ以
下になると、シュミットインバータ１１の出力が「Ｈ」
となって、駆動能力の大きなトランジスタ９がＯＦＦ
し、代わりに駆動能力の小さいＰチャネルのトランジス
タ１０がＯＮする。すなわち、共通バス３の信号レベル
が１Ｖ以下になると、本バスドライバは駆動能力の大き
なトランジスタ９から駆動能力の小さなトランジスタ１
０に切り換えるように動作する。

【００１１】従って、先ず上述のようにして回路系１か
ら回路系２に出力信号レベルが「Ｈ」のデータ転送が行
われ、次のステップとして、回路系２から回路系１にデ
ータの転送が行われ、出力信号レベルが「Ｌ」となる場
合、回路系２内の図示しないバスドライバは、回路系１
と同様な回路構成であるため、駆動能力の大きなＮチャ
ネルのトランジスタにより、共通バス３の信号レベルを
急速に「Ｌ」に下げようとする。

【００１２】この切り換わりの動作の瞬間、回路系１の
出力バッファ４もイネーブルになっていると、図示しな
い電源側より回路系１のＰチャネルのトランジスタ８か
ら共通バス３を介し、回路系２の出力用のＮチャネルの
トランジスタを通りグランドへ貫通電力が流れる恐れが
あるが、回路系１のＰチャネルのトランジスタ８を駆動
能力が小さいものを使用することで貫通電流を微小に
し、ラッチアップが起きるような過電流を防止する。

【００１３】図１６は特開平５−６７９６１号公報に示
された出力バッファ回路を図示したものである。これに
よれば出力最終段のトランジスタを複数並列に接続し、
制御信号によって出力最終段のトランジスタの一部をＯ
ＦＦ状態にし、出力駆動能力を変えることができるよう
にしたものである。図において、２０は入力端子、２１
は出力端子、２２，２３は制御入力端子、２４は電源、
２５はＧＮＤ、２６，２７，２８はＰチャネル型ＭＯＳ
トランジスタ、２９，３０，３１はＮチャネル型ＭＯＳ
トランジスタ、３２，３３，３４はインバータ、３５，
３６はＮＡＮＤゲート、３７，３８はＮＯＲゲートであ
る。

【００１４】いま、制御信号入力端子２２に「Ｈ」レベ
ルが入力されているとするとＮＯＲゲート３７の出力は
「Ｌ」レベルでＮＡＮＤゲート３５の出力は「Ｈ」レベ
ルである。従って、Ｐチャネル型ＭＯＳトランジスタ２
６及びＮチャネル型ＭＯＳトランジスタ２９はＯＦＦ状
態である。一方出力トランジスタ２７，３０はインバー
タ３３によって入力端子２０の反転信号が入力されてい
るので、制御信号入力端子２２の状態に関わらず常に動
作する。

【００１５】逆に、制御信号入力端子２２に「Ｌ」レベ
ルが入力されていると出力トランジスタ２６，２９には
入力信号２０の反転信号が入力されるため出力トランジ
スタ２６と２７は同時に動作し、出力トランジスタ２９
と３０を同時に動作させ、制御信号入力端子２２に
「Ｈ」レベルが入力されていた時と比べて、より大きな
出力駆動能力を得る。また、制御入力端子２本を用いて
細かく駆動能力を制御することができる。

【００１６】図１７は特開平２−１３９９５７号公報に
示された半導体集積回路を図示したものである。これに
よれば入力信号が入力される入力端子と、この入力端子
に接続された入力バッファと、この入力バッファの出力
端に接続され相互に直列に接続されたｎ段の遅延回路
と、制御信号が入力される制御端子と、前記遅延回路の
出力を１段又は複数段毎に取り出して得たｍ個の信号が
入力されるとともに、前記制御端子から制御信号が入力
され、この制御信号により前記ｍ個の信号のうち１つを
選択して出力するセレクタを有し、このセレクタの出力
を内部回路に入力させるようにしたものである。

【００１７】図において、入力端子３９は入力バッファ
４０の入力に接続され、入力バッファ４０の出力は遅延
回路４１，４２，４３，４４，４５，４６はこの順に直
接接続されており、遅延回路４１の入力端、遅延回路４
６の出力端、遅延回路４２と遅延回路４３との接続部、
及び遅延回路４４と遅延回路４５との接続部は、それぞ
れセレクタ４７の４個の入力端に個別に接続されてい
る。従って、入力バッフア４０の出力及び２段毎の遅延
回路４２，４４，４６の出力がそれぞれセレクタ４７の
各入力端に入力される。制御端子４８及び４９からの制
御信号はデコーダ５０に入力されてデコードされ、さら
にセレクタ４７に制御信号として入力される。

【００１８】一方、入力端子５１は入力バッファ５２の
入力に接続され、入力バッファ５２の出力は遅延回路５
３に接続されている。遅延回路５３，５４，５５，５
６，５７，５８はこの順に直列に接続されており、入力
バッファ５２の出力と遅延回路５４，５６，５８の出力
がそれぞれセレクタ５９の４個の入力端に個別的に入力
されている。制御端子６０及び６１からの制御信号はデ
コーダ６２によりデコードされた後、セレクタ５９に入
力される。セレクタ４７の出力は内部回路としての遅延
型（Ｄ）フリップフロップ（以下、Ｄ−Ｆ／Ｆという）
６３のデータ端子に入力され、セレクタ５９の出力はＤ
−Ｆ／Ｆ６３のクロック端子に入力される。

【００１９】この様に構成された半導体集積回路におい
ては、入力バッファ４０を介してセレクタ４７に入力す
る。また、入力バッファ４０の出力は遅延回路４１にも
入力されており、遅延回路４１，４２により遅延した入
力信号、遅延回路４１，４２，４３，４４により遅延し
た入力信号、及び遅延回路４１，４２，４３，４４，４
５，４６により遅延した入力信号もセレクタ４７に入力
する。結局、セレクタ４７に入力する入力信号は、入力
バッファ４０から直接入力したものも含めて４種の遅延
時間を持ったデータである。制御端子４８，４９からの
制御信号はデコーダ５０を介してセレクタ４７の制御端
に入力され、セレクタ４７はこの制御信号に基づいてそ
の入力端に入力した４種の遅延時間を持ったデータの内
の１つを選択して出力する。

【００２０】同様に入力端子５１の入力信号は入力バッ
ファ５２及び遅延回路５３，５４，５５，５６，５７，
５８を介してセレクタ５９に４種の遅延時間を持った信
号として入力する。制御端子６０，６１からの制御信号
はデコーダ６２を介してセレクタ５９の制御端に入力さ
れ、セレクタ５９はこの制御信号により制御されて、そ
の入力端に入力した４種の遅延時間を持ったデータの内
の１つを選択し、出力する。セレクタ４７，５９の出力
はＤ−Ｆ／Ｆ６３のそれぞれデータ端子及びクロック端
子に入力される。

【００２１】入力端子５１に入力する信号に対して、入
力端子３９に入力する信号のセットアップタイムが十分
な時間でない場合は、セレクタ５９に入力する遅延量が
異なる４つのデータの内、遅延量が大きいデータを選ん
でセレクタ５９から出力させる。これによって、Ｄ−Ｆ
／Ｆ６３のクロックとデータのセットアップタイムを十
分な時間にすることができる。一方、入力端子５１の信
号に対する入力端子３９の信号のホールドタイムが十分
でない場合は、セレクタ４７が選択するデータを遅延量
が大きいデータにすることにより、Ｄ−Ｆ／Ｆ６３のク
ロックとデータのホールドタイムを十分な時間にするこ
とができる。

【００２２】図１８は特開平５−２３５６９５号公報に
示された可変遅延回路を図示したものである。これによ
れば入力信号をある遅延時間だけ保持した後出力する可
変遅延回路であって、入力に入力信号を受けるバッファ
回路と、一方の入力に該入力信号を受け他方の入力に遅
延時間制御信号を受ける複数の排他的論理和回路の出力
とを結合する複数のコンデンサを備え、各排他的論理和
回路に印加される遅延時間制御信号は、各々独立して
「Ｈ」レベル又は「Ｌ」レベルに遷移させることができ
るようにしたものである。

【００２３】図１８において、この可変遅延回路はバッ
ファ６４と複数の排他的論理和回路Ｘ₁〜Ｘ_nとコンデン
サＣ₁〜Ｃ_nとから主に構成されている。ここで、バッフ
ァ回路６４の入力と各排他的論理和回路Ｘ₁〜Ｘ_nの一方
の入力とは、この回路に対する入力信号６５を共通に受
けている。一方、各排他的論理和回路Ｘ₁〜Ｘ_nの他方の
入力は、各々独立して「Ｈ」レベル又は「Ｌ」レベルに
遷移する遅延時間制御信号Ａ₁〜Ａ_nを受けている。ま
た、排他的論理和回路Ｘ₁〜Ｘ_nの出力は、コンデンサＣ
₁〜Ｃ_nを介してバッファ回路６４の出力に接続されてい
る。

【００２４】上述のように構成された可変遅延回路にお
いて、一方の入力に「Ｈ」レベルの遅延時間制御信号を
受けた排他的論理和回路は、他方の入力に受ける入力信
号に対してインバータとして動作する。一方、バッファ
回路６４は、入力信号と同相の信号を出力するので、
「Ｈ」レベルの遅延時間制御信号Ａ₁〜Ａ_nを受けた排他
的論理和回路Ｘ₁〜Ｘ_nに接続されたコンデンサＣ₁〜Ｃ_n
の両端は、互いに逆相になり電位差が生じる。従って、
バッファ回路６４の出力信号は、このコンデンサＣ₁〜
Ｃ_nの充電時間に相当する時間だけ遅れて伝播される。

【００２５】一方、一方の入力に「Ｌ」レベルの遅延時
間制御信号Ａ₁〜Ａ_nを受けた排他的論理和回路Ｘ₁〜Ｘ_n
は、他方の入力に受ける入力信号と同相の信号を出力す
る。従って、この排他的論理和回路Ｘ₁〜Ｘ_nに接続され
たコンデンサＣ₁〜Ｃ_nの両端は互いに同相となり、バッ
ファ回路６４の出力信号に対して影響を与えない。

【００２６】以上のように構成された可変遅延回路に対
しては、適切な遅延時間制御信号により所望の遅延時間
を実現することができる。また、これらの処理に際して
バッファ回路６４の駆動電力は変化しないので、論理振
幅が変化することもない。

【００２７】図１９は特開昭６１−２１２１１６号公報
に示された半導体集積回路を図示したものである。複数
の論理状態を設定し得るモードレジスタと、このモード
レジスタの出力信号により出力バッファ回路の出力線と
集積回路の基準電位との間に電流供給能力の異なる一つ
以上のトランジスタを選択接続する手段を備えたもの
で、モードレジスタの論理状態を変えることにより外部
負荷に供給する出力電流のレベルを自由に設定すること
ができるようにしたものである。

【００２８】出力バッファ回路は、タイミング信号６６
で出力データ６７を記憶するフリップフロップ６８と、
フリップフロップ６８の出力６９とタイミング信号６６
の論理和をとるＮＡＮＤゲート７０と、出力端子７１
と、高レベル負荷駆動用Ｐチャネルトランジスタ７２
と、低レベル出力電流供給用Ｎチャネルトランジスタ７
３と、高レベル出力電流供給用Ｐチャネルトランジスタ
７４，７５と、命令レジスタ７６の出力をデコードし、
出力７７，７８，７９のいずれか１本を「Ｈ」にする命
令デコーダ８０と、命令デコーダ８０の出力７７が
「Ｈ」のとき、出力８４が「Ｈ」になり、命令デコーダ
８０の出力７８が「Ｈ」のとき出力８３が「Ｈ」になる
モードレジスタ８１と、命令デコーダ８０の出力７９が
「Ｈ」になると、出力８５が「Ｈ」になるモードレジス
タ８２と、フリップフロップ６８の出力８６と、モード
レジスタ８１の出力８３、モードレジスタ８２の出力８
５の論理和をとり、Ｐチャネルトランジスタ７４のＯＮ
／ＯＦＦを制御するＯＲゲート８７と、フリップフロッ
プ６８の出力８６、モードレジスタ８１の出力８４、モ
ードレジスタ８２の出力８５の論理和をとり、Ｐチャネ
ルトランジスタ７５のＯＮ／ＯＦＦを制御するＯＲゲー
ト８８からなる。

【００２９】次に動作を説明する。タイミング信号６６
が「Ｈ」で出力データ６７がフリップフロップ６８に入
力する。出力データ６７が「Ｈ」の場合、フリップフロ
ップ６８の出力６９が「Ｈ」でＮＡＮＤゲート７０の出
力が「Ｌ」になりトランジスタ７２がＯＮし、外部負荷
を一時的に駆動する。タイミング信号６６が「Ｌ」とな
った後もフリップフロップ６８の出力８６は「Ｌ」を出
力するが、命令レジスタ７６の命令によって、予め設定
されたモードレジスタ８１，８２の出力値により出力端
子７１は以下に述べる３種類の高レベル出力電流供給能
力をとり得る。

【００３０】(1) 命令デコーダ出力７７が選択されて
「Ｈ」が出力され、モードレジスタ８１の出力８４のみ
が「Ｈ」であった状態では、制御ゲート８７は「Ｌ」
を、制御ゲート８８は「Ｈ」をそれぞれ出力するので、
Ｐチャネル型トランジスタ７４がＯＮ、Ｐチャネル型ト
ランジスタ７５がＯＦＦし、出力端子７１に接続された
外部負荷に対してはＰチャネル型トランジスタ７４から
高レベル出力電流が供給される。

【００３１】(2) 命令デコーダ出力７８が選択されて
「Ｈ」が出力され、モードレジスタ８１の出力８３のみ
が「Ｈ」であった状態では、制御ゲート８７は「Ｈ」
を、制御ゲート８８は「Ｌ」をそれぞれ出力するので、
Ｐチャネルトランジスタ７４がＯＦＦ、Ｐチャネルトラ
ンジスタ７５がＯＮし、外部負荷に対しては、Ｐチャネ
ルトランジスタ７５から高レベル出力電流が供給され
る。

【００３２】(3) 命令デコーダ出力７９が選択されて
「Ｈ」が出力され、モードレジスタ出力８５が「Ｈ」で
あった状態では、制御ゲート８７及び８８は「Ｈ」を出
力するので、Ｐチャネルトランジスタ７４及び７５はＯ
ＦＦし、外部負荷に対し高レベル出力電流は供給されな
い。出力データ６７が「Ｌ」の場合は、フリップフロッ
プ６８の出力８６が「Ｈ」で、トランジスタ７３がＯＮ
し、出力端子７１に接続された外部負荷に対し、低レベ
ル出力電流が供給されるが、この時、制御ゲート８７及
び８８の出力は「Ｈ」で、トランジスタ７４及び７５は
ＯＦＦしている。

【００３３】

【発明が解決しようとする課題】従来の出力バッファは
以上のように構成されているので、以下に示す問題点が
あった。図１５で示す従来技術では、共通バスからのフ
ィードバック信号を用いて、駆動能力の大きいトランジ
スタで構成されたバッファと駆動能力の小さいトランジ
スタで構成されたサブバッファの双方を遅延させている
ため、共通バスの負荷条件によっては、所望のセットア
ップ時間、ホールド時間を保証できず不具合を生じる可
能性がある。

【００３４】また、図１６で示す従来技術では、出力端
子の負荷状況をフィードバックすることができず、ま
た、遅延時間を制御するため２本の制御入力端子へ外部
から信号を与えているため外付け回路が必要であった
り、制御が複雑になるという問題点がある。

【００３５】更に、図１７で示す従来技術でも図１６の
場合と同様に、出力端子の負荷状況をフィードバックす
ることができず、バッファの駆動能力を変化させるため
に入力端子へ制御信号を与える必要があり、制御の複雑
さと外付け回路が発生するという問題点がある。

【００３６】また、図１８，図１９で示す従来技術で
も、図１６，１７の場合と同様に、出力端子の負荷状況
をフィードバックすることができず、遅延時間制御をい
くつかの信号線で制御する必要があり、制御の複雑さと
外付け回路が発生するという問題点がある。

【００３７】この発明は上記のような問題点を解消する
ためになされたものであり、伝送線出力の遷移レベルを
検知することで、メインバッファと並列に接続されたサ
ポートバッファ群を動作させるタイミングを自律的に制
御し、伝送線の出力レベルを速やかに遷移させるととも
に、出力波形の歪みを減少させ、伝送線における反射の
影響に打ち勝つバッファの実現を目的とする。

【００３８】

【課題を解決するための手段】この発明の請求項１又は
請求項２に係る出力バッファは、定常的に出力している
メインバッファとそれに並列に接続された複数のサポー
トバッファ群を持ち、それらのメインバッファおよびサ
ポートバッファが出力している実際の伝送線出力をサポ
ートバッファ群のコントロール機能に対してフィードバ
ックさせて、そのコントロール機能の出力をサポートバ
ッファ群に入力させている。即ち、サポートバッファコ
ントロール機構は伝送線出力の細かなレベル遷移を直接
検知でき、サポートバッファをレベル遷移状態に合わせ
て、反射による影響を抑えるように制御し、伝送線出力
のレベル遷移を滑らかに制御する働きをする。

【００３９】この発明の請求項３に係る出力バッファ
は、定常的にドライブする小電流出力のメインバッファ
と並列に接続する小電流サポートバッファを複数設けた
ものである。

【００４０】この発明の請求項４に係る出力バッファ
は、複数個設けられたサポートバッファのドライブ特性
をそれぞれ異なるようにしたものである。

【００４１】この発明の請求項５に係る出力バッファ
は、インバータチェイン群により遅延させた信号をサポ
ートバッファに入力させたものである。

【００４２】この発明の請求項６に係る出力バッファ
は、インバータチェイン群により遅延される信号をセレ
クタ機構により選択させたものである。

【００４３】

【発明の実施の形態】

実施の形態１．以下、この発明の一実施形態を図につい
て説明する。図１は本発明の出力バッファを構成したブ
ロック図である。図において、１０１はメインバッフ
ァ、１０２はメインバッファと並列に接続したサポート
バッファ、１０３はサポートバッファを制御するサポー
トバッファコントロール機構、１０４ａ，１０４ｂはメ
インバッファ１０１及びサポートバッファコントロール
機構１０３への入力信号群で、前者がＬ有意信号、後者
がＨ有意信号であり、１０５は本出力バッファの出力信
号でメインバッファ１０１とサポートバッファ１０２と
を接続している。１０６ａ，１０６ｂはサポートバッフ
ァコントロール機構１０３とサポートバッファ１０２と
を接続している信号であり、メインバッファ入力信号１
０４ａ，１０４ｂに対応している。

【００４４】また、図２は図１でのメインバッファ１０
１、サポートバッファ１０２、サポートバッファコント
ロール機構１０３それぞれの内部を示したものであり、
１０７はメインバッファ内Ｈ側トランジスタで、電源１
０８と出力１０５との間に位置し、１０９はメインバッ
ファ内Ｌ側トランジスタで、接地１１０と出力１０５と
の間に位置し、１１１はサポートバッファ内Ｈ側トラン
ジスタで、電源１０８と出力１０５との間に位置し、１
１２はサポートバッファ内Ｌ側トランジスタで、接地１
１０と出力１０５との間に位置している。１１３はサポ
ートバッファコントロール機構１０３内のＯＲ素子で、
入力１０４ａと出力１０５とを入力端子として接続して
おり、その出力信号１１４ａはディレイ素子１１５へ入
力され、１１６はサポートバッファコントロール機構１
０３内のＡＮＤ素子で、入力１０４ｂと出力１０５とを
入力端子として接続しており、その出力信号１１４ｂは
ディレイ素子１１７へ入力されている。図３は図１のバ
ッファ回路において、出力１０５が「Ｌ」から「Ｈ」へ
遷移する場合のタイミングを例として挙げたものであ
る。

【００４５】次に動作について説明する。先ず出力１０
５が「Ｌ」から「Ｈ」へ遷移する場合を考える。まず、
出力１０５が「Ｌ」の定常状態では、入力１０４ａと入
力１０４ｂは共に「Ｈ」であり、トランジスタ１０９の
みがＯＮして、トランジスタ１０７、トランジスタ１１
１、トランジスタ１１２はＯＦＦであり、サポートバッ
ファ１０２の出力は「Ｚ」相当である。ここで、入力１
０４ａと入力１０４ｂが共に「Ｌ」に遷移すると、トラ
ンジスタ１０７がＯＮとなり、出力１０５が「Ｈ」へ遷
移し始める。また、ＯＲ素子１１３の入力は双方とも
「Ｌ」であるため、トランジスタ１１１をＯＮさせる。
次に、ＯＲ素子１１３の入力のうち出力１０５をセンス
している端子について、レベルが「Ｌ」と認識されるス
レシホールド範囲の時間を超過すると、ＯＲ素子１１３
の出力は再び「Ｈ」となり、ディレイ１１５による遅延
の後トランジスタ１１１を再度ＯＦＦさせる。この間、
トランジスタ１０９はＯＮからＯＦＦに遷移するが、Ａ
ＮＤ素子１１６の出力は「Ｌ」のままであるため、トラ
ンジスタ１１２はＯＦＦのままであり、出力１０５には
影響を及ぼさない。

【００４６】またこの動作において、図２の構成の場
合、トランジスタ１１１がＯＦＦとなるタイミングで伝
送路の状態によっては電圧レベルが下がることがある
が、これを回避する上でディレイ１１５を設ける。ディ
レイ１１５によってバッファ全体の特性にややヒステリ
シスを与え、トランジスタ１１１のドライブを十分に働
かせることでレベル的に安定な動作を得ることができ
る。これらの動作タイミングを図４に示す。

【００４７】出力１０５が「Ｈ」から「Ｌ」へ遷移する
場合は、出力１０５が「Ｌ」から「Ｈ」へ遷移する場合
と相対である。まず、出力１０５が「Ｈ」の定常状態で
は、入力１０４ａと入力１０４ｂは共に「Ｌ」であり、
トランジスタ１０７のみがＯＮして、トランジスタ１０
９、トランジスタ１１１、トランジスタ１１２はＯＦＦ
であり、サポートバッファ１０２の出力は「Ｚ」相当で
ある。ここで入力１０４ａと入力１０４ｂが共に「Ｈ」
に遷移すると、トランジスタ１０９がＯＮとなり出力１
０５が「Ｌ」へ遷移し始める。また、ＡＮＤ素子１１６
の入力は双方とも「Ｈ」であるため、トランジスタ１１
２をＯＮさせる。次に、ＡＮＤ素子１１６の入力のうち
出力１０５をセンスしている端子について、レベルが
「Ｈ」と認識されるスレシホールド範囲の時間を超過す
ると、ＡＮＤ素子１１６の出力は再び「Ｌ」となり、デ
ィレイ１１７による遅延の後トランジスタ１１２を再度
ＯＦＦさせる。この間、トランジスタ１０７はＯＮから
ＯＦＦに遷移するが、ＯＲ素子１１３の出力は「Ｈ」の
ままであるため、トランジスタ１１１はＯＦＦのままで
あり、出力１０５には影響を及ぼさない。

【００４８】またこの動作において、図２の構成の場
合、トランジスタ１１２がＯＦＦとなるタイミングをデ
ィレイ１１７を設けることによって、バッファ全体の特
性にややヒステリシスを与え、トランジスタ１１２のド
ライブを十分に働かせることでレベル的に安定な動作を
与える。これらの動作タイミングを図５に示す。

【００４９】出力１０５が「Ｚ」から「Ｈ」へ遷移する
場合を考える。まず、出力１０５が「Ｚ」の定常状態で
は、入力１０４ａは「Ｈ」で入力１０４ｂは「Ｌ」であ
り、トランジスタ１０７、トランジスタ１０９、トラン
ジスタ１１１、トランジスタ１１２は全てＯＦＦであ
り、メインバッファ１０１の出力とサポートバッファ１
０２の出力は共に「Ｚ」である。ここで、入力１０４ａ
が「Ｌ」に遷移すると、トランジスタ１０７がＯＮとな
り、出力１０５が次第に「Ｈ」へ遷移し始める。入力１
０４ａを「Ｌ」にしたことでＯＲ素子１１３の出力は
「Ｌ」に遷移し、ディレイ１１５の遅延を通してトラン
ジスタ１１１をＯＮさせる。次に、ＯＲ素子１１３の入
力のうち出力１０５をセンスしている端子について、一
端レベルが「Ｈ」と認識されると、ＯＲ素子１１３の出
力は再び「Ｈ」となり、ディレイ１１５による遅延の
後、トランジスタ１１１を再度ＯＦＦさせる。この間、
入力１０４ｂは「Ｌ」固定であるため、ＡＮＤ素子１１
６の出力は「Ｌ」のままであり、トランジスタ１１２は
ＯＦＦのままで、出力１０５には影響を及ぼさない。こ
れらの動作タイミングを図６に示す。

【００５０】出力１０５が「Ｚ」から「Ｌ」へ遷移する
場合、出力１０５が「Ｚ」の定常状態では、入力１０４
ａは「Ｈ」で、入力１０４ｂは「Ｌ」であり、トランジ
スタ１０７、トランジスタ１０９、トランジスタ１１
１、トランジスタ１１２は全てＯＦＦであり、メインバ
ッファ１０１の出力とサポートバッファ１０２の出力は
共に「Ｚ」である。ここで、入力１０４ｂが「Ｈ」に遷
移すると、トランジスタ１０９がＯＮとなり、出力１０
５が次第に「Ｌ」へ遷移し始める。入力１０４ｂを
「Ｈ」にしたことでＡＮＤ素子１１６の出力は「Ｈ」に
遷移し、ディレイ１１７の遅延を通してトランジスタ１
１２をＯＮさせる。次に、ＡＮＤ素子１１６の入力のう
ち出力１０５をセンスしている端子について、一旦レベ
ルが「Ｌ」と認識されると、ＡＮＤ素子１１６の出力は
再び「Ｌ」となり、ディレイ１１７による遅延の後トラ
ンジスタ１１２を再度ＯＦＦさせる。この間、入力１０
４ａは「Ｈ」固定であるため、ＯＲ素子１１３の出力は
「Ｈ」のままであり、トランジスタ１１１はＯＦＦのま
まで、出力１０５には影響を及ぼさない。これらの動作
タイミングを図７に示す。

【００５１】出力１０５が「Ｈ」から「Ｚ」へ遷移する
場合を考える。まず、出力１０５が「Ｈ」の定常状態で
は、入力１０４ａ、入力１０４ｂは共に「Ｌ」であり、
トランジスタ１０７のみがＯＮで、トランジスタ１０
９、トランジスタ１１１、トランジスタ１１２はＯＦＦ
であり、メインバッファ１０１は「Ｈ」を出力し、サポ
ートバッファ１０２の出力は「Ｚ」である。この状態か
ら、入力１０４ａが「Ｈ」に遷移すると、トランジスタ
１０７がＯＦＦとなり、出力１０５が次第に「Ｚ」へ遷
移し始める。入力１０４ａを「Ｈ」にしたことで直ちに
ＯＲ素子１１３はネゲートされ、その出力は「Ｈ」のま
まで、トランジスタ１１１もＯＦＦのままである。従っ
て、ＯＲ素子１１３の入力のうち出力１０５をセンスし
ている端子がいかなるレベルをセンスしようとも、ＯＲ
素子１１３の出力は「Ｈ」のままであり、トランジスタ
１１１はＯＮされることはなく、メインバッファ１０１
とサポートバッファ１０２との間で、バスファイトは起
こらず、速やかに出力１０５は「Ｌ」へ遷移する。ま
た、この間、入力１０４ｂは「Ｌ」のままであるため、
トランジスタ１０９、トランジスタ１１２はＯＦＦされ
たままである。これらの動作タイミングを図８に示す。

【００５２】出力１０５が「Ｌ」から「Ｚ」へ遷移する
場合は、出力１０５が「Ｌ」の定常状態では、入力１０
４ａ、入力１０４ｂは共に「Ｈ」であり、トランジスタ
１０９のみがＯＮで、トランジスタ１０７、トランジス
タ１１１、トランジスタ１１２はＯＦＦであり、メイン
バッファ１０１は「Ｌ」を出力し、サポートバッファ１
０２の出力は「Ｚ」である。この状態から、入力１０４
ｂが「Ｌ」に遷移すると、トランジスタ１０９がＯＦＦ
となり、出力１０５が次第に「Ｚ」へ遷移し始める。入
力１０４ｂを「Ｌ」にしたことで直ちにＡＮＤ素子１１
６はネゲートされ、その出力は「Ｌ」のままで、トラン
ジスタ１１２もＯＦＦのままである。従って、ＡＮＤ素
子１１６の入力のうち出力１０５をセンスしている端子
がいかなるレベルをセンスしようとも、ＡＮＤ素子１１
６の出力は「Ｌ」のままであり、トランジスタ１１２は
ＯＮされることはなく、メインバッファ１０１とサポー
トバッファ１０２との間で、バスファイトは起こらず、
速やかに出力１０５は「Ｚ」へ遷移する。また、この
間、入力１０４ａは「Ｈ」のままであるため、トランジ
スタ１０７、トランジスタ１１１はＯＦＦされたままで
ある。これらの動作タイミングを図８に示す。

【００５３】以上より、実施の形態１によれば、伝送線
出力の出力レベルが「Ｈ」、「Ｌ」、「Ｚ」の様々なパ
ターンの遷移状態において、出力信号の反射の影響に打
ち勝つ特性を持つバッファを容易に得ることができるの
は明らかである。

【００５４】実施の形態２．この発明の実施の形態２を
図１０において説明する。図１０は本発明の出力バッフ
ァを構成したブロック図であり、１０２−１〜１０２−
Ｙはメインバッファ１０１と並列に接続したサポートバ
ッファ群、１０３−１〜１０３−Ｙはサポートバッファ
１０２−１〜１０２−Ｙを制御するサポートバッファコ
ントロール機構群である。図１１はこのバッファ回路に
おいて、出力１０５が「Ｌ」から「Ｈ」へ遷移する場合
のタイミングを例として挙げたものである。

【００５５】次に動作について説明する。実施の形態１
で説明した動作と同様に、メインバッファ１０１が出力
している出力１０５をサポートバッファコントロール機
構１０３−ｌがセンスし、ディレイ出力１０６ａ，１０
６ｂを出力してサポートバッファ１０２−１を動作させ
る。続いて、サポートバッファコントロール機構１０３
−２は出力１０５をセンスし、サポートバッファコント
ロール機構１０３−１とは少しずれたタイミングで、サ
ポートバッファ１０２−２を制御する。こうして複数の
サポートバッファコントロール機構１０３−１〜１０３
−Ｙが各々出力１０５をセンスして、それぞれに対応し
たサポートバッファ群１０２−１〜１０２−Ｙをずれた
タイミングで制御し、出力１０５における反射の影響を
抑える機能が綿密に分割されて働き、波形歪みを減少さ
せてなめらかに遷移させる。

【００５６】以上より、実施の形態２によれば、伝送線
出力のレベル遷移時のタイミングの検出が容易であり、
しかも綿密に分割して行なわれるため、伝送線出力の負
荷状態により変化する遷移特性にも適応可能な回路を得
ることができる。

【００５７】実施の形態３．この発明の実施の形態３を
図１２において説明する。図１２は本発明の出力バッフ
ァを構成したブロック図であり、１０２ａ−１〜１０２
ａ−Ｙはメインバッファ１０１と並列に接続したドライ
ブ特性のそれぞれ異なるサポートバッファ群である。

【００５８】次に動作について説明する。実施の形態２
で説明した動作と同様に、メインバッファ１０１が出力
している出力１０５をサポートバッファコントロール機
構１０３−１がセンスし、ディレイ出力１０６ａ，１０
６ｂを出力してサポートバッファ１０２ａ−１を動作さ
せる。続いて、サポートバッファコントロール機構１０
３−２は出力１０５をセンスし、サポートバッファコン
トロール機構１０３−１とは少しずらしたタイミング
で、サポートバッファ１０２ａ−２を制御する。こうし
て複数のサポートバッファコントロール機構１０３−１
〜１０３−Ｙが各々出力１０５をセンスして、それぞれ
に対応したサポートバッファ群１０２ａ−１〜１０２ａ
−Ｙを適宜ずらしたタイミングで制御し、出力１０５に
おける反射の影響を抑える機能が綿密に分割されて働
き、波形歪みを減少させ、出力信号波形をなめらかに遷
移させる。

【００５９】以上より、一出力信号に対してサポートバ
ッファの数が複数になったこと、更に、そのサポートバ
ッファをそれぞれ異なるドライブ特性を持つものにする
ことで、駆動能力の大きいメインバッファに比べ小駆動
能力のサポートバッファでタイミング制御をよりきめ細
かく制御でき、伝送線の反射の影響に対し充分に対応で
きる。

【００６０】実施の形態４．図１３は実施の形態４によ
る出力バッファを構成した詳細回路図例であり、サポー
トバッファが一個のみである場合を代表として示す。図
において、１１８ａ，１１８ｂは遅延回路を生成するた
めのインバータチェイン群であり、ＯＲ素子１１３とＡ
ＮＤ素子１１６のそれぞれの出力信号１１４ａ，１１４
ｂは、例えばインバータチェイン群１１８ａとインバー
タチェイン群１１８ｂに入力されている。そして信号１
０６ａと信号１０６ｂはそれぞれインバータチェイン群
１１８ａ，１１８ｂとサポートバッファ１０２とを接続
しており、それぞれ信号線１１４ａ，１１４ｂに対応し
ている。インバータチェイン群１１８ａ，１１８ｂは、
１１８ａ−１〜１１８ａ−ｎや１１８ｂ−１〜１１８ｂ
−ｎなど多数のインバータチェイン素子の対を組み合わ
せて構成されており、これらインバータチェイン群１１
８ａ，１０８ｂは予めマスタに多数段埋め込んでおく。

【００６１】次に動作について説明する。実施の形態１
で説明した動作と同様に、メインバッファ１０１が出力
している出力１０５をサポートバッファコントロール機
構群１０３の内部のＯＲ素子１１３やＡＮＤ素子１１６
がセンスし、それぞれ信号線１１４ａ，１１４ｂはイン
バータチェイン群１１８ａ，１１８ｂに入力されてい
る。そのインバータチェイン群１１８ａ，１１８ｂ内の
インバータチェイン素子の対１１８ａ−１〜１１８ａ−
ｎ，１１８ｂ−１〜１１８ｂ−ｎから適当な遅延時間分
を出力でき、サポートバッファ群１０２への入力信号１
０６ａ，１０６ｂと接続する。このサポートバッファ群
１０２を適宜時間をずらしたタイミングで制御すること
で、出力１０５における反射の影響を抑える機能を綿密
に分割して働くようにする。ここで、インバータチェイ
ン群１１８ａ，１１８ｂ内のインバータチェイン素子の
対１１８ａ−１〜１１８ａ−ｎ，１１８ｂ−１〜１１８
ｂ−ｎは、予めマスタに多数段埋め込んだものであり、
それぞれインバータチェイン群の遅延時間の選択をスラ
イス工程にて実施する。

【００６２】以上により、本発明によれば、一出力信号
に対し複数のサポートバッファを用い、メインバッファ
と組み合わせることにより、各遷移レベルに合わせてよ
りきめ細かな制御ができ、反射の影響による波形歪みを
抑える。更に、サポートバッファ制御のタイミングを生
成するインバータチェインによる遅延時間を、予めマス
タに埋め込んでいた多数段インバータチェインから選択
することが容易である。

【００６３】実施の形態５．図１４は実施の形態５によ
る出力バッファを構成した詳細回路図例であり、サポー
トバッファが一個のみである場合を代表として示す。図
において、１１９ａ，１１９ｂはセレクタ機構で、サポ
ートバッファコントロール機構群１０３内のＯＲ素子１
１３やＡＮＤ素子１１６の出力１１４ａ，１１４ｂと、
インバータチェイン群１１８ａ，１１８ｂの各インバー
タチェイン素子の対と、外部からの入力信号線１１９ａ
−１〜１１９ａ−ｎと、サポートバッファ群１０２への
入力信号１０６ａ，１０６ｂとがそれぞれ接続されてい
る。信号線１１９ａ−１〜１１９ａ−ｎの入力パターン
により自由にインバータチェイン群１１８ａ，１１８ｂ
との接続を行い設定された通りの遅延時間に対するイン
バータチェイン素子対を用いて、サポートバッファ群１
０２への出力信号１０６ａ，１０６ｂを制御し、サポー
トバッファ群１０２を動作させる。そして信号１０６
ａ，１０６ｂはそれぞれ信号線１１４ａ，１１４ｂに対
応している。また、インバータチェイン群１１８ａ，１
１８ｂは実施の形態４と同様に１１８ａ−１〜１１８ａ
−ｎや１１８ｂ−１〜１１８ｂ−ｎなど多数のインバー
タチェイン素子の対を組み合わせて構成されており、こ
れらインバータチェイン群１１８ａ，１１８ｂは予めマ
スタに多数段埋め込んでおく。

【００６４】次に動作について説明する。実施の形態１
で説明した動作と同様に、メインバッファ１０１が出力
している出力１０５をサポートバッファコントロール機
構群１０３の内部のＯＲ素子１１３やＡＮＤ素子１１６
がセンスし、それぞれの信号線１１４ａ，１１４ｂがセ
レクタ機構１１９ａ，１１９ｂに入力されており、外部
からの入力信号１１９ａ−１〜１１９ａ−ｎ及び１１９
ｂ−１〜１１９ｂ−ｎと組み合わせて、インバータチェ
イン群１１８ａ，１１８ｂへ信号が出力される。例え
ば、外部信号１１９ａ−１のみを有意にさせた場合、サ
ポートバッファコントロール機構群１０３内ＯＲ素子１
１３の出力１１４ａ信号とサポートバッファ群１０２へ
の入力信号１０６ａとの間に、インバータチェインを二
つ挟んだ分の遅延を生成するという機能がセレクタ機構
１１９ａの働きである。ここで、インバータチェイン群
１１８ａ，１１８ｂのインバータチェイン素子の対１１
９ａ−１〜１１９ａ−ｎ及び１１９ｂ−１〜１１９ｂ−
ｎやセレクタ機構１１９ａ，１１９ｂは、予めマスタに
多数段埋め込んだものである。

【００６５】以上により、本発明によれば、一出力信号
に対し複数のサポートバッファを用い、メインバッファ
と組み合わせることにより、各遷移レベルに合わせてよ
りきめ細かな制御ができ、反射の影響による波形歪みを
抑えると共に、サポートバッファ制御のタイミングを生
成するインバータチェインによる遅延時間を、予めマス
タに埋め込んでいた多数段インバータチェインとセレク
タを用いて外部から選択することが容易である。

【００６６】

【発明の効果】以上のようにこの発明の請求項１又は請
求項２によれば、メインバッファが定常的に出力してい
る伝送線出力をフィードバックさせることで、メインバ
ッファに対し並列に接続している複数のサポートバッフ
ァのサポートバッファコントロール機構が絶えずセンス
しており、伝送線出力の細かなレベル遷移状態を直接検
知でき、サポートバッファコントロール機構はサポート
バッファをレベル遷移状態に合わせて、反射による影響
を抑えるよう制御し、伝送線出力のレベル遷移をなめら
かに行なえるとともに、伝送路の負荷状態により変化す
る遷移特性に対して、自律的及びダイナミックに適応す
ることが可能となる効果がある。

【００６７】この発明の請求項３によれば、一つの伝送
線出力のレベル遷移時のタイミングの検出を、複数のサ
ポートバッファで綿密に分割して行うため、伝送線出力
特性の制御をきめ細かく実現でき、かつ、負荷状態によ
り変化する遷移特性にも充分適応可能な回路を得ること
ができる。

【００６８】この発明の請求項４によれば、一つの出力
信号に対してサポートバッファを複数個設けただけでな
く、更にそのサポートバッファのドライブ特性をそれぞ
れ異なるようにしたので、駆動能力の大きいメインバッ
ファに比べ小駆動能力のサポートバッファでタイミング
制御を、よりきめ細かく制御でき、伝送線の反射の影響
に対し充分に対応し、なめらかな出力波形のバッファを
得ることができる。

【００６９】この発明の請求項５によれば、出力バッフ
ァ回路を構成する上で、遅延回路として使用しているイ
ンバータチェインを、マスタに予め多数段埋め込んでお
り、それらから必要な分だけを選択することが容易であ
るため、各出力信号のドライブ特性を決定する時期を、
設計工程では遅い時期であるマスタスライス工程の直前
まで引き延ばすことができ、設計工程に余裕が得られる
効果がある。

【００７０】この発明の請求項６によれば、出力バッフ
ァ回路を構成する上で、遅延回路として使用しているイ
ンバータチェインと、そのインバータチェインを自由に
選択できるセレクタとを予めマスタに埋め込んでおり、
出力伝送線の遷移レベルに合わせて、一つの出力信号に
対し複数のサポートバッファをよりきめ細かな制御がで
きるよう、セレクタへ外部から信号線を与えることが可
能な構成にしている。従って、半導体集積回路の完成後
にシステムに合わせて最適な特性に変更することが可能
で、本集積回路のプロセスのばらつきをシステム検証フ
ェーズにおいて救済することができ、高信頼、高機能、
高性能の集積回路の実現を可能とする効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１による出力バッファ
方式を示すブロック構成図である。

【図２】この発明の実施の形態１による出力バッファ
方式の詳細回路図である。

【図３】この発明の実施の形態１による出力バッファ
方式のタイミング例を示す図である。

【図４】この発明の実施の形態１による出力バッファ
方式における出力が「Ｌ」から「Ｈ」へ遷移するタイミ
ングを示す図である。

【図５】この発明の実施の形態１による出力バッファ
方式における出力が「Ｈ」から「Ｌ」へ遷移するタイミ
ングを示す図である。

【図６】この発明の実施の形態１による出力バッファ
方式における出力が「Ｚ」から「Ｈ」へ遷移するタイミ
ングを示す図である。

【図７】この発明の実施の形態１による出力バッファ
方式における出力が「Ｚ」から「Ｌ」へ遷移するタイミ
ングを示す図である。

【図８】この発明の実施の形態１による出力バッファ
方式における出力が「Ｈ」から「Ｚ」へ遷移するタイミ
ングを示す図である。

【図９】この発明の実施の形態１による出力バッファ
方式における出力が「Ｌ」から「Ｚ」へ遷移するタイミ
ングを示す図である。

【図１０】この発明の実施の形態２による出力バッフ
ァ方式を示すブロック構成図である。

【図１１】この発明の実施の形態２による出力バッフ
ァ方式における出力が「Ｌ」から「Ｈ」へ遷移するタイ
ミングを示す図である。

【図１２】この発明の実施の形態３による出力バッフ
ァ方式を示すブロック構成図である。

【図１３】この発明の実施の形態４による出力バッフ
ァ方式の詳細回路図である。

【図１４】この発明の実施の形態５による出力バッフ
ァ方式の詳細回路図である。

【図１５】従来のバスドライバを含む回路系の回路図
である。

【図１６】従来の出力バッファ回路図である。

【図１７】従来の半導体集積回路図である。

【図１８】従来の可変遅延回路図である。

【図１９】従来の半導体集積回路図である。

【符号の説明】

１０１メインバッファ、１０２サポートバッファ、
１０３サポートバッファコントロール群、１１５デ
ィレイ素子、１１８ａ，１１８ｂインバータチェイン
群、１１９ａ，１１９ｂセレクタ機構。

Claims

【特許請求の範囲】

【請求項１】定常的にドライブする小電流出力のメイ
ンバッファと、それと並列に接続した小電流出力のサポ
ートバッファと、それら二つのバッファ群が出力する出
力伝送線と、上記出力伝送線のレベルにセンスして、当
該伝送線のレベル遷移時にのみ上記サポートバッファを
動作させるサポートバッファコントロール群を備え、上
記伝送線出力のレベル遷移を制御することを特徴とする
出力バッファ。
【請求項２】定常的にドライブする小電流出力のメイ
ンバッファと、それと並列に接続した小電流出力のサポ
ートバッファと、それら二つのバッファ群が出力する出
力伝送線と、上記メインバッファの出力を入力しかつこ
の信号を所定時間遅延させたものを上記サポートバッフ
ァに入力させ、上記サポートバッファの出力を制御する
サポートバッファコントロール群とを備えたことを特徴
とする出力バッファ。
【請求項３】定常的にドライブする小電流出力のメイ
ンバッファと並列に接続する小電流出力サポートバッフ
ァを複数設けたことを特徴とする請求項１又は請求項２
記載の出力バッファ。
【請求項４】サポートバッファのドライブ特性をそれ
ぞれ異なるようにしたことを特徴とする請求項３記載の
出力バッファ。
【請求項５】インバータチェイン群により遅延させた
信号をサポートバッファに入力させたことを特徴とする
請求項１から請求項４のいずれか１項に記載の出力バッ
ファ。
【請求項６】インバータチェイン群により遅延させる
信号をセレクタ機構により選択させたことを特徴とする
請求項５記載の出力バッファ。