JPH09162719A - 出力バッファ - Google Patents
出力バッファInfo
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- JPH09162719A JPH09162719A JP7345521A JP34552195A JPH09162719A JP H09162719 A JPH09162719 A JP H09162719A JP 7345521 A JP7345521 A JP 7345521A JP 34552195 A JP34552195 A JP 34552195A JP H09162719 A JPH09162719 A JP H09162719A
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Abstract
(57)【要約】
【課題】 伝送線出力の遷移レベルを検知することで、
伝送路負荷状態により変化する遷移特性に対して、サポ
ートバッファ群を動作させるタイミングを自律的に制御
し、伝送線の出力レベルを速やかに遷移させるととも
に、出力波形の歪みを減少させ、伝送線における反射の
影響に打ち勝つ出力バッファの実現を目的とする。 【解決手段】 定常的に出力しているメインバッファ1
01とそれに並列に接続された複数のサポートバッファ
群102を持ち、実際の伝送線出力をサポートバッファ
コントロール機構103へフィードバックさせて出力レ
ベルの遷移状態を検知しながら、そのコントロール機構
103がサポートバッファ群102をよりきめ細かに制
御することで、伝送線出力の遷移を速やかに実現するも
のである。
伝送路負荷状態により変化する遷移特性に対して、サポ
ートバッファ群を動作させるタイミングを自律的に制御
し、伝送線の出力レベルを速やかに遷移させるととも
に、出力波形の歪みを減少させ、伝送線における反射の
影響に打ち勝つ出力バッファの実現を目的とする。 【解決手段】 定常的に出力しているメインバッファ1
01とそれに並列に接続された複数のサポートバッファ
群102を持ち、実際の伝送線出力をサポートバッファ
コントロール機構103へフィードバックさせて出力レ
ベルの遷移状態を検知しながら、そのコントロール機構
103がサポートバッファ群102をよりきめ細かに制
御することで、伝送線出力の遷移を速やかに実現するも
のである。
Description
【0001】
【発明の属する技術分野】本発明は、複数の出力バッフ
ァを有し、その出力バッファの制御を実際の出力信号線
をセンスして行う方式に係わり、特に反射などのノイズ
を容易に抑えた半導体集積回路として構成することがで
きる遅延回路に関するものである。
ァを有し、その出力バッファの制御を実際の出力信号線
をセンスして行う方式に係わり、特に反射などのノイズ
を容易に抑えた半導体集積回路として構成することがで
きる遅延回路に関するものである。
【0002】
【従来の技術】一般の半導体集積回路においては、半導
体集積回路内部と外部端子の間にインタフェースの役割
を果たす出力バッファや入力バッファが置かれることが
多く、特に出力バッファは外部の大容量負荷を駆動しな
ければならない場合もあり、大きな駆動能力を持つこと
が多い。駆動能力は大きいほど高速で動かすことができ
る反面、あまり駆動能力が大きいと動作時に流れる電流
も大きくなるため、影響を及ぼすノイズの発生や出力波
形における過大なオーバーシュートやアンダーシュート
の発生で、誤動作の原因となる場合がある。このため、
従来は駆動能力の異なる出力バッファ回路を多数用意
し、用途、接続される負荷容量、動作速度に合わせて最
適なものを選択し使用していた。
体集積回路内部と外部端子の間にインタフェースの役割
を果たす出力バッファや入力バッファが置かれることが
多く、特に出力バッファは外部の大容量負荷を駆動しな
ければならない場合もあり、大きな駆動能力を持つこと
が多い。駆動能力は大きいほど高速で動かすことができ
る反面、あまり駆動能力が大きいと動作時に流れる電流
も大きくなるため、影響を及ぼすノイズの発生や出力波
形における過大なオーバーシュートやアンダーシュート
の発生で、誤動作の原因となる場合がある。このため、
従来は駆動能力の異なる出力バッファ回路を多数用意
し、用途、接続される負荷容量、動作速度に合わせて最
適なものを選択し使用していた。
【0003】図15は特開平5−233539号公報に
示されたバスドライバを図示したものである。複数の回
路系1,2が接続される共通バス3を駆動するバスドラ
イバにおいて、出力バッファ4の「H」駆動素子、
「L」駆動素子により、共通バス3を「H」又は「L」
の態様に駆動する際に、レベル検出手段5の検出結果に
応じて駆動制御回路6により、共通バス3の信号レベル
が「H」のとき「H」駆動素子の駆動能力を抑制し、
「L」のとき「L」駆動素子の駆動能力を抑制するよう
に構成したものである。
示されたバスドライバを図示したものである。複数の回
路系1,2が接続される共通バス3を駆動するバスドラ
イバにおいて、出力バッファ4の「H」駆動素子、
「L」駆動素子により、共通バス3を「H」又は「L」
の態様に駆動する際に、レベル検出手段5の検出結果に
応じて駆動制御回路6により、共通バス3の信号レベル
が「H」のとき「H」駆動素子の駆動能力を抑制し、
「L」のとき「L」駆動素子の駆動能力を抑制するよう
に構成したものである。
【0004】図15に示す回路系1に設けたバスドライ
バは、共通バス3を「H」又は「L」の態様に駆動する
出力バッファ4と、共通バス3の信号レベルを検出する
レベル検出手段5と、このレベル検出手段5の検出結果
に応じて共通バス3の信号レベルが「H」になると出力
バッファ4の「H」状態の駆動能力を抑制し、共通バス
3の信号レベルが「L」になると、出力バッファ4の
「L」状態の駆動能力を抑制する駆動制御回路6と、入
力バッファとしてのインバータ6aとを有している。
バは、共通バス3を「H」又は「L」の態様に駆動する
出力バッファ4と、共通バス3の信号レベルを検出する
レベル検出手段5と、このレベル検出手段5の検出結果
に応じて共通バス3の信号レベルが「H」になると出力
バッファ4の「H」状態の駆動能力を抑制し、共通バス
3の信号レベルが「L」になると、出力バッファ4の
「L」状態の駆動能力を抑制する駆動制御回路6と、入
力バッファとしてのインバータ6aとを有している。
【0005】出力バッファ4は、Pチャネルの「H」駆
動素子としてのトランジスタ(FET)7,8及びNチ
ャネルの「L」駆動素子としてのトランジスタ(FE
T)9,10を具備し、特にトランジスタ7,9はトラ
ンジスタ8,10に比較し、各々駆動能力が大きいもの
を用いている。レベル検出手段5は、共通バス3に接続
したシュミットインバータ11と、このシュミットイン
バータ11に直列接続した第1のインバータ12とを具
備している。シュミットインバータ11は、電源電圧を
5Vとすると、2.5Vを中心としてヒステリシス3V
程度の特性を持つものを用いている。出力信号ライン1
3は、回路系1内より共通バス3へ信号を送る信号ライ
ンであり、また、図15中、14は出力イネーブル端子
であり、「L」アクティブとなっている。
動素子としてのトランジスタ(FET)7,8及びNチ
ャネルの「L」駆動素子としてのトランジスタ(FE
T)9,10を具備し、特にトランジスタ7,9はトラ
ンジスタ8,10に比較し、各々駆動能力が大きいもの
を用いている。レベル検出手段5は、共通バス3に接続
したシュミットインバータ11と、このシュミットイン
バータ11に直列接続した第1のインバータ12とを具
備している。シュミットインバータ11は、電源電圧を
5Vとすると、2.5Vを中心としてヒステリシス3V
程度の特性を持つものを用いている。出力信号ライン1
3は、回路系1内より共通バス3へ信号を送る信号ライ
ンであり、また、図15中、14は出力イネーブル端子
であり、「L」アクティブとなっている。
【0006】駆動制御回路6は、一対のNANDゲート
15,16と、一対のNORゲート17,18を具備
し、一対のNANDゲート15,16には出力イネーブ
ル端子14から第2のインバータ19を介してイネーブ
ル信号が送られる。また、一対のNORゲート17,1
8には、出力イネーブル端子14から直接イネーブル信
号が送られる。シュミットインバータ11による検出信
号は、NANDゲート16及びNORゲート17に送ら
れる。また、シュミットインバータ11による検出信号
を反転する第1のインバータ12の出力信号は、NAN
Dゲート15及びNORゲート18に送られる。さら
に、出力信号ライン13からの信号は、NANDゲート
15,16、NORゲート17,18に各々送られる。
15,16と、一対のNORゲート17,18を具備
し、一対のNANDゲート15,16には出力イネーブ
ル端子14から第2のインバータ19を介してイネーブ
ル信号が送られる。また、一対のNORゲート17,1
8には、出力イネーブル端子14から直接イネーブル信
号が送られる。シュミットインバータ11による検出信
号は、NANDゲート16及びNORゲート17に送ら
れる。また、シュミットインバータ11による検出信号
を反転する第1のインバータ12の出力信号は、NAN
Dゲート15及びNORゲート18に送られる。さら
に、出力信号ライン13からの信号は、NANDゲート
15,16、NORゲート17,18に各々送られる。
【0007】一方、NANDゲート15の出力側には、
「H」駆動素子としてのトランジスタ8のゲートが接続
され、NANDゲート16の出力側には、「H」駆動素
子としてのトランジスタ7のゲートが接続されている。
また、NORゲート17の出力側には、「L」駆動素子
としてのトランジスタ9のゲートが接続され、NORゲ
ート18の出力側には、「L」素子としてのトランジス
タ10のゲートが接続されている。尚、図15中、19
aは、回路系1内の信号線である。
「H」駆動素子としてのトランジスタ8のゲートが接続
され、NANDゲート16の出力側には、「H」駆動素
子としてのトランジスタ7のゲートが接続されている。
また、NORゲート17の出力側には、「L」駆動素子
としてのトランジスタ9のゲートが接続され、NORゲ
ート18の出力側には、「L」素子としてのトランジス
タ10のゲートが接続されている。尚、図15中、19
aは、回路系1内の信号線である。
【0008】次に、上記のように構成した回路系1,2
の動作を、回路系1から回路系2へ信号を転送する場合
を例にとって説明する。尚、以下において回路動作は正
論理であるものとする。初期状態として、共通バス3の
信号レベルは「L」の状態となっており、回路系1から
「H」レベルの信号を出力するものとする。また、初期
状態では、出力イネーブル端子14が「H」状態となっ
ており、全てのトランジスタはOFF状態となってい
る。
の動作を、回路系1から回路系2へ信号を転送する場合
を例にとって説明する。尚、以下において回路動作は正
論理であるものとする。初期状態として、共通バス3の
信号レベルは「L」の状態となっており、回路系1から
「H」レベルの信号を出力するものとする。また、初期
状態では、出力イネーブル端子14が「H」状態となっ
ており、全てのトランジスタはOFF状態となってい
る。
【0009】共通バス3が「L」レベルのときは、シュ
ミットインバータ11の検出信号は「H」となり、この
とき、第1のインバータ12の出力信号は「L」とな
る。この状態において、出力イネーブル端子14が
「L」となり、出力信号ライン13が「H」となると、
NANDゲート16に接続したトランジスタ7がON
し、このトランジスタ7は駆動能力が大きいので、急速
に共通バス3を「L」から「H」に引き上げる。共通バ
ス3の信号レベルが4V以上になると、シュミットイン
バータ11の出力が「L」となって、駆動能力の大きな
トランジスタ7がOFFし、代わりに駆動能力の小さい
Pチャネルのトランジスタ8がONする。すなわち、共
通バス3の信号レベルが4V以上になると、本バスドラ
イバは駆動能力の大きなトランジスタ7から駆動能力の
小さなトランジスタ8に切り換えるように動作する。
ミットインバータ11の検出信号は「H」となり、この
とき、第1のインバータ12の出力信号は「L」とな
る。この状態において、出力イネーブル端子14が
「L」となり、出力信号ライン13が「H」となると、
NANDゲート16に接続したトランジスタ7がON
し、このトランジスタ7は駆動能力が大きいので、急速
に共通バス3を「L」から「H」に引き上げる。共通バ
ス3の信号レベルが4V以上になると、シュミットイン
バータ11の出力が「L」となって、駆動能力の大きな
トランジスタ7がOFFし、代わりに駆動能力の小さい
Pチャネルのトランジスタ8がONする。すなわち、共
通バス3の信号レベルが4V以上になると、本バスドラ
イバは駆動能力の大きなトランジスタ7から駆動能力の
小さなトランジスタ8に切り換えるように動作する。
【0010】また、共通バス3の信号レベルが「H」と
なっており、回路系1から「L」レベルの信号を出力す
る場合は、まず同様に駆動能力の大きなトランジスタ9
がONして共通バス3の信号レベルを急速に「H」から
「L」に引き下げる。共通バス3の信号レベルが1V以
下になると、シュミットインバータ11の出力が「H」
となって、駆動能力の大きなトランジスタ9がOFF
し、代わりに駆動能力の小さいPチャネルのトランジス
タ10がONする。すなわち、共通バス3の信号レベル
が1V以下になると、本バスドライバは駆動能力の大き
なトランジスタ9から駆動能力の小さなトランジスタ1
0に切り換えるように動作する。
なっており、回路系1から「L」レベルの信号を出力す
る場合は、まず同様に駆動能力の大きなトランジスタ9
がONして共通バス3の信号レベルを急速に「H」から
「L」に引き下げる。共通バス3の信号レベルが1V以
下になると、シュミットインバータ11の出力が「H」
となって、駆動能力の大きなトランジスタ9がOFF
し、代わりに駆動能力の小さいPチャネルのトランジス
タ10がONする。すなわち、共通バス3の信号レベル
が1V以下になると、本バスドライバは駆動能力の大き
なトランジスタ9から駆動能力の小さなトランジスタ1
0に切り換えるように動作する。
【0011】従って、先ず上述のようにして回路系1か
ら回路系2に出力信号レベルが「H」のデータ転送が行
われ、次のステップとして、回路系2から回路系1にデ
ータの転送が行われ、出力信号レベルが「L」となる場
合、回路系2内の図示しないバスドライバは、回路系1
と同様な回路構成であるため、駆動能力の大きなNチャ
ネルのトランジスタにより、共通バス3の信号レベルを
急速に「L」に下げようとする。
ら回路系2に出力信号レベルが「H」のデータ転送が行
われ、次のステップとして、回路系2から回路系1にデ
ータの転送が行われ、出力信号レベルが「L」となる場
合、回路系2内の図示しないバスドライバは、回路系1
と同様な回路構成であるため、駆動能力の大きなNチャ
ネルのトランジスタにより、共通バス3の信号レベルを
急速に「L」に下げようとする。
【0012】この切り換わりの動作の瞬間、回路系1の
出力バッファ4もイネーブルになっていると、図示しな
い電源側より回路系1のPチャネルのトランジスタ8か
ら共通バス3を介し、回路系2の出力用のNチャネルの
トランジスタを通りグランドへ貫通電力が流れる恐れが
あるが、回路系1のPチャネルのトランジスタ8を駆動
能力が小さいものを使用することで貫通電流を微小に
し、ラッチアップが起きるような過電流を防止する。
出力バッファ4もイネーブルになっていると、図示しな
い電源側より回路系1のPチャネルのトランジスタ8か
ら共通バス3を介し、回路系2の出力用のNチャネルの
トランジスタを通りグランドへ貫通電力が流れる恐れが
あるが、回路系1のPチャネルのトランジスタ8を駆動
能力が小さいものを使用することで貫通電流を微小に
し、ラッチアップが起きるような過電流を防止する。
【0013】図16は特開平5−67961号公報に示
された出力バッファ回路を図示したものである。これに
よれば出力最終段のトランジスタを複数並列に接続し、
制御信号によって出力最終段のトランジスタの一部をO
FF状態にし、出力駆動能力を変えることができるよう
にしたものである。図において、20は入力端子、21
は出力端子、22,23は制御入力端子、24は電源、
25はGND、26,27,28はPチャネル型MOS
トランジスタ、29,30,31はNチャネル型MOS
トランジスタ、32,33,34はインバータ、35,
36はNANDゲート、37,38はNORゲートであ
る。
された出力バッファ回路を図示したものである。これに
よれば出力最終段のトランジスタを複数並列に接続し、
制御信号によって出力最終段のトランジスタの一部をO
FF状態にし、出力駆動能力を変えることができるよう
にしたものである。図において、20は入力端子、21
は出力端子、22,23は制御入力端子、24は電源、
25はGND、26,27,28はPチャネル型MOS
トランジスタ、29,30,31はNチャネル型MOS
トランジスタ、32,33,34はインバータ、35,
36はNANDゲート、37,38はNORゲートであ
る。
【0014】いま、制御信号入力端子22に「H」レベ
ルが入力されているとするとNORゲート37の出力は
「L」レベルでNANDゲート35の出力は「H」レベ
ルである。従って、Pチャネル型MOSトランジスタ2
6及びNチャネル型MOSトランジスタ29はOFF状
態である。一方出力トランジスタ27,30はインバー
タ33によって入力端子20の反転信号が入力されてい
るので、制御信号入力端子22の状態に関わらず常に動
作する。
ルが入力されているとするとNORゲート37の出力は
「L」レベルでNANDゲート35の出力は「H」レベ
ルである。従って、Pチャネル型MOSトランジスタ2
6及びNチャネル型MOSトランジスタ29はOFF状
態である。一方出力トランジスタ27,30はインバー
タ33によって入力端子20の反転信号が入力されてい
るので、制御信号入力端子22の状態に関わらず常に動
作する。
【0015】逆に、制御信号入力端子22に「L」レベ
ルが入力されていると出力トランジスタ26,29には
入力信号20の反転信号が入力されるため出力トランジ
スタ26と27は同時に動作し、出力トランジスタ29
と30を同時に動作させ、制御信号入力端子22に
「H」レベルが入力されていた時と比べて、より大きな
出力駆動能力を得る。また、制御入力端子2本を用いて
細かく駆動能力を制御することができる。
ルが入力されていると出力トランジスタ26,29には
入力信号20の反転信号が入力されるため出力トランジ
スタ26と27は同時に動作し、出力トランジスタ29
と30を同時に動作させ、制御信号入力端子22に
「H」レベルが入力されていた時と比べて、より大きな
出力駆動能力を得る。また、制御入力端子2本を用いて
細かく駆動能力を制御することができる。
【0016】図17は特開平2−139957号公報に
示された半導体集積回路を図示したものである。これに
よれば入力信号が入力される入力端子と、この入力端子
に接続された入力バッファと、この入力バッファの出力
端に接続され相互に直列に接続されたn段の遅延回路
と、制御信号が入力される制御端子と、前記遅延回路の
出力を1段又は複数段毎に取り出して得たm個の信号が
入力されるとともに、前記制御端子から制御信号が入力
され、この制御信号により前記m個の信号のうち1つを
選択して出力するセレクタを有し、このセレクタの出力
を内部回路に入力させるようにしたものである。
示された半導体集積回路を図示したものである。これに
よれば入力信号が入力される入力端子と、この入力端子
に接続された入力バッファと、この入力バッファの出力
端に接続され相互に直列に接続されたn段の遅延回路
と、制御信号が入力される制御端子と、前記遅延回路の
出力を1段又は複数段毎に取り出して得たm個の信号が
入力されるとともに、前記制御端子から制御信号が入力
され、この制御信号により前記m個の信号のうち1つを
選択して出力するセレクタを有し、このセレクタの出力
を内部回路に入力させるようにしたものである。
【0017】図において、入力端子39は入力バッファ
40の入力に接続され、入力バッファ40の出力は遅延
回路41,42,43,44,45,46はこの順に直
接接続されており、遅延回路41の入力端、遅延回路4
6の出力端、遅延回路42と遅延回路43との接続部、
及び遅延回路44と遅延回路45との接続部は、それぞ
れセレクタ47の4個の入力端に個別に接続されてい
る。従って、入力バッフア40の出力及び2段毎の遅延
回路42,44,46の出力がそれぞれセレクタ47の
各入力端に入力される。制御端子48及び49からの制
御信号はデコーダ50に入力されてデコードされ、さら
にセレクタ47に制御信号として入力される。
40の入力に接続され、入力バッファ40の出力は遅延
回路41,42,43,44,45,46はこの順に直
接接続されており、遅延回路41の入力端、遅延回路4
6の出力端、遅延回路42と遅延回路43との接続部、
及び遅延回路44と遅延回路45との接続部は、それぞ
れセレクタ47の4個の入力端に個別に接続されてい
る。従って、入力バッフア40の出力及び2段毎の遅延
回路42,44,46の出力がそれぞれセレクタ47の
各入力端に入力される。制御端子48及び49からの制
御信号はデコーダ50に入力されてデコードされ、さら
にセレクタ47に制御信号として入力される。
【0018】一方、入力端子51は入力バッファ52の
入力に接続され、入力バッファ52の出力は遅延回路5
3に接続されている。遅延回路53,54,55,5
6,57,58はこの順に直列に接続されており、入力
バッファ52の出力と遅延回路54,56,58の出力
がそれぞれセレクタ59の4個の入力端に個別的に入力
されている。制御端子60及び61からの制御信号はデ
コーダ62によりデコードされた後、セレクタ59に入
力される。セレクタ47の出力は内部回路としての遅延
型(D)フリップフロップ(以下、D−F/Fという)
63のデータ端子に入力され、セレクタ59の出力はD
−F/F63のクロック端子に入力される。
入力に接続され、入力バッファ52の出力は遅延回路5
3に接続されている。遅延回路53,54,55,5
6,57,58はこの順に直列に接続されており、入力
バッファ52の出力と遅延回路54,56,58の出力
がそれぞれセレクタ59の4個の入力端に個別的に入力
されている。制御端子60及び61からの制御信号はデ
コーダ62によりデコードされた後、セレクタ59に入
力される。セレクタ47の出力は内部回路としての遅延
型(D)フリップフロップ(以下、D−F/Fという)
63のデータ端子に入力され、セレクタ59の出力はD
−F/F63のクロック端子に入力される。
【0019】この様に構成された半導体集積回路におい
ては、入力バッファ40を介してセレクタ47に入力す
る。また、入力バッファ40の出力は遅延回路41にも
入力されており、遅延回路41,42により遅延した入
力信号、遅延回路41,42,43,44により遅延し
た入力信号、及び遅延回路41,42,43,44,4
5,46により遅延した入力信号もセレクタ47に入力
する。結局、セレクタ47に入力する入力信号は、入力
バッファ40から直接入力したものも含めて4種の遅延
時間を持ったデータである。制御端子48,49からの
制御信号はデコーダ50を介してセレクタ47の制御端
に入力され、セレクタ47はこの制御信号に基づいてそ
の入力端に入力した4種の遅延時間を持ったデータの内
の1つを選択して出力する。
ては、入力バッファ40を介してセレクタ47に入力す
る。また、入力バッファ40の出力は遅延回路41にも
入力されており、遅延回路41,42により遅延した入
力信号、遅延回路41,42,43,44により遅延し
た入力信号、及び遅延回路41,42,43,44,4
5,46により遅延した入力信号もセレクタ47に入力
する。結局、セレクタ47に入力する入力信号は、入力
バッファ40から直接入力したものも含めて4種の遅延
時間を持ったデータである。制御端子48,49からの
制御信号はデコーダ50を介してセレクタ47の制御端
に入力され、セレクタ47はこの制御信号に基づいてそ
の入力端に入力した4種の遅延時間を持ったデータの内
の1つを選択して出力する。
【0020】同様に入力端子51の入力信号は入力バッ
ファ52及び遅延回路53,54,55,56,57,
58を介してセレクタ59に4種の遅延時間を持った信
号として入力する。制御端子60,61からの制御信号
はデコーダ62を介してセレクタ59の制御端に入力さ
れ、セレクタ59はこの制御信号により制御されて、そ
の入力端に入力した4種の遅延時間を持ったデータの内
の1つを選択し、出力する。セレクタ47,59の出力
はD−F/F63のそれぞれデータ端子及びクロック端
子に入力される。
ファ52及び遅延回路53,54,55,56,57,
58を介してセレクタ59に4種の遅延時間を持った信
号として入力する。制御端子60,61からの制御信号
はデコーダ62を介してセレクタ59の制御端に入力さ
れ、セレクタ59はこの制御信号により制御されて、そ
の入力端に入力した4種の遅延時間を持ったデータの内
の1つを選択し、出力する。セレクタ47,59の出力
はD−F/F63のそれぞれデータ端子及びクロック端
子に入力される。
【0021】入力端子51に入力する信号に対して、入
力端子39に入力する信号のセットアップタイムが十分
な時間でない場合は、セレクタ59に入力する遅延量が
異なる4つのデータの内、遅延量が大きいデータを選ん
でセレクタ59から出力させる。これによって、D−F
/F63のクロックとデータのセットアップタイムを十
分な時間にすることができる。一方、入力端子51の信
号に対する入力端子39の信号のホールドタイムが十分
でない場合は、セレクタ47が選択するデータを遅延量
が大きいデータにすることにより、D−F/F63のク
ロックとデータのホールドタイムを十分な時間にするこ
とができる。
力端子39に入力する信号のセットアップタイムが十分
な時間でない場合は、セレクタ59に入力する遅延量が
異なる4つのデータの内、遅延量が大きいデータを選ん
でセレクタ59から出力させる。これによって、D−F
/F63のクロックとデータのセットアップタイムを十
分な時間にすることができる。一方、入力端子51の信
号に対する入力端子39の信号のホールドタイムが十分
でない場合は、セレクタ47が選択するデータを遅延量
が大きいデータにすることにより、D−F/F63のク
ロックとデータのホールドタイムを十分な時間にするこ
とができる。
【0022】図18は特開平5−235695号公報に
示された可変遅延回路を図示したものである。これによ
れば入力信号をある遅延時間だけ保持した後出力する可
変遅延回路であって、入力に入力信号を受けるバッファ
回路と、一方の入力に該入力信号を受け他方の入力に遅
延時間制御信号を受ける複数の排他的論理和回路の出力
とを結合する複数のコンデンサを備え、各排他的論理和
回路に印加される遅延時間制御信号は、各々独立して
「H」レベル又は「L」レベルに遷移させることができ
るようにしたものである。
示された可変遅延回路を図示したものである。これによ
れば入力信号をある遅延時間だけ保持した後出力する可
変遅延回路であって、入力に入力信号を受けるバッファ
回路と、一方の入力に該入力信号を受け他方の入力に遅
延時間制御信号を受ける複数の排他的論理和回路の出力
とを結合する複数のコンデンサを備え、各排他的論理和
回路に印加される遅延時間制御信号は、各々独立して
「H」レベル又は「L」レベルに遷移させることができ
るようにしたものである。
【0023】図18において、この可変遅延回路はバッ
ファ64と複数の排他的論理和回路X1〜Xnとコンデン
サC1〜Cnとから主に構成されている。ここで、バッフ
ァ回路64の入力と各排他的論理和回路X1〜Xnの一方
の入力とは、この回路に対する入力信号65を共通に受
けている。一方、各排他的論理和回路X1〜Xnの他方の
入力は、各々独立して「H」レベル又は「L」レベルに
遷移する遅延時間制御信号A1〜Anを受けている。ま
た、排他的論理和回路X1〜Xnの出力は、コンデンサC
1〜Cnを介してバッファ回路64の出力に接続されてい
る。
ファ64と複数の排他的論理和回路X1〜Xnとコンデン
サC1〜Cnとから主に構成されている。ここで、バッフ
ァ回路64の入力と各排他的論理和回路X1〜Xnの一方
の入力とは、この回路に対する入力信号65を共通に受
けている。一方、各排他的論理和回路X1〜Xnの他方の
入力は、各々独立して「H」レベル又は「L」レベルに
遷移する遅延時間制御信号A1〜Anを受けている。ま
た、排他的論理和回路X1〜Xnの出力は、コンデンサC
1〜Cnを介してバッファ回路64の出力に接続されてい
る。
【0024】上述のように構成された可変遅延回路にお
いて、一方の入力に「H」レベルの遅延時間制御信号を
受けた排他的論理和回路は、他方の入力に受ける入力信
号に対してインバータとして動作する。一方、バッファ
回路64は、入力信号と同相の信号を出力するので、
「H」レベルの遅延時間制御信号A1〜Anを受けた排他
的論理和回路X1〜Xnに接続されたコンデンサC1〜Cn
の両端は、互いに逆相になり電位差が生じる。従って、
バッファ回路64の出力信号は、このコンデンサC1〜
Cnの充電時間に相当する時間だけ遅れて伝播される。
いて、一方の入力に「H」レベルの遅延時間制御信号を
受けた排他的論理和回路は、他方の入力に受ける入力信
号に対してインバータとして動作する。一方、バッファ
回路64は、入力信号と同相の信号を出力するので、
「H」レベルの遅延時間制御信号A1〜Anを受けた排他
的論理和回路X1〜Xnに接続されたコンデンサC1〜Cn
の両端は、互いに逆相になり電位差が生じる。従って、
バッファ回路64の出力信号は、このコンデンサC1〜
Cnの充電時間に相当する時間だけ遅れて伝播される。
【0025】一方、一方の入力に「L」レベルの遅延時
間制御信号A1〜Anを受けた排他的論理和回路X1〜Xn
は、他方の入力に受ける入力信号と同相の信号を出力す
る。従って、この排他的論理和回路X1〜Xnに接続され
たコンデンサC1〜Cnの両端は互いに同相となり、バッ
ファ回路64の出力信号に対して影響を与えない。
間制御信号A1〜Anを受けた排他的論理和回路X1〜Xn
は、他方の入力に受ける入力信号と同相の信号を出力す
る。従って、この排他的論理和回路X1〜Xnに接続され
たコンデンサC1〜Cnの両端は互いに同相となり、バッ
ファ回路64の出力信号に対して影響を与えない。
【0026】以上のように構成された可変遅延回路に対
しては、適切な遅延時間制御信号により所望の遅延時間
を実現することができる。また、これらの処理に際して
バッファ回路64の駆動電力は変化しないので、論理振
幅が変化することもない。
しては、適切な遅延時間制御信号により所望の遅延時間
を実現することができる。また、これらの処理に際して
バッファ回路64の駆動電力は変化しないので、論理振
幅が変化することもない。
【0027】図19は特開昭61−212116号公報
に示された半導体集積回路を図示したものである。複数
の論理状態を設定し得るモードレジスタと、このモード
レジスタの出力信号により出力バッファ回路の出力線と
集積回路の基準電位との間に電流供給能力の異なる一つ
以上のトランジスタを選択接続する手段を備えたもの
で、モードレジスタの論理状態を変えることにより外部
負荷に供給する出力電流のレベルを自由に設定すること
ができるようにしたものである。
に示された半導体集積回路を図示したものである。複数
の論理状態を設定し得るモードレジスタと、このモード
レジスタの出力信号により出力バッファ回路の出力線と
集積回路の基準電位との間に電流供給能力の異なる一つ
以上のトランジスタを選択接続する手段を備えたもの
で、モードレジスタの論理状態を変えることにより外部
負荷に供給する出力電流のレベルを自由に設定すること
ができるようにしたものである。
【0028】出力バッファ回路は、タイミング信号66
で出力データ67を記憶するフリップフロップ68と、
フリップフロップ68の出力69とタイミング信号66
の論理和をとるNANDゲート70と、出力端子71
と、高レベル負荷駆動用Pチャネルトランジスタ72
と、低レベル出力電流供給用Nチャネルトランジスタ7
3と、高レベル出力電流供給用Pチャネルトランジスタ
74,75と、命令レジスタ76の出力をデコードし、
出力77,78,79のいずれか1本を「H」にする命
令デコーダ80と、命令デコーダ80の出力77が
「H」のとき、出力84が「H」になり、命令デコーダ
80の出力78が「H」のとき出力83が「H」になる
モードレジスタ81と、命令デコーダ80の出力79が
「H」になると、出力85が「H」になるモードレジス
タ82と、フリップフロップ68の出力86と、モード
レジスタ81の出力83、モードレジスタ82の出力8
5の論理和をとり、Pチャネルトランジスタ74のON
/OFFを制御するORゲート87と、フリップフロッ
プ68の出力86、モードレジスタ81の出力84、モ
ードレジスタ82の出力85の論理和をとり、Pチャネ
ルトランジスタ75のON/OFFを制御するORゲー
ト88からなる。
で出力データ67を記憶するフリップフロップ68と、
フリップフロップ68の出力69とタイミング信号66
の論理和をとるNANDゲート70と、出力端子71
と、高レベル負荷駆動用Pチャネルトランジスタ72
と、低レベル出力電流供給用Nチャネルトランジスタ7
3と、高レベル出力電流供給用Pチャネルトランジスタ
74,75と、命令レジスタ76の出力をデコードし、
出力77,78,79のいずれか1本を「H」にする命
令デコーダ80と、命令デコーダ80の出力77が
「H」のとき、出力84が「H」になり、命令デコーダ
80の出力78が「H」のとき出力83が「H」になる
モードレジスタ81と、命令デコーダ80の出力79が
「H」になると、出力85が「H」になるモードレジス
タ82と、フリップフロップ68の出力86と、モード
レジスタ81の出力83、モードレジスタ82の出力8
5の論理和をとり、Pチャネルトランジスタ74のON
/OFFを制御するORゲート87と、フリップフロッ
プ68の出力86、モードレジスタ81の出力84、モ
ードレジスタ82の出力85の論理和をとり、Pチャネ
ルトランジスタ75のON/OFFを制御するORゲー
ト88からなる。
【0029】次に動作を説明する。タイミング信号66
が「H」で出力データ67がフリップフロップ68に入
力する。出力データ67が「H」の場合、フリップフロ
ップ68の出力69が「H」でNANDゲート70の出
力が「L」になりトランジスタ72がONし、外部負荷
を一時的に駆動する。タイミング信号66が「L」とな
った後もフリップフロップ68の出力86は「L」を出
力するが、命令レジスタ76の命令によって、予め設定
されたモードレジスタ81,82の出力値により出力端
子71は以下に述べる3種類の高レベル出力電流供給能
力をとり得る。
が「H」で出力データ67がフリップフロップ68に入
力する。出力データ67が「H」の場合、フリップフロ
ップ68の出力69が「H」でNANDゲート70の出
力が「L」になりトランジスタ72がONし、外部負荷
を一時的に駆動する。タイミング信号66が「L」とな
った後もフリップフロップ68の出力86は「L」を出
力するが、命令レジスタ76の命令によって、予め設定
されたモードレジスタ81,82の出力値により出力端
子71は以下に述べる3種類の高レベル出力電流供給能
力をとり得る。
【0030】(1) 命令デコーダ出力77が選択されて
「H」が出力され、モードレジスタ81の出力84のみ
が「H」であった状態では、制御ゲート87は「L」
を、制御ゲート88は「H」をそれぞれ出力するので、
Pチャネル型トランジスタ74がON、Pチャネル型ト
ランジスタ75がOFFし、出力端子71に接続された
外部負荷に対してはPチャネル型トランジスタ74から
高レベル出力電流が供給される。
「H」が出力され、モードレジスタ81の出力84のみ
が「H」であった状態では、制御ゲート87は「L」
を、制御ゲート88は「H」をそれぞれ出力するので、
Pチャネル型トランジスタ74がON、Pチャネル型ト
ランジスタ75がOFFし、出力端子71に接続された
外部負荷に対してはPチャネル型トランジスタ74から
高レベル出力電流が供給される。
【0031】(2) 命令デコーダ出力78が選択されて
「H」が出力され、モードレジスタ81の出力83のみ
が「H」であった状態では、制御ゲート87は「H」
を、制御ゲート88は「L」をそれぞれ出力するので、
Pチャネルトランジスタ74がOFF、Pチャネルトラ
ンジスタ75がONし、外部負荷に対しては、Pチャネ
ルトランジスタ75から高レベル出力電流が供給され
る。
「H」が出力され、モードレジスタ81の出力83のみ
が「H」であった状態では、制御ゲート87は「H」
を、制御ゲート88は「L」をそれぞれ出力するので、
Pチャネルトランジスタ74がOFF、Pチャネルトラ
ンジスタ75がONし、外部負荷に対しては、Pチャネ
ルトランジスタ75から高レベル出力電流が供給され
る。
【0032】(3) 命令デコーダ出力79が選択されて
「H」が出力され、モードレジスタ出力85が「H」で
あった状態では、制御ゲート87及び88は「H」を出
力するので、Pチャネルトランジスタ74及び75はO
FFし、外部負荷に対し高レベル出力電流は供給されな
い。出力データ67が「L」の場合は、フリップフロッ
プ68の出力86が「H」で、トランジスタ73がON
し、出力端子71に接続された外部負荷に対し、低レベ
ル出力電流が供給されるが、この時、制御ゲート87及
び88の出力は「H」で、トランジスタ74及び75は
OFFしている。
「H」が出力され、モードレジスタ出力85が「H」で
あった状態では、制御ゲート87及び88は「H」を出
力するので、Pチャネルトランジスタ74及び75はO
FFし、外部負荷に対し高レベル出力電流は供給されな
い。出力データ67が「L」の場合は、フリップフロッ
プ68の出力86が「H」で、トランジスタ73がON
し、出力端子71に接続された外部負荷に対し、低レベ
ル出力電流が供給されるが、この時、制御ゲート87及
び88の出力は「H」で、トランジスタ74及び75は
OFFしている。
【0033】
【発明が解決しようとする課題】従来の出力バッファは
以上のように構成されているので、以下に示す問題点が
あった。図15で示す従来技術では、共通バスからのフ
ィードバック信号を用いて、駆動能力の大きいトランジ
スタで構成されたバッファと駆動能力の小さいトランジ
スタで構成されたサブバッファの双方を遅延させている
ため、共通バスの負荷条件によっては、所望のセットア
ップ時間、ホールド時間を保証できず不具合を生じる可
能性がある。
以上のように構成されているので、以下に示す問題点が
あった。図15で示す従来技術では、共通バスからのフ
ィードバック信号を用いて、駆動能力の大きいトランジ
スタで構成されたバッファと駆動能力の小さいトランジ
スタで構成されたサブバッファの双方を遅延させている
ため、共通バスの負荷条件によっては、所望のセットア
ップ時間、ホールド時間を保証できず不具合を生じる可
能性がある。
【0034】また、図16で示す従来技術では、出力端
子の負荷状況をフィードバックすることができず、ま
た、遅延時間を制御するため2本の制御入力端子へ外部
から信号を与えているため外付け回路が必要であった
り、制御が複雑になるという問題点がある。
子の負荷状況をフィードバックすることができず、ま
た、遅延時間を制御するため2本の制御入力端子へ外部
から信号を与えているため外付け回路が必要であった
り、制御が複雑になるという問題点がある。
【0035】更に、図17で示す従来技術でも図16の
場合と同様に、出力端子の負荷状況をフィードバックす
ることができず、バッファの駆動能力を変化させるため
に入力端子へ制御信号を与える必要があり、制御の複雑
さと外付け回路が発生するという問題点がある。
場合と同様に、出力端子の負荷状況をフィードバックす
ることができず、バッファの駆動能力を変化させるため
に入力端子へ制御信号を与える必要があり、制御の複雑
さと外付け回路が発生するという問題点がある。
【0036】また、図18,図19で示す従来技術で
も、図16,17の場合と同様に、出力端子の負荷状況
をフィードバックすることができず、遅延時間制御をい
くつかの信号線で制御する必要があり、制御の複雑さと
外付け回路が発生するという問題点がある。
も、図16,17の場合と同様に、出力端子の負荷状況
をフィードバックすることができず、遅延時間制御をい
くつかの信号線で制御する必要があり、制御の複雑さと
外付け回路が発生するという問題点がある。
【0037】この発明は上記のような問題点を解消する
ためになされたものであり、伝送線出力の遷移レベルを
検知することで、メインバッファと並列に接続されたサ
ポートバッファ群を動作させるタイミングを自律的に制
御し、伝送線の出力レベルを速やかに遷移させるととも
に、出力波形の歪みを減少させ、伝送線における反射の
影響に打ち勝つバッファの実現を目的とする。
ためになされたものであり、伝送線出力の遷移レベルを
検知することで、メインバッファと並列に接続されたサ
ポートバッファ群を動作させるタイミングを自律的に制
御し、伝送線の出力レベルを速やかに遷移させるととも
に、出力波形の歪みを減少させ、伝送線における反射の
影響に打ち勝つバッファの実現を目的とする。
【0038】
【課題を解決するための手段】この発明の請求項1又は
請求項2に係る出力バッファは、定常的に出力している
メインバッファとそれに並列に接続された複数のサポー
トバッファ群を持ち、それらのメインバッファおよびサ
ポートバッファが出力している実際の伝送線出力をサポ
ートバッファ群のコントロール機能に対してフィードバ
ックさせて、そのコントロール機能の出力をサポートバ
ッファ群に入力させている。即ち、サポートバッファコ
ントロール機構は伝送線出力の細かなレベル遷移を直接
検知でき、サポートバッファをレベル遷移状態に合わせ
て、反射による影響を抑えるように制御し、伝送線出力
のレベル遷移を滑らかに制御する働きをする。
請求項2に係る出力バッファは、定常的に出力している
メインバッファとそれに並列に接続された複数のサポー
トバッファ群を持ち、それらのメインバッファおよびサ
ポートバッファが出力している実際の伝送線出力をサポ
ートバッファ群のコントロール機能に対してフィードバ
ックさせて、そのコントロール機能の出力をサポートバ
ッファ群に入力させている。即ち、サポートバッファコ
ントロール機構は伝送線出力の細かなレベル遷移を直接
検知でき、サポートバッファをレベル遷移状態に合わせ
て、反射による影響を抑えるように制御し、伝送線出力
のレベル遷移を滑らかに制御する働きをする。
【0039】この発明の請求項3に係る出力バッファ
は、定常的にドライブする小電流出力のメインバッファ
と並列に接続する小電流サポートバッファを複数設けた
ものである。
は、定常的にドライブする小電流出力のメインバッファ
と並列に接続する小電流サポートバッファを複数設けた
ものである。
【0040】この発明の請求項4に係る出力バッファ
は、複数個設けられたサポートバッファのドライブ特性
をそれぞれ異なるようにしたものである。
は、複数個設けられたサポートバッファのドライブ特性
をそれぞれ異なるようにしたものである。
【0041】この発明の請求項5に係る出力バッファ
は、インバータチェイン群により遅延させた信号をサポ
ートバッファに入力させたものである。
は、インバータチェイン群により遅延させた信号をサポ
ートバッファに入力させたものである。
【0042】この発明の請求項6に係る出力バッファ
は、インバータチェイン群により遅延される信号をセレ
クタ機構により選択させたものである。
は、インバータチェイン群により遅延される信号をセレ
クタ機構により選択させたものである。
【0043】
実施の形態1.以下、この発明の一実施形態を図につい
て説明する。図1は本発明の出力バッファを構成したブ
ロック図である。図において、101はメインバッフ
ァ、102はメインバッファと並列に接続したサポート
バッファ、103はサポートバッファを制御するサポー
トバッファコントロール機構、104a,104bはメ
インバッファ101及びサポートバッファコントロール
機構103への入力信号群で、前者がL有意信号、後者
がH有意信号であり、105は本出力バッファの出力信
号でメインバッファ101とサポートバッファ102と
を接続している。106a,106bはサポートバッフ
ァコントロール機構103とサポートバッファ102と
を接続している信号であり、メインバッファ入力信号1
04a,104bに対応している。
て説明する。図1は本発明の出力バッファを構成したブ
ロック図である。図において、101はメインバッフ
ァ、102はメインバッファと並列に接続したサポート
バッファ、103はサポートバッファを制御するサポー
トバッファコントロール機構、104a,104bはメ
インバッファ101及びサポートバッファコントロール
機構103への入力信号群で、前者がL有意信号、後者
がH有意信号であり、105は本出力バッファの出力信
号でメインバッファ101とサポートバッファ102と
を接続している。106a,106bはサポートバッフ
ァコントロール機構103とサポートバッファ102と
を接続している信号であり、メインバッファ入力信号1
04a,104bに対応している。
【0044】また、図2は図1でのメインバッファ10
1、サポートバッファ102、サポートバッファコント
ロール機構103それぞれの内部を示したものであり、
107はメインバッファ内H側トランジスタで、電源1
08と出力105との間に位置し、109はメインバッ
ファ内L側トランジスタで、接地110と出力105と
の間に位置し、111はサポートバッファ内H側トラン
ジスタで、電源108と出力105との間に位置し、1
12はサポートバッファ内L側トランジスタで、接地1
10と出力105との間に位置している。113はサポ
ートバッファコントロール機構103内のOR素子で、
入力104aと出力105とを入力端子として接続して
おり、その出力信号114aはディレイ素子115へ入
力され、116はサポートバッファコントロール機構1
03内のAND素子で、入力104bと出力105とを
入力端子として接続しており、その出力信号114bは
ディレイ素子117へ入力されている。図3は図1のバ
ッファ回路において、出力105が「L」から「H」へ
遷移する場合のタイミングを例として挙げたものであ
る。
1、サポートバッファ102、サポートバッファコント
ロール機構103それぞれの内部を示したものであり、
107はメインバッファ内H側トランジスタで、電源1
08と出力105との間に位置し、109はメインバッ
ファ内L側トランジスタで、接地110と出力105と
の間に位置し、111はサポートバッファ内H側トラン
ジスタで、電源108と出力105との間に位置し、1
12はサポートバッファ内L側トランジスタで、接地1
10と出力105との間に位置している。113はサポ
ートバッファコントロール機構103内のOR素子で、
入力104aと出力105とを入力端子として接続して
おり、その出力信号114aはディレイ素子115へ入
力され、116はサポートバッファコントロール機構1
03内のAND素子で、入力104bと出力105とを
入力端子として接続しており、その出力信号114bは
ディレイ素子117へ入力されている。図3は図1のバ
ッファ回路において、出力105が「L」から「H」へ
遷移する場合のタイミングを例として挙げたものであ
る。
【0045】次に動作について説明する。先ず出力10
5が「L」から「H」へ遷移する場合を考える。まず、
出力105が「L」の定常状態では、入力104aと入
力104bは共に「H」であり、トランジスタ109の
みがONして、トランジスタ107、トランジスタ11
1、トランジスタ112はOFFであり、サポートバッ
ファ102の出力は「Z」相当である。ここで、入力1
04aと入力104bが共に「L」に遷移すると、トラ
ンジスタ107がONとなり、出力105が「H」へ遷
移し始める。また、OR素子113の入力は双方とも
「L」であるため、トランジスタ111をONさせる。
次に、OR素子113の入力のうち出力105をセンス
している端子について、レベルが「L」と認識されるス
レシホールド範囲の時間を超過すると、OR素子113
の出力は再び「H」となり、ディレイ115による遅延
の後トランジスタ111を再度OFFさせる。この間、
トランジスタ109はONからOFFに遷移するが、A
ND素子116の出力は「L」のままであるため、トラ
ンジスタ112はOFFのままであり、出力105には
影響を及ぼさない。
5が「L」から「H」へ遷移する場合を考える。まず、
出力105が「L」の定常状態では、入力104aと入
力104bは共に「H」であり、トランジスタ109の
みがONして、トランジスタ107、トランジスタ11
1、トランジスタ112はOFFであり、サポートバッ
ファ102の出力は「Z」相当である。ここで、入力1
04aと入力104bが共に「L」に遷移すると、トラ
ンジスタ107がONとなり、出力105が「H」へ遷
移し始める。また、OR素子113の入力は双方とも
「L」であるため、トランジスタ111をONさせる。
次に、OR素子113の入力のうち出力105をセンス
している端子について、レベルが「L」と認識されるス
レシホールド範囲の時間を超過すると、OR素子113
の出力は再び「H」となり、ディレイ115による遅延
の後トランジスタ111を再度OFFさせる。この間、
トランジスタ109はONからOFFに遷移するが、A
ND素子116の出力は「L」のままであるため、トラ
ンジスタ112はOFFのままであり、出力105には
影響を及ぼさない。
【0046】またこの動作において、図2の構成の場
合、トランジスタ111がOFFとなるタイミングで伝
送路の状態によっては電圧レベルが下がることがある
が、これを回避する上でディレイ115を設ける。ディ
レイ115によってバッファ全体の特性にややヒステリ
シスを与え、トランジスタ111のドライブを十分に働
かせることでレベル的に安定な動作を得ることができ
る。これらの動作タイミングを図4に示す。
合、トランジスタ111がOFFとなるタイミングで伝
送路の状態によっては電圧レベルが下がることがある
が、これを回避する上でディレイ115を設ける。ディ
レイ115によってバッファ全体の特性にややヒステリ
シスを与え、トランジスタ111のドライブを十分に働
かせることでレベル的に安定な動作を得ることができ
る。これらの動作タイミングを図4に示す。
【0047】出力105が「H」から「L」へ遷移する
場合は、出力105が「L」から「H」へ遷移する場合
と相対である。まず、出力105が「H」の定常状態で
は、入力104aと入力104bは共に「L」であり、
トランジスタ107のみがONして、トランジスタ10
9、トランジスタ111、トランジスタ112はOFF
であり、サポートバッファ102の出力は「Z」相当で
ある。ここで入力104aと入力104bが共に「H」
に遷移すると、トランジスタ109がONとなり出力1
05が「L」へ遷移し始める。また、AND素子116
の入力は双方とも「H」であるため、トランジスタ11
2をONさせる。次に、AND素子116の入力のうち
出力105をセンスしている端子について、レベルが
「H」と認識されるスレシホールド範囲の時間を超過す
ると、AND素子116の出力は再び「L」となり、デ
ィレイ117による遅延の後トランジスタ112を再度
OFFさせる。この間、トランジスタ107はONから
OFFに遷移するが、OR素子113の出力は「H」の
ままであるため、トランジスタ111はOFFのままで
あり、出力105には影響を及ぼさない。
場合は、出力105が「L」から「H」へ遷移する場合
と相対である。まず、出力105が「H」の定常状態で
は、入力104aと入力104bは共に「L」であり、
トランジスタ107のみがONして、トランジスタ10
9、トランジスタ111、トランジスタ112はOFF
であり、サポートバッファ102の出力は「Z」相当で
ある。ここで入力104aと入力104bが共に「H」
に遷移すると、トランジスタ109がONとなり出力1
05が「L」へ遷移し始める。また、AND素子116
の入力は双方とも「H」であるため、トランジスタ11
2をONさせる。次に、AND素子116の入力のうち
出力105をセンスしている端子について、レベルが
「H」と認識されるスレシホールド範囲の時間を超過す
ると、AND素子116の出力は再び「L」となり、デ
ィレイ117による遅延の後トランジスタ112を再度
OFFさせる。この間、トランジスタ107はONから
OFFに遷移するが、OR素子113の出力は「H」の
ままであるため、トランジスタ111はOFFのままで
あり、出力105には影響を及ぼさない。
【0048】またこの動作において、図2の構成の場
合、トランジスタ112がOFFとなるタイミングをデ
ィレイ117を設けることによって、バッファ全体の特
性にややヒステリシスを与え、トランジスタ112のド
ライブを十分に働かせることでレベル的に安定な動作を
与える。これらの動作タイミングを図5に示す。
合、トランジスタ112がOFFとなるタイミングをデ
ィレイ117を設けることによって、バッファ全体の特
性にややヒステリシスを与え、トランジスタ112のド
ライブを十分に働かせることでレベル的に安定な動作を
与える。これらの動作タイミングを図5に示す。
【0049】出力105が「Z」から「H」へ遷移する
場合を考える。まず、出力105が「Z」の定常状態で
は、入力104aは「H」で入力104bは「L」であ
り、トランジスタ107、トランジスタ109、トラン
ジスタ111、トランジスタ112は全てOFFであ
り、メインバッファ101の出力とサポートバッファ1
02の出力は共に「Z」である。ここで、入力104a
が「L」に遷移すると、トランジスタ107がONとな
り、出力105が次第に「H」へ遷移し始める。入力1
04aを「L」にしたことでOR素子113の出力は
「L」に遷移し、ディレイ115の遅延を通してトラン
ジスタ111をONさせる。次に、OR素子113の入
力のうち出力105をセンスしている端子について、一
端レベルが「H」と認識されると、OR素子113の出
力は再び「H」となり、ディレイ115による遅延の
後、トランジスタ111を再度OFFさせる。この間、
入力104bは「L」固定であるため、AND素子11
6の出力は「L」のままであり、トランジスタ112は
OFFのままで、出力105には影響を及ぼさない。こ
れらの動作タイミングを図6に示す。
場合を考える。まず、出力105が「Z」の定常状態で
は、入力104aは「H」で入力104bは「L」であ
り、トランジスタ107、トランジスタ109、トラン
ジスタ111、トランジスタ112は全てOFFであ
り、メインバッファ101の出力とサポートバッファ1
02の出力は共に「Z」である。ここで、入力104a
が「L」に遷移すると、トランジスタ107がONとな
り、出力105が次第に「H」へ遷移し始める。入力1
04aを「L」にしたことでOR素子113の出力は
「L」に遷移し、ディレイ115の遅延を通してトラン
ジスタ111をONさせる。次に、OR素子113の入
力のうち出力105をセンスしている端子について、一
端レベルが「H」と認識されると、OR素子113の出
力は再び「H」となり、ディレイ115による遅延の
後、トランジスタ111を再度OFFさせる。この間、
入力104bは「L」固定であるため、AND素子11
6の出力は「L」のままであり、トランジスタ112は
OFFのままで、出力105には影響を及ぼさない。こ
れらの動作タイミングを図6に示す。
【0050】出力105が「Z」から「L」へ遷移する
場合、出力105が「Z」の定常状態では、入力104
aは「H」で、入力104bは「L」であり、トランジ
スタ107、トランジスタ109、トランジスタ11
1、トランジスタ112は全てOFFであり、メインバ
ッファ101の出力とサポートバッファ102の出力は
共に「Z」である。ここで、入力104bが「H」に遷
移すると、トランジスタ109がONとなり、出力10
5が次第に「L」へ遷移し始める。入力104bを
「H」にしたことでAND素子116の出力は「H」に
遷移し、ディレイ117の遅延を通してトランジスタ1
12をONさせる。次に、AND素子116の入力のう
ち出力105をセンスしている端子について、一旦レベ
ルが「L」と認識されると、AND素子116の出力は
再び「L」となり、ディレイ117による遅延の後トラ
ンジスタ112を再度OFFさせる。この間、入力10
4aは「H」固定であるため、OR素子113の出力は
「H」のままであり、トランジスタ111はOFFのま
まで、出力105には影響を及ぼさない。これらの動作
タイミングを図7に示す。
場合、出力105が「Z」の定常状態では、入力104
aは「H」で、入力104bは「L」であり、トランジ
スタ107、トランジスタ109、トランジスタ11
1、トランジスタ112は全てOFFであり、メインバ
ッファ101の出力とサポートバッファ102の出力は
共に「Z」である。ここで、入力104bが「H」に遷
移すると、トランジスタ109がONとなり、出力10
5が次第に「L」へ遷移し始める。入力104bを
「H」にしたことでAND素子116の出力は「H」に
遷移し、ディレイ117の遅延を通してトランジスタ1
12をONさせる。次に、AND素子116の入力のう
ち出力105をセンスしている端子について、一旦レベ
ルが「L」と認識されると、AND素子116の出力は
再び「L」となり、ディレイ117による遅延の後トラ
ンジスタ112を再度OFFさせる。この間、入力10
4aは「H」固定であるため、OR素子113の出力は
「H」のままであり、トランジスタ111はOFFのま
まで、出力105には影響を及ぼさない。これらの動作
タイミングを図7に示す。
【0051】出力105が「H」から「Z」へ遷移する
場合を考える。まず、出力105が「H」の定常状態で
は、入力104a、入力104bは共に「L」であり、
トランジスタ107のみがONで、トランジスタ10
9、トランジスタ111、トランジスタ112はOFF
であり、メインバッファ101は「H」を出力し、サポ
ートバッファ102の出力は「Z」である。この状態か
ら、入力104aが「H」に遷移すると、トランジスタ
107がOFFとなり、出力105が次第に「Z」へ遷
移し始める。入力104aを「H」にしたことで直ちに
OR素子113はネゲートされ、その出力は「H」のま
まで、トランジスタ111もOFFのままである。従っ
て、OR素子113の入力のうち出力105をセンスし
ている端子がいかなるレベルをセンスしようとも、OR
素子113の出力は「H」のままであり、トランジスタ
111はONされることはなく、メインバッファ101
とサポートバッファ102との間で、バスファイトは起
こらず、速やかに出力105は「L」へ遷移する。ま
た、この間、入力104bは「L」のままであるため、
トランジスタ109、トランジスタ112はOFFされ
たままである。これらの動作タイミングを図8に示す。
場合を考える。まず、出力105が「H」の定常状態で
は、入力104a、入力104bは共に「L」であり、
トランジスタ107のみがONで、トランジスタ10
9、トランジスタ111、トランジスタ112はOFF
であり、メインバッファ101は「H」を出力し、サポ
ートバッファ102の出力は「Z」である。この状態か
ら、入力104aが「H」に遷移すると、トランジスタ
107がOFFとなり、出力105が次第に「Z」へ遷
移し始める。入力104aを「H」にしたことで直ちに
OR素子113はネゲートされ、その出力は「H」のま
まで、トランジスタ111もOFFのままである。従っ
て、OR素子113の入力のうち出力105をセンスし
ている端子がいかなるレベルをセンスしようとも、OR
素子113の出力は「H」のままであり、トランジスタ
111はONされることはなく、メインバッファ101
とサポートバッファ102との間で、バスファイトは起
こらず、速やかに出力105は「L」へ遷移する。ま
た、この間、入力104bは「L」のままであるため、
トランジスタ109、トランジスタ112はOFFされ
たままである。これらの動作タイミングを図8に示す。
【0052】出力105が「L」から「Z」へ遷移する
場合は、出力105が「L」の定常状態では、入力10
4a、入力104bは共に「H」であり、トランジスタ
109のみがONで、トランジスタ107、トランジス
タ111、トランジスタ112はOFFであり、メイン
バッファ101は「L」を出力し、サポートバッファ1
02の出力は「Z」である。この状態から、入力104
bが「L」に遷移すると、トランジスタ109がOFF
となり、出力105が次第に「Z」へ遷移し始める。入
力104bを「L」にしたことで直ちにAND素子11
6はネゲートされ、その出力は「L」のままで、トラン
ジスタ112もOFFのままである。従って、AND素
子116の入力のうち出力105をセンスしている端子
がいかなるレベルをセンスしようとも、AND素子11
6の出力は「L」のままであり、トランジスタ112は
ONされることはなく、メインバッファ101とサポー
トバッファ102との間で、バスファイトは起こらず、
速やかに出力105は「Z」へ遷移する。また、この
間、入力104aは「H」のままであるため、トランジ
スタ107、トランジスタ111はOFFされたままで
ある。これらの動作タイミングを図8に示す。
場合は、出力105が「L」の定常状態では、入力10
4a、入力104bは共に「H」であり、トランジスタ
109のみがONで、トランジスタ107、トランジス
タ111、トランジスタ112はOFFであり、メイン
バッファ101は「L」を出力し、サポートバッファ1
02の出力は「Z」である。この状態から、入力104
bが「L」に遷移すると、トランジスタ109がOFF
となり、出力105が次第に「Z」へ遷移し始める。入
力104bを「L」にしたことで直ちにAND素子11
6はネゲートされ、その出力は「L」のままで、トラン
ジスタ112もOFFのままである。従って、AND素
子116の入力のうち出力105をセンスしている端子
がいかなるレベルをセンスしようとも、AND素子11
6の出力は「L」のままであり、トランジスタ112は
ONされることはなく、メインバッファ101とサポー
トバッファ102との間で、バスファイトは起こらず、
速やかに出力105は「Z」へ遷移する。また、この
間、入力104aは「H」のままであるため、トランジ
スタ107、トランジスタ111はOFFされたままで
ある。これらの動作タイミングを図8に示す。
【0053】以上より、実施の形態1によれば、伝送線
出力の出力レベルが「H」、「L」、「Z」の様々なパ
ターンの遷移状態において、出力信号の反射の影響に打
ち勝つ特性を持つバッファを容易に得ることができるの
は明らかである。
出力の出力レベルが「H」、「L」、「Z」の様々なパ
ターンの遷移状態において、出力信号の反射の影響に打
ち勝つ特性を持つバッファを容易に得ることができるの
は明らかである。
【0054】実施の形態2.この発明の実施の形態2を
図10において説明する。図10は本発明の出力バッフ
ァを構成したブロック図であり、102−1〜102−
Yはメインバッファ101と並列に接続したサポートバ
ッファ群、103−1〜103−Yはサポートバッファ
102−1〜102−Yを制御するサポートバッファコ
ントロール機構群である。図11はこのバッファ回路に
おいて、出力105が「L」から「H」へ遷移する場合
のタイミングを例として挙げたものである。
図10において説明する。図10は本発明の出力バッフ
ァを構成したブロック図であり、102−1〜102−
Yはメインバッファ101と並列に接続したサポートバ
ッファ群、103−1〜103−Yはサポートバッファ
102−1〜102−Yを制御するサポートバッファコ
ントロール機構群である。図11はこのバッファ回路に
おいて、出力105が「L」から「H」へ遷移する場合
のタイミングを例として挙げたものである。
【0055】次に動作について説明する。実施の形態1
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構103−lがセンスし、ディレイ出力106a,10
6bを出力してサポートバッファ102−1を動作させ
る。続いて、サポートバッファコントロール機構103
−2は出力105をセンスし、サポートバッファコント
ロール機構103−1とは少しずれたタイミングで、サ
ポートバッファ102−2を制御する。こうして複数の
サポートバッファコントロール機構103−1〜103
−Yが各々出力105をセンスして、それぞれに対応し
たサポートバッファ群102−1〜102−Yをずれた
タイミングで制御し、出力105における反射の影響を
抑える機能が綿密に分割されて働き、波形歪みを減少さ
せてなめらかに遷移させる。
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構103−lがセンスし、ディレイ出力106a,10
6bを出力してサポートバッファ102−1を動作させ
る。続いて、サポートバッファコントロール機構103
−2は出力105をセンスし、サポートバッファコント
ロール機構103−1とは少しずれたタイミングで、サ
ポートバッファ102−2を制御する。こうして複数の
サポートバッファコントロール機構103−1〜103
−Yが各々出力105をセンスして、それぞれに対応し
たサポートバッファ群102−1〜102−Yをずれた
タイミングで制御し、出力105における反射の影響を
抑える機能が綿密に分割されて働き、波形歪みを減少さ
せてなめらかに遷移させる。
【0056】以上より、実施の形態2によれば、伝送線
出力のレベル遷移時のタイミングの検出が容易であり、
しかも綿密に分割して行なわれるため、伝送線出力の負
荷状態により変化する遷移特性にも適応可能な回路を得
ることができる。
出力のレベル遷移時のタイミングの検出が容易であり、
しかも綿密に分割して行なわれるため、伝送線出力の負
荷状態により変化する遷移特性にも適応可能な回路を得
ることができる。
【0057】実施の形態3.この発明の実施の形態3を
図12において説明する。図12は本発明の出力バッフ
ァを構成したブロック図であり、102a−1〜102
a−Yはメインバッファ101と並列に接続したドライ
ブ特性のそれぞれ異なるサポートバッファ群である。
図12において説明する。図12は本発明の出力バッフ
ァを構成したブロック図であり、102a−1〜102
a−Yはメインバッファ101と並列に接続したドライ
ブ特性のそれぞれ異なるサポートバッファ群である。
【0058】次に動作について説明する。実施の形態2
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構103−1がセンスし、ディレイ出力106a,10
6bを出力してサポートバッファ102a−1を動作さ
せる。続いて、サポートバッファコントロール機構10
3−2は出力105をセンスし、サポートバッファコン
トロール機構103−1とは少しずらしたタイミング
で、サポートバッファ102a−2を制御する。こうし
て複数のサポートバッファコントロール機構103−1
〜103−Yが各々出力105をセンスして、それぞれ
に対応したサポートバッファ群102a−1〜102a
−Yを適宜ずらしたタイミングで制御し、出力105に
おける反射の影響を抑える機能が綿密に分割されて働
き、波形歪みを減少させ、出力信号波形をなめらかに遷
移させる。
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構103−1がセンスし、ディレイ出力106a,10
6bを出力してサポートバッファ102a−1を動作さ
せる。続いて、サポートバッファコントロール機構10
3−2は出力105をセンスし、サポートバッファコン
トロール機構103−1とは少しずらしたタイミング
で、サポートバッファ102a−2を制御する。こうし
て複数のサポートバッファコントロール機構103−1
〜103−Yが各々出力105をセンスして、それぞれ
に対応したサポートバッファ群102a−1〜102a
−Yを適宜ずらしたタイミングで制御し、出力105に
おける反射の影響を抑える機能が綿密に分割されて働
き、波形歪みを減少させ、出力信号波形をなめらかに遷
移させる。
【0059】以上より、一出力信号に対してサポートバ
ッファの数が複数になったこと、更に、そのサポートバ
ッファをそれぞれ異なるドライブ特性を持つものにする
ことで、駆動能力の大きいメインバッファに比べ小駆動
能力のサポートバッファでタイミング制御をよりきめ細
かく制御でき、伝送線の反射の影響に対し充分に対応で
きる。
ッファの数が複数になったこと、更に、そのサポートバ
ッファをそれぞれ異なるドライブ特性を持つものにする
ことで、駆動能力の大きいメインバッファに比べ小駆動
能力のサポートバッファでタイミング制御をよりきめ細
かく制御でき、伝送線の反射の影響に対し充分に対応で
きる。
【0060】実施の形態4.図13は実施の形態4によ
る出力バッファを構成した詳細回路図例であり、サポー
トバッファが一個のみである場合を代表として示す。図
において、118a,118bは遅延回路を生成するた
めのインバータチェイン群であり、OR素子113とA
ND素子116のそれぞれの出力信号114a,114
bは、例えばインバータチェイン群118aとインバー
タチェイン群118bに入力されている。そして信号1
06aと信号106bはそれぞれインバータチェイン群
118a,118bとサポートバッファ102とを接続
しており、それぞれ信号線114a,114bに対応し
ている。インバータチェイン群118a,118bは、
118a−1〜118a−nや118b−1〜118b
−nなど多数のインバータチェイン素子の対を組み合わ
せて構成されており、これらインバータチェイン群11
8a,108bは予めマスタに多数段埋め込んでおく。
る出力バッファを構成した詳細回路図例であり、サポー
トバッファが一個のみである場合を代表として示す。図
において、118a,118bは遅延回路を生成するた
めのインバータチェイン群であり、OR素子113とA
ND素子116のそれぞれの出力信号114a,114
bは、例えばインバータチェイン群118aとインバー
タチェイン群118bに入力されている。そして信号1
06aと信号106bはそれぞれインバータチェイン群
118a,118bとサポートバッファ102とを接続
しており、それぞれ信号線114a,114bに対応し
ている。インバータチェイン群118a,118bは、
118a−1〜118a−nや118b−1〜118b
−nなど多数のインバータチェイン素子の対を組み合わ
せて構成されており、これらインバータチェイン群11
8a,108bは予めマスタに多数段埋め込んでおく。
【0061】次に動作について説明する。実施の形態1
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構群103の内部のOR素子113やAND素子116
がセンスし、それぞれ信号線114a,114bはイン
バータチェイン群118a,118bに入力されてい
る。そのインバータチェイン群118a,118b内の
インバータチェイン素子の対118a−1〜118a−
n,118b−1〜118b−nから適当な遅延時間分
を出力でき、サポートバッファ群102への入力信号1
06a,106bと接続する。このサポートバッファ群
102を適宜時間をずらしたタイミングで制御すること
で、出力105における反射の影響を抑える機能を綿密
に分割して働くようにする。ここで、インバータチェイ
ン群118a,118b内のインバータチェイン素子の
対118a−1〜118a−n,118b−1〜118
b−nは、予めマスタに多数段埋め込んだものであり、
それぞれインバータチェイン群の遅延時間の選択をスラ
イス工程にて実施する。
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構群103の内部のOR素子113やAND素子116
がセンスし、それぞれ信号線114a,114bはイン
バータチェイン群118a,118bに入力されてい
る。そのインバータチェイン群118a,118b内の
インバータチェイン素子の対118a−1〜118a−
n,118b−1〜118b−nから適当な遅延時間分
を出力でき、サポートバッファ群102への入力信号1
06a,106bと接続する。このサポートバッファ群
102を適宜時間をずらしたタイミングで制御すること
で、出力105における反射の影響を抑える機能を綿密
に分割して働くようにする。ここで、インバータチェイ
ン群118a,118b内のインバータチェイン素子の
対118a−1〜118a−n,118b−1〜118
b−nは、予めマスタに多数段埋め込んだものであり、
それぞれインバータチェイン群の遅延時間の選択をスラ
イス工程にて実施する。
【0062】以上により、本発明によれば、一出力信号
に対し複数のサポートバッファを用い、メインバッファ
と組み合わせることにより、各遷移レベルに合わせてよ
りきめ細かな制御ができ、反射の影響による波形歪みを
抑える。更に、サポートバッファ制御のタイミングを生
成するインバータチェインによる遅延時間を、予めマス
タに埋め込んでいた多数段インバータチェインから選択
することが容易である。
に対し複数のサポートバッファを用い、メインバッファ
と組み合わせることにより、各遷移レベルに合わせてよ
りきめ細かな制御ができ、反射の影響による波形歪みを
抑える。更に、サポートバッファ制御のタイミングを生
成するインバータチェインによる遅延時間を、予めマス
タに埋め込んでいた多数段インバータチェインから選択
することが容易である。
【0063】実施の形態5.図14は実施の形態5によ
る出力バッファを構成した詳細回路図例であり、サポー
トバッファが一個のみである場合を代表として示す。図
において、119a,119bはセレクタ機構で、サポ
ートバッファコントロール機構群103内のOR素子1
13やAND素子116の出力114a,114bと、
インバータチェイン群118a,118bの各インバー
タチェイン素子の対と、外部からの入力信号線119a
−1〜119a−nと、サポートバッファ群102への
入力信号106a,106bとがそれぞれ接続されてい
る。信号線119a−1〜119a−nの入力パターン
により自由にインバータチェイン群118a,118b
との接続を行い設定された通りの遅延時間に対するイン
バータチェイン素子対を用いて、サポートバッファ群1
02への出力信号106a,106bを制御し、サポー
トバッファ群102を動作させる。そして信号106
a,106bはそれぞれ信号線114a,114bに対
応している。また、インバータチェイン群118a,1
18bは実施の形態4と同様に118a−1〜118a
−nや118b−1〜118b−nなど多数のインバー
タチェイン素子の対を組み合わせて構成されており、こ
れらインバータチェイン群118a,118bは予めマ
スタに多数段埋め込んでおく。
る出力バッファを構成した詳細回路図例であり、サポー
トバッファが一個のみである場合を代表として示す。図
において、119a,119bはセレクタ機構で、サポ
ートバッファコントロール機構群103内のOR素子1
13やAND素子116の出力114a,114bと、
インバータチェイン群118a,118bの各インバー
タチェイン素子の対と、外部からの入力信号線119a
−1〜119a−nと、サポートバッファ群102への
入力信号106a,106bとがそれぞれ接続されてい
る。信号線119a−1〜119a−nの入力パターン
により自由にインバータチェイン群118a,118b
との接続を行い設定された通りの遅延時間に対するイン
バータチェイン素子対を用いて、サポートバッファ群1
02への出力信号106a,106bを制御し、サポー
トバッファ群102を動作させる。そして信号106
a,106bはそれぞれ信号線114a,114bに対
応している。また、インバータチェイン群118a,1
18bは実施の形態4と同様に118a−1〜118a
−nや118b−1〜118b−nなど多数のインバー
タチェイン素子の対を組み合わせて構成されており、こ
れらインバータチェイン群118a,118bは予めマ
スタに多数段埋め込んでおく。
【0064】次に動作について説明する。実施の形態1
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構群103の内部のOR素子113やAND素子116
がセンスし、それぞれの信号線114a,114bがセ
レクタ機構119a,119bに入力されており、外部
からの入力信号119a−1〜119a−n及び119
b−1〜119b−nと組み合わせて、インバータチェ
イン群118a,118bへ信号が出力される。例え
ば、外部信号119a−1のみを有意にさせた場合、サ
ポートバッファコントロール機構群103内OR素子1
13の出力114a信号とサポートバッファ群102へ
の入力信号106aとの間に、インバータチェインを二
つ挟んだ分の遅延を生成するという機能がセレクタ機構
119aの働きである。ここで、インバータチェイン群
118a,118bのインバータチェイン素子の対11
9a−1〜119a−n及び119b−1〜119b−
nやセレクタ機構119a,119bは、予めマスタに
多数段埋め込んだものである。
で説明した動作と同様に、メインバッファ101が出力
している出力105をサポートバッファコントロール機
構群103の内部のOR素子113やAND素子116
がセンスし、それぞれの信号線114a,114bがセ
レクタ機構119a,119bに入力されており、外部
からの入力信号119a−1〜119a−n及び119
b−1〜119b−nと組み合わせて、インバータチェ
イン群118a,118bへ信号が出力される。例え
ば、外部信号119a−1のみを有意にさせた場合、サ
ポートバッファコントロール機構群103内OR素子1
13の出力114a信号とサポートバッファ群102へ
の入力信号106aとの間に、インバータチェインを二
つ挟んだ分の遅延を生成するという機能がセレクタ機構
119aの働きである。ここで、インバータチェイン群
118a,118bのインバータチェイン素子の対11
9a−1〜119a−n及び119b−1〜119b−
nやセレクタ機構119a,119bは、予めマスタに
多数段埋め込んだものである。
【0065】以上により、本発明によれば、一出力信号
に対し複数のサポートバッファを用い、メインバッファ
と組み合わせることにより、各遷移レベルに合わせてよ
りきめ細かな制御ができ、反射の影響による波形歪みを
抑えると共に、サポートバッファ制御のタイミングを生
成するインバータチェインによる遅延時間を、予めマス
タに埋め込んでいた多数段インバータチェインとセレク
タを用いて外部から選択することが容易である。
に対し複数のサポートバッファを用い、メインバッファ
と組み合わせることにより、各遷移レベルに合わせてよ
りきめ細かな制御ができ、反射の影響による波形歪みを
抑えると共に、サポートバッファ制御のタイミングを生
成するインバータチェインによる遅延時間を、予めマス
タに埋め込んでいた多数段インバータチェインとセレク
タを用いて外部から選択することが容易である。
【0066】
【発明の効果】以上のようにこの発明の請求項1又は請
求項2によれば、メインバッファが定常的に出力してい
る伝送線出力をフィードバックさせることで、メインバ
ッファに対し並列に接続している複数のサポートバッフ
ァのサポートバッファコントロール機構が絶えずセンス
しており、伝送線出力の細かなレベル遷移状態を直接検
知でき、サポートバッファコントロール機構はサポート
バッファをレベル遷移状態に合わせて、反射による影響
を抑えるよう制御し、伝送線出力のレベル遷移をなめら
かに行なえるとともに、伝送路の負荷状態により変化す
る遷移特性に対して、自律的及びダイナミックに適応す
ることが可能となる効果がある。
求項2によれば、メインバッファが定常的に出力してい
る伝送線出力をフィードバックさせることで、メインバ
ッファに対し並列に接続している複数のサポートバッフ
ァのサポートバッファコントロール機構が絶えずセンス
しており、伝送線出力の細かなレベル遷移状態を直接検
知でき、サポートバッファコントロール機構はサポート
バッファをレベル遷移状態に合わせて、反射による影響
を抑えるよう制御し、伝送線出力のレベル遷移をなめら
かに行なえるとともに、伝送路の負荷状態により変化す
る遷移特性に対して、自律的及びダイナミックに適応す
ることが可能となる効果がある。
【0067】この発明の請求項3によれば、一つの伝送
線出力のレベル遷移時のタイミングの検出を、複数のサ
ポートバッファで綿密に分割して行うため、伝送線出力
特性の制御をきめ細かく実現でき、かつ、負荷状態によ
り変化する遷移特性にも充分適応可能な回路を得ること
ができる。
線出力のレベル遷移時のタイミングの検出を、複数のサ
ポートバッファで綿密に分割して行うため、伝送線出力
特性の制御をきめ細かく実現でき、かつ、負荷状態によ
り変化する遷移特性にも充分適応可能な回路を得ること
ができる。
【0068】この発明の請求項4によれば、一つの出力
信号に対してサポートバッファを複数個設けただけでな
く、更にそのサポートバッファのドライブ特性をそれぞ
れ異なるようにしたので、駆動能力の大きいメインバッ
ファに比べ小駆動能力のサポートバッファでタイミング
制御を、よりきめ細かく制御でき、伝送線の反射の影響
に対し充分に対応し、なめらかな出力波形のバッファを
得ることができる。
信号に対してサポートバッファを複数個設けただけでな
く、更にそのサポートバッファのドライブ特性をそれぞ
れ異なるようにしたので、駆動能力の大きいメインバッ
ファに比べ小駆動能力のサポートバッファでタイミング
制御を、よりきめ細かく制御でき、伝送線の反射の影響
に対し充分に対応し、なめらかな出力波形のバッファを
得ることができる。
【0069】この発明の請求項5によれば、出力バッフ
ァ回路を構成する上で、遅延回路として使用しているイ
ンバータチェインを、マスタに予め多数段埋め込んでお
り、それらから必要な分だけを選択することが容易であ
るため、各出力信号のドライブ特性を決定する時期を、
設計工程では遅い時期であるマスタスライス工程の直前
まで引き延ばすことができ、設計工程に余裕が得られる
効果がある。
ァ回路を構成する上で、遅延回路として使用しているイ
ンバータチェインを、マスタに予め多数段埋め込んでお
り、それらから必要な分だけを選択することが容易であ
るため、各出力信号のドライブ特性を決定する時期を、
設計工程では遅い時期であるマスタスライス工程の直前
まで引き延ばすことができ、設計工程に余裕が得られる
効果がある。
【0070】この発明の請求項6によれば、出力バッフ
ァ回路を構成する上で、遅延回路として使用しているイ
ンバータチェインと、そのインバータチェインを自由に
選択できるセレクタとを予めマスタに埋め込んでおり、
出力伝送線の遷移レベルに合わせて、一つの出力信号に
対し複数のサポートバッファをよりきめ細かな制御がで
きるよう、セレクタへ外部から信号線を与えることが可
能な構成にしている。従って、半導体集積回路の完成後
にシステムに合わせて最適な特性に変更することが可能
で、本集積回路のプロセスのばらつきをシステム検証フ
ェーズにおいて救済することができ、高信頼、高機能、
高性能の集積回路の実現を可能とする効果がある。
ァ回路を構成する上で、遅延回路として使用しているイ
ンバータチェインと、そのインバータチェインを自由に
選択できるセレクタとを予めマスタに埋め込んでおり、
出力伝送線の遷移レベルに合わせて、一つの出力信号に
対し複数のサポートバッファをよりきめ細かな制御がで
きるよう、セレクタへ外部から信号線を与えることが可
能な構成にしている。従って、半導体集積回路の完成後
にシステムに合わせて最適な特性に変更することが可能
で、本集積回路のプロセスのばらつきをシステム検証フ
ェーズにおいて救済することができ、高信頼、高機能、
高性能の集積回路の実現を可能とする効果がある。
【図1】 この発明の実施の形態1による出力バッファ
方式を示すブロック構成図である。
方式を示すブロック構成図である。
【図2】 この発明の実施の形態1による出力バッファ
方式の詳細回路図である。
方式の詳細回路図である。
【図3】 この発明の実施の形態1による出力バッファ
方式のタイミング例を示す図である。
方式のタイミング例を示す図である。
【図4】 この発明の実施の形態1による出力バッファ
方式における出力が「L」から「H」へ遷移するタイミ
ングを示す図である。
方式における出力が「L」から「H」へ遷移するタイミ
ングを示す図である。
【図5】 この発明の実施の形態1による出力バッファ
方式における出力が「H」から「L」へ遷移するタイミ
ングを示す図である。
方式における出力が「H」から「L」へ遷移するタイミ
ングを示す図である。
【図6】 この発明の実施の形態1による出力バッファ
方式における出力が「Z」から「H」へ遷移するタイミ
ングを示す図である。
方式における出力が「Z」から「H」へ遷移するタイミ
ングを示す図である。
【図7】 この発明の実施の形態1による出力バッファ
方式における出力が「Z」から「L」へ遷移するタイミ
ングを示す図である。
方式における出力が「Z」から「L」へ遷移するタイミ
ングを示す図である。
【図8】 この発明の実施の形態1による出力バッファ
方式における出力が「H」から「Z」へ遷移するタイミ
ングを示す図である。
方式における出力が「H」から「Z」へ遷移するタイミ
ングを示す図である。
【図9】 この発明の実施の形態1による出力バッファ
方式における出力が「L」から「Z」へ遷移するタイミ
ングを示す図である。
方式における出力が「L」から「Z」へ遷移するタイミ
ングを示す図である。
【図10】 この発明の実施の形態2による出力バッフ
ァ方式を示すブロック構成図である。
ァ方式を示すブロック構成図である。
【図11】 この発明の実施の形態2による出力バッフ
ァ方式における出力が「L」から「H」へ遷移するタイ
ミングを示す図である。
ァ方式における出力が「L」から「H」へ遷移するタイ
ミングを示す図である。
【図12】 この発明の実施の形態3による出力バッフ
ァ方式を示すブロック構成図である。
ァ方式を示すブロック構成図である。
【図13】 この発明の実施の形態4による出力バッフ
ァ方式の詳細回路図である。
ァ方式の詳細回路図である。
【図14】 この発明の実施の形態5による出力バッフ
ァ方式の詳細回路図である。
ァ方式の詳細回路図である。
【図15】 従来のバスドライバを含む回路系の回路図
である。
である。
【図16】 従来の出力バッファ回路図である。
【図17】 従来の半導体集積回路図である。
【図18】 従来の可変遅延回路図である。
【図19】 従来の半導体集積回路図である。
101 メインバッファ、102 サポートバッファ、
103 サポートバッファコントロール群、115 デ
ィレイ素子、118a,118b インバータチェイン
群、119a,119b セレクタ機構。
103 サポートバッファコントロール群、115 デ
ィレイ素子、118a,118b インバータチェイン
群、119a,119b セレクタ機構。
Claims (6)
- 【請求項1】 定常的にドライブする小電流出力のメイ
ンバッファと、それと並列に接続した小電流出力のサポ
ートバッファと、それら二つのバッファ群が出力する出
力伝送線と、上記出力伝送線のレベルにセンスして、当
該伝送線のレベル遷移時にのみ上記サポートバッファを
動作させるサポートバッファコントロール群を備え、上
記伝送線出力のレベル遷移を制御することを特徴とする
出力バッファ。 - 【請求項2】 定常的にドライブする小電流出力のメイ
ンバッファと、それと並列に接続した小電流出力のサポ
ートバッファと、それら二つのバッファ群が出力する出
力伝送線と、上記メインバッファの出力を入力しかつこ
の信号を所定時間遅延させたものを上記サポートバッフ
ァに入力させ、上記サポートバッファの出力を制御する
サポートバッファコントロール群とを備えたことを特徴
とする出力バッファ。 - 【請求項3】 定常的にドライブする小電流出力のメイ
ンバッファと並列に接続する小電流出力サポートバッフ
ァを複数設けたことを特徴とする請求項1又は請求項2
記載の出力バッファ。 - 【請求項4】 サポートバッファのドライブ特性をそれ
ぞれ異なるようにしたことを特徴とする請求項3記載の
出力バッファ。 - 【請求項5】 インバータチェイン群により遅延させた
信号をサポートバッファに入力させたことを特徴とする
請求項1から請求項4のいずれか1項に記載の出力バッ
ファ。 - 【請求項6】 インバータチェイン群により遅延させる
信号をセレクタ機構により選択させたことを特徴とする
請求項5記載の出力バッファ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7345521A JPH09162719A (ja) | 1995-12-08 | 1995-12-08 | 出力バッファ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7345521A JPH09162719A (ja) | 1995-12-08 | 1995-12-08 | 出力バッファ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09162719A true JPH09162719A (ja) | 1997-06-20 |
Family
ID=18377153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7345521A Pending JPH09162719A (ja) | 1995-12-08 | 1995-12-08 | 出力バッファ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09162719A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002319856A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路装置 |
KR20030042270A (ko) * | 2001-11-22 | 2003-05-28 | 삼성전자주식회사 | 연산 증폭기의 출력 전압의 범위를 개선시키는 출력 회로 |
US6586973B2 (en) | 1999-05-21 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
JP2005115365A (ja) * | 2003-10-07 | 2005-04-28 | Samsung Electronics Co Ltd | Tft−lcdの駆動のためのハイスルーレート増幅回路 |
US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
JP2007209030A (ja) * | 2007-04-23 | 2007-08-16 | Fujitsu Ltd | ドライバ回路装置及びドライバ駆動方法 |
-
1995
- 1995-12-08 JP JP7345521A patent/JPH09162719A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6586973B2 (en) | 1999-05-21 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
JP2002319856A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路装置 |
KR20030042270A (ko) * | 2001-11-22 | 2003-05-28 | 삼성전자주식회사 | 연산 증폭기의 출력 전압의 범위를 개선시키는 출력 회로 |
WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
US7149271B2 (en) | 2002-03-29 | 2006-12-12 | Fujitsu Limited | Driver driving method, driver circuit, transmission method using driver, and control circuit |
JP2005115365A (ja) * | 2003-10-07 | 2005-04-28 | Samsung Electronics Co Ltd | Tft−lcdの駆動のためのハイスルーレート増幅回路 |
JP2007209030A (ja) * | 2007-04-23 | 2007-08-16 | Fujitsu Ltd | ドライバ回路装置及びドライバ駆動方法 |
JP4510048B2 (ja) * | 2007-04-23 | 2010-07-21 | 富士通株式会社 | ドライバ回路装置及びドライバ駆動方法 |
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