JP4077141B2 - デザインルール作成方法、デザインルール作成システム及び記録媒体 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置におけるデザインルール作成方法等に関する。
【０００２】
【従来の技術】
近年の半導体集積回路の製造技術の進歩は目覚しく、最小加工寸法０．２０μｍサイズの半導体集積回路が量産されている。このような微細化は、マスクプロセス技術、光リソグラフィ技術及びエッチング技術等の微細パターン形成技術の飛躍的な進歩によって実現されている。
【０００３】
パターンサイズが十分大きい時代には、所望のＬＳＩパターンの平面形状をそのまま設計パターンとして描き、この設計パターンに忠実なマスクパターンを作成すればよかった。このマスクパターンを投影光学系によってウエハ上のフォトレジストに転写し、現像されたフォトレジストをマスクとしてエッチングを行うことにより、ほぼ設計パターン通りのパターンをウエハ上に形成することができた。
【０００４】
しかしながら、パターンの微細化が進むにつれて各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならないという問題が生じてきている。このような問題を解決するために、各プロセスでの変換差を考慮して、最終仕上り寸法が設計パターン寸法通りになるように、設計パターンと異なるマスクパターンを作成する手法（以下、マスクデータ処理と言う）が重要になってきている。
【０００５】
マスクデータ処理には、図形演算処理或いはデザインルールチェッカー（Ｄ．Ｒ．Ｃ．）等によってマスクパターンを変化させるＭＤＰ（マスク・データ・プロセシング／プリパレーシング）処理、さらには光近接効果（ＯＰＥ）を補正するためのＯＰＣ（光近接効果補正）処理等がある。これらの処埋を行うことによって、最終仕上り寸法が所望の寸法通りになるようにマスクパターンを適切に補正することが可能である。
【０００６】
しかしながら、ロジックデバイスのようにより一層のＴＡＴ（ターン・アラウンド・タイム）が要求されるデバイスにおいては、マスクデータ処理に要する処理時間の増大が、そのままＴＡＴを増大させる原因となる。マスクデータ処理の負担を減らしてデバイスを作成するためには、デザインルール（Ｄ．Ｒ．）の緩和が必要となるが、デザインルールの緩和によってチップサイズが増大し、競争力の低下を招くおそれがある。
【０００７】
ＴＡＴの向上とチップサイズの縮小とを両立させるためには、デザインルールの緩和及びマスクデータ処理負荷の低減に関して、設計者とプロセス開発者との間で綿密に議論することが重要になる。しかし、セル或いはマクロコア等のライブラリ開発に多くの時間を要するロジックデバイスにおいては、プロセスが完全に決まっていない早い時期に、リソグラフィシミュレータ等を用いてデザインルールを決定する必要がある。設計者は、決められたデザインルールに基づいてライブラリ開発を行うが、一旦ライブラリ開発を始めた後にデザインルールを変更すると、設計者が再度設計変更をしなければならず、そのための負担が非常に大きくなってしまう。
【０００８】
このような問題を解決するために、デザインルールの変更に簡便に対応できるコンパクションツールが提案されている（例えば、特開平３−１０８７３８号公報、特開平８−２８７９５９号公報）。このコンパクションツールは、デザインルールが変更された場合に、変更後のデザインルールを満たすように設計パターンを個別に縮小或いは変形させることが可能なツールであり、今後のロジックデバイスのライブラリ開発において非常に重要なツールになると予測される。
【０００９】
一方、デザインルールを決定する際には、実際のデバイスパターンに近い基本的なパターンを作成し、そのパターンからリソグラフィシミュレーション等によって最終仕上り形状を予測し、その予測結果に基づいてデザインルールを決定するという作業を行っている。
【００１０】
しかしながら、デザインルール決定に用いるパターンは、実際のデバイスパターンをすべて反映しているとは限らない。そのため、実際に作成されたデバイスパターンは、シミュレーションで予測しきれていない箇所で所望通りに作成されない場合が生じる。また、デザインルール数の増加及びプロセス手法の選択肢の増加や、データ処理手法の複雑化に伴い、個々のデザインルールを決定するためには様々な要因を考慮する必要があり、デザインルール決定までに多大な労力が必要となる。さらに、プロセス手法やデータ処理手法をデザインルール提示までに決定できない場合もあるため、プロセス手法やデータ処理手法に応じて複数のデザインルールを準備しておく必要もある。
【００１１】
【発明が解決しようとする課題】
このように、デザインルールの変更に簡便に対応できるコンパクションツールが提案されているが、コンパクションツールで処理を行う際には予めデザインルールを決定しておく必要がある。しかしながら、デザインルールの決定に際しては上述したような種々の難点が存在するため、デザインルール決定までに多大な時間と労力が必要となる。また、決定されたデザインルールも必ずしも最適なものとは限らず、コンパクションツールによってコンパクションされた設計パターンを用いて実際のデバイスパターンを作成したときに、所望のデバイスパターンが得られないおそれがある。
【００１２】
本発明は、上記従来の課題に対してなされたものであり、多大な時間や労力を必要とせずに、最適なデザインルールを容易に得ることが可能なデザインルール作成方法等を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明は、半導体集積回路装置の設計レイアウトに対するデザインルールを決定するためのデザインルール作成方法であって、規定されたデザインルールを満たすようにして半導体集積回路装置の設計レイアウトのコンパクションを行う工程と、コンパクション工程によってコンパクションされた設計レイアウトに基づいて、半導体集積回路装置が形成されるウエハ上におけるパターンの仕上がり形状を予測する工程と、予測工程によって予測された仕上がり形状とコンパクション工程によってコンパクションされた設計レイアウトとを比較する工程と、比較工程によって得られた評価結果が予め与えられた基準を満たすか否かを判断する工程と、前記評価結果が予め与えられた基準を満たしていないと判断された場合にデザインルールを変更する工程と、変更されたデザインルールを前記コンパクション工程における新たなデザインルールとして規定する工程と、を有することを特徴とする。
【００１４】
前記仕上がり形状を予測する工程は、前記コンパクション工程によってコンパクションされた設計レイアウトのデータをフォトリソグラフィ用マスクデータ又は電子ビームリソグラフィ用データに変換したデータを用いて行われることが好ましい。
【００１５】
前記仕上がり形状を予測する工程は、ウエハ表面の露光状態を算出するための予測モデル、レジスト現像後の仕上がり形状を算出するための予測モデル又はウエハ加工後の仕上がり形状を算出するための予測モデルの少なくとも一つの予測モデルを用いて行われることが好ましい。
【００１６】
本発明によれば、規定されたデザインルールを満たすようにして設計レイアウトのコンパクションを行い、コンパクションされた設計レイアウトに基づいてウエハ上におけるパターンの仕上がり形状を予測し、その予測結果に基づいて変更されたデザインルールを新たなデザインルールとしてコンパクション工程にフィードバックすることにより、従来費やしていた多大な時間や労力を大幅に低減することができ、精度の高いデザインルールを容易に得ることが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１８】
図１は、本発明の実施形態に係るデザインルール作成システムの概念を示した機能ブロック図である。
【００１９】
本システムでは、設計レイアウト面積をできるだけ小さくするように設計レイアウトのコンパクションを行うコンパクションツール１１と、設計レイアウトに基づいて半導体ウエハ上での最終的な仕上がり平面形状を予測するシミュレータ１２とが共存している。
【００２０】
コンパクションツール１１には、デザインルールを規定するデザインルール制約ファイル１３と、デザインルール算出のために用いられるデザインルール作成用パターン１４とが入力されるようになっている。コンパクションツール１１では、デザインルール作成用パターン１４を、デザインルール制約ファイル１３で規定されたデザインルールに従ってコンパクションし、コンパクション後のパターンがシミュレータ１２に出力される。
【００２１】
シミュレータ１２には、所定のパターンを露光装置によってウエハ上に形成されたレジストに転写する際のウエハ上の露光状態を算出するためのリソグラフィシミュレータ（光強度シミュレータ或いは電子ビーム露光シミュレータ等）の他、ウエハ上に形成されたレジストにパターンを転写して現像処理を行った後の仕上がり形状を算出するためのシミュレータ、及び現像処理後のレジストパターンを用いてウエハの表面領域をパターン加工（エッチング）した後の仕上がり形状を算出するためのシミュレータが含まれている。このシミュレータ１２により、あるプロセス条件を選択した場合のウエハ表面の最終仕上り平面形状が予測される。
【００２２】
また、本システムでは、コンパクションされたパターンのデータをフォトリソグラフィ用マスクデータ又は電子ビームリソグラフィ用データに変換し、変換後のデータを用いてシミュレーションを行うことができるようになっている。本システムには、ＭＤＰ処理やＯＰＣ処理等のマスクデータ処理を行うマスクデータ処理システム１５が搭載されており、コンパクションツール１１によってコンパクションされた設計パターンに対してマスクデータ処理を施すことができるようになっている。このようにマスクデータ処理を施したパターンに対してシミュレーションを行うことにより、現実に可能なマスクデータ処理と達成可能なデザインルールとの関係を明確にすることができる。
【００２３】
シミュレータ１２によって予測された最終的な仕上がり形状と、コンパクションツール１１によってコンパクションされた設計パターンとは、比較・評価手段１６によって比較され、比較結果に基づいて得られる評価値と予め与えられた基準値１７との大小関係等が判定手段１８によって判定されるようになっている。判定結果が所定の条件を満たしている場合には、デザインルール決定手段１９により、先に規定されたデザインルールが目的とするデバイスのデザインルールとして決定される。判定結果が所定の条件を満たしていない場合には、先に規定されたデザインルールをデザインルール変更手段２０によって新たなデザインルールに変更し、新たなデザインルールがデザインルール制約ファイル１３にフィードバックされるようになっている。
【００２４】
次に、本発明の実施形態に係るデザインルール作成システムの動作を図２に示したフローチャートを参照して説明する。
【００２５】
まず、デザインルール制約ファイルとデザインルール作成用パターンとをコンパクションツールに入力し、デザインルール制約ファイルで指定されたデザインルールを満たすようにしてデザインルール作成用パターンのコンパクションを行う（Ｓ１）。デザインルール制約ファイルで初期値として用いるデザインルールには、例えば前世代のデザインルールを一律にシュリンクしたもの等を用いることができる。また、デザインルール作成用パターンは、実際に作成するデバイスパターンと同様なパターンであることが望ましく、例えばロジックデバイスにおいてはスタンダードセルパターン等を用いることが望ましい。より規摸が大きい場合には、Ｐ＆Ｒ工程によって上層の配線も行われているロジックデバイスパターンを用いることが望ましい。
【００２６】
続いて、コンパクションされたパターンに対して、マスクデータ処理を行う（Ｓ２）。想定されるＭＤＰ処理やＯＰＣ処理がレイヤー毎に異なるため、現実の処理実力とＴＡＴとを考慮しながらマスクデータ処理方法を決定する。
【００２７】
次に、システムに搭載されたシミュレータを用いて、マスクデータ処理によって作成されたマスクパターンから最終仕上り形状を予測する（Ｓ３）。
【００２８】
続いて、最終仕上り形状とコンパクション後の設計パターンとから、例えば、線幅の仕上り寸法の所望寸法からのずれ量や、ライン端における仕上り寸法の後退量（shortening量）等の部分的な評価値を算出する。また、チップ面積やコンパクションによるシュリンク率等も評価値として算出する（Ｓ４）。
【００２９】
続いて、各評価値毎に予め定められた基準評価値を入力し（Ｓ５）、算出された評価値と基準評価値とを比較し、評価値が基準評価値を満たしているかどうかを判断する（Ｓ６）。評価値が基準評価値を満たしている場合には、先に規定されたデザインルールが目的とするデバイスのデザインルールとして決定される（Ｓ７）。
【００３０】
続いて、算出された評価値に影響を与えているデザインルールが、複数のデザインルールのなかのどのデザインルールであるかを判断し、該デザインルールを抽出する（Ｓ８）。例えば、ゲート層が拡散層から突き出ている部分のshortening量が、その基準評価値よりも大きい場合には、ゲート先端部から拡散層までの距離を規定しているデザインルールを、基準評価値を満たすように大きくする。また、コンタクトホ−ルが拡散層の角部に落ちる場合には、拡散層角部での仕上り形状のラウンディングによってコンタクトホールと拡散層との導電がとれないおそれがあるので、拡散層の端からコンタクトホールまでの距離を規定しているデザインルールを、基準評価値を満たすように大きくする。また、デバイス上でチップサイズを規定している道筋を調べ、その道筋に影響を及ぼしているデザインルールを抽出する。
【００３１】
このようにして、抽出されたデザインルールを基準評価値を満たすような方向に変更した後、変更されたデザインルールをデザインルール制約ファイルにフィードバックし、少なくとも１以上の評価値が基準評価値を満たすようにデザインルール制約ファイルのデザインルールを変更する（Ｓ９）。
【００３２】
以上のようにして、目的としている評価値が基準評価値を満たすまで、上述した各工程を繰り返し行う。
【００３３】
なお、上述したデザインルール作成方法は、例えば磁気ディスク等の記録媒体に記録されたプログラムを読み込み、このプログラムによって動作が制御されるコンピュータ等の制御手段によって実現することが可能である。
【００３４】
このように、本実施形態によれば、デザインルールの数値を実際のデバイスパターンを用いて算出することができるため、実際のプロセスに適合した高精度なデザインルールを短時間に算出することができる。また、実際のデバイスで行われると想定されるマスクデータ処理をも考慮したデザインルールであるため、マスクデータ処理時間と、デザインルールの緩和によるチップサイズの増大とのバランスを取ることが可能となる。また、基準評価値を設けることにより、ＯＫかＮＧかの判断が容易になり、デザインルールに対する数値化が容易になる。さらに、評価値に対して影響を及ぼすデザインルールを判別することにより、どのデザインルールを厳しくするべきか、逆にどのデザインルールを緩くしてもよいかの判断が容易になるため、プロセス処理やマスクデータ処理として注力するべきパターンを容易に判断することが可能になる。
【００３５】
なお、デザインルールの作成に際し、上述した実施形態ようにコンパクションツールとシミュレータを用いる他、さらに実際のマスク作成や転写実験などの補充を行うようにしてもよい。
【００３６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００３７】
【発明の効果】
本発明によれば、デザインルール作成に際して、多大な時間や労力を必要とせずに、最適なデザインルールを容易に得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るデザインルール作成システムの概念を示した機能ブロック図。
【図２】本発明の実施形態に係るデザインルール作成システムの動作を示したフローチャート。
【符号の説明】
１１…コンパクションツール
１２…シミュレータ
１３…デザインルール制約ファイル
１４…デザインルール作成用パターン
１５…マスクデータ処理システム
１６…比較・評価手段
１７…基準値
１８…判定手段
１９…デザインルール決定手段
２０…デザインルール変更手段

Claims (25)

  1. 半導体集積回路装置の設計レイアウトに対するデザインルールを決定するためのデザインルール作成方法であって、
    規定されたデザインルールを満たすようにして半導体集積回路装置の設計レイアウトのコンパクションを行う工程と、
    コンパクション工程によってコンパクションされた設計レイアウトに基づいて、半導体集積回路装置が形成されるウエハ上におけるパターンの仕上がり形状を予測する工程と、
    予測工程によって予測された仕上がり形状とコンパクション工程によってコンパクションされた設計レイアウトとを比較する工程と、
    比較工程によって得られた評価結果が予め与えられた基準を満たすか否かを判断する工程と、
    前記評価結果が予め与えられた基準を満たしていないと判断された場合にデザインルールを変更する工程と、
    変更されたデザインルールを前記コンパクション工程における新たなデザインルールとして規定する工程と、
    を有することを特徴とするデザインルール作成方法。
  2. 前記仕上がり形状を予測する工程は、前記コンパクション工程によってコンパクションされた設計レイアウトのデータをフォトリソグラフィ用マスクデータ又は電子ビームリソグラフィ用データに変換したデータを用いて行われる
    ことを特徴とする請求項１に記載のデザインルール作成方法。
  3. 前記仕上がり形状を予測する工程は、ウエハ表面の露光状態を算出するための予測モデル、レジスト現像後の仕上がり形状を算出するための予測モデル又はウエハ加工後の仕上がり形状を算出するための予測モデルの少なくとも一つの予測モデルを用いて行われる
    ことを特徴とする請求項１に記載のデザインルール作成方法。
  4. 前記デザインルールは、半導体集積回路装置の異なる層に含まれるパターン間の距離を規定するものである
    ことを特徴とする請求項１に記載のデザインルール作成方法。
  5. 半導体集積回路装置の設計レイアウトに対するデザインルールを決定するためのデザインルール作成システムであって、
    規定されたデザインルールを満たすようにして半導体集積回路装置の設計レイアウトのコンパクションを行うコンパクション手段と、
    前記コンパクション手段によってコンパクションされた設計レイアウトに基づいて、半導体集積回路装置が形成されるウエハ上におけるパターンの仕上がり形状を予測する予測手段と、
    前記予測手段によって予測された仕上がり形状と前記コンパクション手段によってコンパクションされた設計レイアウトとを比較する比較手段と、
    前記比較手段によって得られた評価結果が予め与えられた基準を満たすか否かを判断する判断手段と、
    前記判断手段によって前記評価結果が予め与えられた基準を満たしていないと判断された場合にデザインルールを変更する変更手段と、
    前記変更手段によって変更されたデザインルールを前記コンパクション手段における新たなデザインルールとして規定する手段と、
    を有することを特徴とするデザインルール作成システム。
  6. 前記予測手段による仕上がり形状の予測は、前記コンパクション手段によってコンパクションされた設計レイアウトのデータをフォトリソグラフィ用マスクデータ又は電子ビームリソグラフィ用データに変換したデータを用いて行われる
    ことを特徴とする請求項５に記載のデザインルール作成システム。
  7. 前記予測手段による仕上がり形状の予測は、ウエハ表面の露光状態を算出するための予測モデル、レジスト現像後の仕上がり形状を算出するための予測モデル又はウエハ加工後の仕上がり形状を算出するための予測モデルの少なくとも一つの予測モデルを用いて行われる
    ことを特徴とする請求項５に記載のデザインルール作成システム。
  8. 前記デザインルールは、半導体集積回路装置の異なる層に含まれるパターン間の距離を規定するものである
    ことを特徴とする請求項５に記載のデザインルール作成システム。
  9. 請求項１乃至４のいずれかに記載のデザインルール作成方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
  10. 規定されたデザインルールを満たすようにして半導体集積回路装置の設計レイアウトのコンパクションを行う工程と、
    コンパクション工程によってコンパクションされた設計レイアウトに基づいて、半導体集積回路装置が形成されるウエハ上におけるパターンの仕上がり形状を予測する工程と、
    予測工程によって予測された仕上がり形状とコンパクション工程によってコンパクションされた設計レイアウトとを比較する工程と、
    比較工程によって得られた評価結果が予め与えられた基準を満たすか否かを判断する工程と、
    前記評価結果が予め与えられた基準を満たしていないと判断された場合にデザインルールを変更する工程と、
    を有することを特徴とする半導体集積回路装置の設計方法。
  11. 前記仕上がり形状を予測する工程は、前記コンパクション工程によってコンパクションされた設計レイアウトのデータをフォトリソグラフィ用マスクデータ又は電子ビームリソグラフィ用データに変換したデータを用いて行われる
    ことを特徴とする請求項１０に記載の半導体集積回路装置の設計方法。
  12. 前記仕上がり形状を予測する工程は、ウエハ表面の露光状態を算出するための予測モデル、レジスト現像後の仕上がり形状を算出するための予測モデル又はウエハ加工後の仕上がり形状を算出するための予測モデルの少なくとも一つの予測モデルを用いて行われる
    ことを特徴とする請求項１０に記載の半導体集積回路装置の設計方法。
  13. 前記デザインルールは、半導体集積回路装置の異なる層に含まれるパターン間の距離を規定するものである
    ことを特徴とする請求項１０に記載の半導体集積回路装置の設計方法。
  14. 請求項１又は１０の方法によって得られたデザインルールを用いて設計されたレイアウトパターンを有することを特徴とする半導体集積回路装置用のレイアウト。
  15. 前記レイアウトパターンにはスタンダードセルパターンが含まれる
    ことを特徴とする請求項１４に記載の半導体集積回路装置用のレイアウト。
  16. 前記レイアウトパターンにはＰ＆Ｒ用のパターンが含まれる
    ことを特徴とする請求項１４に記載の半導体集積回路装置用のレイアウト。
  17. 前記デザインルールは、半導体集積回路装置の異なる層に含まれるパターン間の距離を規定するものである
    ことを特徴とする請求項１４に記載の半導体集積回路装置用のレイアウト。
  18. 規定されたデザインルールを満たすようにして半導体集積回路装置の設計レイアウトのコンパクションを行う工程と、
    コンパクション工程によってコンパクションされた設計レイアウトに基づいて、半導体集積回路装置が形成されるウエハ上におけるパターンの仕上がり形状を予測する工程と、
    予測工程によって予測された仕上がり形状とコンパクション工程によってコンパクションされた設計レイアウトとを比較する工程と、
    比較工程によって得られた評価結果が予め与えられた基準を満たすか否かを判断する工程と、
    前記評価結果が予め与えられた基準を満たしていないと判断された場合にデザインルールを変更する工程と、
    前記評価結果が予め与えられた基準を満たしていると判断された場合に、その時点で規定されているデザインルールを最終的なデザインルールとして決定する工程と、
    前記決定された最終的なデザインルールを用いて半導体集積回路装置のレイアウトパターンを設計する工程と、
    を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
  19. 前記仕上がり形状を予測する工程は、前記コンパクション工程によってコンパクションされた設計レイアウトのデータをフォトリソグラフィ用マスクデータ又は電子ビームリソグラフィ用データに変換したデータを用いて行われる
    ことを特徴とする請求項１８に記載の半導体集積回路装置のレイアウト設計方法。
  20. 前記仕上がり形状を予測する工程は、ウエハ表面の露光状態を算出するための予測モデル、レジスト現像後の仕上がり形状を算出するための予測モデル又はウエハ加工後の仕上がり形状を算出するための予測モデルの少なくとも一つの予測モデルを用いて行われる
    ことを特徴とする請求項１８に記載の半導体集積回路装置のレイアウト設計方法。
  21. 前記レイアウトパターンにはスタンダードセルパターンが含まれる
    ことを特徴とする請求項１８に記載の半導体集積回路装置のレイアウト設計方法。
  22. 前記レイアウトパターンにはＰ＆Ｒ用のパターンが含まれる
    ことを特徴とする請求項１８に記載の半導体集積回路装置のレイアウト設計方法。
  23. 前記デザインルールは、半導体集積回路装置の異なる層に含まれるパターン間の距離を規定するものである
    ことを特徴とする請求項１８に記載の半導体集積回路装置のレイアウト設計方法。
  24. 請求項１８に記載のレイアウト設計方法によって設計されたレイアウトパターンに対応したパターンをフォトレジストに転写する工程を有することを特徴とする半導体装置の製造方法。
  25. 前記デザインルールは、半導体集積回路装置の異なる層に含まれるパターン間の距離を規定するものである
    ことを特徴とする請求項２４に記載の半導体装置の製造方法。
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