JP3895851B2

JP3895851B2 - マスクパターン補正方法

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Publication number: JP3895851B2
Application number: JP33876297A
Authority: JP
Inventors: 耕治橋本; 寿子青山; 壮一井上; 和子山元; 幸子小林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-09
Filing date: 1997-12-09
Publication date: 2007-03-22
Anticipated expiration: 2017-12-09
Also published as: US6060368A; JPH11174658A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置製造に於けるリソグラフィー工程で用いられる露光用マスクのマスクパターン補正方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの進歩に伴い、トランジスタの高速化、高集積化に対する要求が年々厳しくなってきている。高速トランジスタの一例としては、例えば図７に示されるような、埋め込みチャネル（ｂｕｒｉｅｄｃｈａｎｎｅｌ）型ＭＯＳトランジスタが、一般的に知られている。
【０００３】
埋め込みチャネル型ＭＯＳトランジスタでは、図７に示されるように、イオン注入等により、半導体表面に基板１とは反対の導電型である浅いｎ型層２が形成される。しかしながら、ｎ型層を形成しただけてはデプリーション型のＭＯＳトランジスタとなってしまうため、通常、仕事関数差等を利用してチャネルをカットしてエンハンスメント型の埋め込みチャネルＭＯＳトランジスタとする。
【０００４】
エンハンスメント型とするために良く用いられるのは、ｎチャネル素子に対してｐ⁺ 型多結晶Ｓｉゲート電極３を用い、ｐチャネル素子に対してｎ⁺ 型多結晶Ｓｉゲート電極を用いるというように、トランジスタの種類によってゲート材料を変える方法である。
【０００５】
このようなＭＯＳトランジスタでは、図８に示されるように、電流を通すチャネルが半導体表面から少し内部に入ったところに形成される。そのため、チャネル内の電子は表面散乱の影響を受けず、バルクに近い移動度で動くことができる。また、ドレイン側のｎ型層表面には空乏層が広がるため、ゲート−ドレイン間の容量も小さくなる。そのため、素子の高速化及び電流駆動能力の向上が期待できる。
【０００６】
また、チャネル領域とソース及びドレインの間にはｐｎ接合が存在しないため、アバランシユ崩壊が起こりにくく、短チャネルＭＯＳデバイスで大きな問題となるホットキャリア注入による特性変動も少ないという利点もある。
【０００７】
以上、様々な面で利点の大きい埋め込みチャネル型トランジスタを同一デバイス内でｎチャネルトランジスタにもｐチャネルトランジスタにも適用しようとすると、上記のように、ｎチャネル素子に対してｐ⁺ 型多結晶Ｓｉゲート電極を用い、ｐチャネル素子に対してｎ⁺ 型多結晶Ｓｉゲート電極を用いる方法が一般的である。
【０００８】
ここで、図９に示されるように、２つのゲート材料のリソグラフィー後のエッチングが同時に行われる場合を考える。図９（ａ）に示されるように、基板５上にゲート酸化膜６が形成され、更にその上にｎチャネル領域ではｐ⁺ 多結晶Ｓｉ７ａが、Ｐチャネル領域ではｎ⁺ 多結晶Ｓｉ７ｂが形成される。このようにしてゲートの下地が形成された後、図９（ｂ）に示されるように、ｐ⁺ 多結晶Ｓｉ７ａ及びｎ⁺ 多結晶Ｓｉ７ｂ上にレジストパターン８ａ及び８ｂが形成される。その後、ゲートエッチング、レジスト剥離工程により、図９（ｃ）に示されるようなゲート材料が得られる。
【０００９】
【発明が解決しようとする課題】
ところが、上記２つのゲート材料は共に多結晶Ｓｉとはいえ、多結晶Ｓｉ内の不純物元素及びその濃度が異なるため、エッチング加工特性（エッチング後形状及びエッチング変換差）は、それぞれのゲート材料で異なっている。
【００１０】
図１０は、このエッチング加工特性を双方のゲート材料で同じにするために、それぞれ別々にエッチングを施した例を示した工程図である。
先ず、図１０（ａ）に示されるように、各チャネル領域にゲート下地が形成され、次いで図１０（ｂ）に示されるように、ｐ⁺ 多結晶Ｓｉ７ａ及びｎ⁺ 多結晶Ｓｉ７ｂ上にレジスト９ａ及び９ｂが塗布されてｎチャンネルトランジスタのゲートパターンが形成される。その後、図１０（ｃ）に示されるようにｎチャネルトランジスタのゲートエッチング、レジスト剥離が行われた後、今度は図１０（ｄ）に示されるように、レジスト１０ａ及び１０ｂが塗布されてｐチャンネルトランジスタのゲートパターンが形成される。そして、図１０（ｅ）に示されるように、ｐチャネルトランジスタのゲートエッチングが行われた後、レジストが剥離されて、２つのゲート材料が得られる。
【００１１】
しかしながら、このような２つのチャネルで別々にエッチングが施されたとしても、上述したエッチング加工特性を完全に同じにするのは困難である。
一方で、半導体デバイスの微細化に伴い、プロセス起因の近接効果（０ＰＥ：ｏｐｔｉｃａｌｐｒｏｘｉｍｉｔｙｅｆｆｅｃｔ）の問題が、近年大きく顕在化してきている。以下、この近接効果について説明する。
【００１２】
半導体装置では、その設計回路の中でプロセスマージンが最も小さな箇所が所望通り（設計寸法通り）になるように、プロセス条件がチューニングされる。この箇所とは、一般的には最も設計寸法が微細なところであり、例えば半導体メモリ素子の場合には、最もパターン密度が高いメモリセル部がこれに相当する。ここで、プロセス条件を密パターンであるメモリセル部に合わせると、比較的疎なパターンの多い周辺回路部はプロセス起因の近接効果を受け、必ずしも設計寸法通りにはならない。この現象が近接効果（ＯＰＥ）と称されており、その発生要因は、露光マスクを透過した後の光学像、レジスト中の潜像、レジストの塗布・現像プロセス、下地膜の形成具合、下地膜のエッチング、洗浄や酸化等の後処理、露光マスクプロセス等の影響が複雑に絡み合っている。
【００１３】
この近接効果は、必ずしも光学的な要因だけで生じるものではない。上記近接効果を解決するため、マスク上で設計寸法に補正をかけるＯＰＣ（Ｏｐｔｉｃａｌｐｒｏｘｉｍｉｔｙｃｏｒｒｅｃｔｉｏｎ）技術の研究が多くの機関でなされている。学会論文発表等によると、現在のＯＰＣは、光学像シミュレーションによる補正方法であるものが多い。
【００１４】
しかしながら、上述したように、ＯＰＥには光学的な要因以外のマスク・ウエハプロセスによるものもあるので、高精度な補正を実現するには実際のトータルプロセスを経たウエハでのＯＰＥを調査し、マスク上での寸法に補正をかける必要がある。
【００１５】
このトータルプロセスを考慮した一次元ゲートパターンの補正方法として、Ｂｕｃｋｅｔ方式（Ｌ．Ｌｉｅｂｍａｎｅｔａｌ，ＳＰｌＥＶｏｌ．２３２２ＰｈｏｔｏｍａｓｋＴｅｃｈｎｏｌｏｇｙａｎｄＭａｎａｇｅｍｅｎｔ（１９９４）２２９）等が知られている。これは、トータルプロセスを経たウエハでＡＣＬＶ（ＡｃｒｏｓｓｔｈｅＣｈｉｐＬｉｎｅｗｉｄｔｈＶａｒｉａｔｉｏｎ）と称される仕上がり寸法測長ＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）を用いて、仕上がり寸法バイアス（仕上がり寸法と所望寸法との寸法差）と隣接パターンまでの距離の関係（パターン疎密依存性）を、図１１に示されるような電気的測定によって得られたパターン寸法変動量の疎密依存性を用いて、仕上がり寸法バイアス分だけ設計回路に補正をかける方式である。
【００１６】
すなわち、補正領域が抽出されたならば、全パターンの隣接スペース距離が算出される。例えば、隣接するパターンが図１２に示されるように配置されているとするならば、各パターンＧＣは、図示のごとくスペース距離ａ、ｂ、ｃ、ｄ、ｅを有している。
【００１７】
そして、これらの隣接スペース距離ａ〜ｅについて、図１３に示される補正テーブルが参照される。ここで、それぞれの隣接スペース距離ａ〜ｅが、補正テーブル上のどのスペースに当てはまるかを抽出し、該当する補正量でもってパターンが補正される。
【００１８】
上述したように、従来のＯＰＣ技術では、上記同一デバイス上で複数のゲート材料（上述した従来例ではｐ⁺ 型多結晶Ｓｉゲートとｎ⁺ 型多結晶Ｓｉゲート）を用いるトランジスタが存在する場合には、それぞれのゲート材料に対して高精度なＯＰＣを実現するのは不可能である。
【００１９】
また、今後複数のゲート材料が同一ゲートパターンに存在するデバイスに於いては、高精度な補正を実現するために、それぞれのゲート材料別にゲートのマスクパターンの補正を行うマスクパターン補正方法が必要となってくる。
【００２０】
したがってこの発明の目的は、同一デバイス上で複数の異なるゲート材料を用いるトランジスタが存在する場合に、それぞれのゲート材料に対して高精度な補正を実現して、ゲート材料別にゲートのマスクパターンの補正を行うことのない半導体装置のマスクパターン補正方法を提供することである。
【００２１】
【課題を解決するための手段】
すなわちこの発明は、第１の被加工材料と、この第１の被加工材料と加工特性の異なる第２の被加工材料を複数配置して成る半導体装置のマスクパターン補正方法に於いて、第１の被加工材料を抽出する第１のステップと、上記第１の被加工材料の隣接パターン距離を、第２の被加工材料を含めて算出する第２のステップと、上記第１の被加工材料の算出された上記隣接パターン距離に基づいて、該第１の被加工材料用の隣接パターン距離を補正する補正テーブルを参照する第３のステップと、上記補正テーブルに基いて、上記隣接パターン距離に対応した補正量が選択されて上記第１の被加工材料のマスクパターンを補正する第４のステップと、上記第２の被加工材料を抽出する第５のステップと、上記第２の被加工材料の隣接パターン距離を、上記第１の被加工材料を含めて算出する第６のステップと、上記第２の被加工材料の算出された上記隣接パターン距離に基づいて、該第２の被加工材料用の隣接パターン距離を補正する補正テーブルを参照する第７のステップと、上記補正テーブルに基いて、上記隣接パターン距離に対応した補正量が選択されて上記第２の被加工材料のマスクパターンを補正する第８のステップとを具備することを特徴とする。
【００２３】
この発明にあっては、予め与えられたマスクパターンデータがパターンデータ格納手段に格納され、このパターンデータ格納手段から出力された上記マスクパターンデータから、複数の領域抽出手段によって材料若しくは加工プロセス別にそれぞれの領域が抽出される。また、上記パターンデータ格納手段に予め与えられたマスクパターンデータに対応して、補正値記憶手段に材料別にマスクパターンの補正値が複数記憶されている。そして、複数の補正値選択手段に於いて、上記複数の領域抽出手段で抽出された領域と、上記補正値記憶手段に記憶されている上記材料別にマスクパターンの補正値がそれぞれ参照して選択される。上記複数の補正値参照手段で選択された補正値に基いて、上記パターンデータ格納手段に格納されマスクパターンデータが、上記材料若しくは加工プロセス別に、補正パターン合成部で補正される。
【００２４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
図２は、この発明の一実施形態を示すもので、マスクパターン補正方法を実行するためのマスクパターン補正システムを概略的に示したブロック構成図である。
【００２５】
図２に於いて、このマスクパターン補正システムの制御部２０には、半導体デバイスの設計者により与えられたパターンデータを格納するパターンデータ格納部２１が接続されいる。このパターンデータ格納部２１には、例えばゲート材料、或いはプロセス別に、その領域を抽出するための領域抽出部２２ａ、２２ｂ、２２ｃ、…が接続されている。これらの領域抽出部２２ａ、２２ｂ、２２ｃ、…では、測定パターンの領域が抽出されるもので、例えば０．２５μｍ、０．３μｍ等の隣接パターンの間隔に応じて抽出される。
【００２６】
上記領域抽出部２２ａ、２２ｂ、２２ｃ、…から出力された抽出データは、それぞれ補正テーブル参照部２３ａ、２３ｂ、２３ｃ、…に供給される。この補正テーブル参照部２３ａ、２３ｂ、２３ｃ、…では、上記抽出データに応じて、制御部２０の外部に設けられて予め用意された補正値を記憶している補正テーブル２４を参照して、その補正値が補正パターン取得部２５ａ、２５ｂ、２５ｃ、…に出力される。
【００２７】
この補正パターン取得部２５ａ、２５ｂ、２５ｃ、…から出力された補正値は、補正パターンマージ部２６に供給されて、上記補正値を基に設計パターンに対してゲート材料別に補正が行われるようになっている。
【００２８】
また、制御部２０には、ＣＲＴディスプレイ等の表示部２８と、キーボード等の入力部２８が接続されている。
ところで、ゲートパターンの１次元方向の補正としては、上述したＢｕｃｋｅｔ方式が良く知られている。この実施の形態は、ゲート材料が複数使用されるトランジスタに於いて、この発明を上記Ｂｕｃｋｅｔ方式に適用したマスクパターン補正方法を示すものである。ゲート材料が複数使用されるトランジスタとして、ｎチャネル素子に対してｐ⁺ 型多結晶Ｓｉゲート電極、ｐチャネル素子に対してｎ⁺ 型多結晶Ｓｉゲート電極が用いられた埋め込みチャネル型ＣＭＯＳトランジスタを仮定している。
【００２９】
図３は、ＡＣＬＶと称されるパターン寸法測長ＴＥＧを示した図である。
図３のＴＥＧには、その電気特性測定パターンに隣接するパターンの密度が５０％のものが示されているが、パターン疎密と仕上がり寸法バイアスとの関係が把握可能なＴＥＧであれば他のものでも構わない。例えば、隣接パターンの密度は１００％とするものでも良い。
【００３０】
図３に示されるようなＴＥＧが、それぞれのゲート材料（ｎチャネル素子に対してｐ⁺ 型多結晶Ｓｉゲート電極、ｐチャネル素子に対してｎ⁺ 型多結晶Ｓｉゲート電極）で形成されるように設計され、電気特性評価が行われることにより、図４に示されるように、パターン疎密と仕上がり寸法バイアスの関係を取得することができる。
【００３１】
図４に示されるように、ｐ⁺ 型多結晶Ｓｉゲート電極とｎ⁺ 型多結晶Ｓｉゲート電極では、多結晶Ｓｉ内の不純物元素及びその濃度が異なり、それ故エッチング加工特性（エッチング後の形状及びエッチング変換差等）が両者で異なる。したがって、パターン疎密と仕上がり寸法バイアスの関係は、それぞれのゲート材料で異なっている。
【００３２】
そして、図４に示される特性図を基に、図６に示されるようなルールの補正テーブルが作製される。この補正テーブルとは、パターン疎密（図６の場合は隣接パターンまでの距離）と設計データの補正量との関係を対応付けてまとめたものである。この補正量は設計パターンエッジに付加されるもので、その値はマスク描画最小グリッドの整数倍である。
【００３３】
また、図５は補正領域の例を示した図である。
図５に於いて、ｎ型の測定パターンＧＣＮの隣接パターンとの距離を求める場合は、ｐ型の測定パターンＧＣＰも含めて算出するようにする。これは、測定パターンＧＣＰを含めないと、図示Ａのパターンの左側のエッジの隣接パターンの距離を、正しくはｐであるにもかかわらず、ｑと誤ってしまうからである。
【００３４】
こうして、隣接パターンとの距離に基いて、図６に示される補正テーブルから補正値が選択される。
尚、図４の特性図から明らかなように、隣接パターンとの距離は、ｎ⁺ 型及びｐ⁺ 型多結晶Ｓｉゲートの別によって異なっている。したがって、ｎ型及びｐ型の種類に応じて、適切な補正量が選択されるようになっている。
【００３５】
次に、図１のフローチャートを参照して、このマスクパターン補正システムの動作を説明する。
先ず、ステップＳ１にて、図５に示されるような補正領域が抽出される。次いで、ステップＳ２で、図５に測定パターンＧＣＮで示されるｎ⁺ 型多結晶Ｓｉゲート層が抽出される。
【００３６】
次に、ステップＳ３に於いて、ｎ⁺型多結晶Ｓｉゲート層の隣接パターン距離ｑが、測定パターンＧＣＰで示されるｐ⁺型多結晶Ｓｉゲート層を含んで算出される。この理由は、上述した通りである。
【００３７】
そして、ステップＳ４にて、ｎ⁺ 型多結晶Ｓｉゲート層の隣接パターンの補正テーブルが参照される。図６に示されるような補正テーブルのデータに従って、適切な補正量が選択され、続くステップＳ５に於いて該ｎ⁺ 型多結晶Ｓｉゲート層のパターンが補正される。
【００３８】
次に、ステップＳ６に於いて、図５に測定パターンＧＣＰで示されるｐ⁺ 型多結晶Ｓｉゲート層が抽出される。ステップＳ７では、ｐ⁺ 型多結晶Ｓｉゲート層の隣接パターン距離が、測定パターンＧＣＮで示されるｎ⁺ 型多結晶Ｓｉゲート層を含んで算出される。
【００３９】
そして、ステップＳ８にて、ｐ⁺ 型多結晶Ｓｉゲート層の隣接パターンの補正テーブルが参照される。図６に示されるような補正テーブルのデータ従って、適切な補正量が選択され、ステップＳ９に於いて該ｐ⁺ 型多結晶Ｓｉゲート層のパターンが補正される。
【００４０】
この後、それぞれのゲート材料に分けて補正されたパターンのパターン合成が行われる。このパターン合成は、それぞれの補正済みゲートパターンの全てを取得することにより行われる。
【００４１】
このように、図６に示される補正テーブルが用いられて、ｐ⁺ 型多結晶Ｓｉゲート電極とｎ⁺ 型多結晶Ｓｉゲート電極それぞれに於いて設計データの補正（パターンのエッジに各補正量を付加）が行われて、高精度の補正を実現することができる。
【００４２】
上述した実施の形態では、トランジスタとしてｎチャネル素子に対してｐ⁺ 型多結晶Ｓｉゲート電極、ｐチャネル素子に対してｎ⁺ 型多結晶Ｓｉゲート電極を用いた埋め込みチャネル型ＣＭＯＳトランジスタを想定したが、高融点シリサイド材料（ＷＳｉ、ＴｉＳｉ、ＭｏＳｉ）やポリメタルといった他のゲート材料、若しくは絶縁膜（窒化珪素や酸化珪素等を用いたキャップ材）／ゲート導電材料の積層構造に対しても適用可能であることは言うまでもない。
【００４３】
また、本実施の形態では、ゲートの層を例に説明したが、同一層で複数の材料を用いる層（配線層等）であれば、本手法が適用可能であることは言うまでもない。
【００４４】
【発明の効果】
以上のようにこの発明によれば、同一デバイス上で複数のゲート材料を用いるトランジスタが存在する場合に、それぞれのゲート材料に対して高精度なＯＰＣを実現して、ゲート材料別にゲートのマスクパターンの補正を行うことのない半導体装置のマスクパターン補正方法を提供することができる。これにより、設計スペックに近いトランジスタ特性を実現することが可能となる。
【図面の簡単な説明】
【図１】マスクパターン補正システムの動作を説明するフローチャートである。
【図２】この発明の一実施形態を示すもので、マスクパターン補正方法を実行するためのマスクパターン補正システムを概略的に示したブロック構成図である。
【図３】プロセス起因の近接効果を定量化するパターン寸法測長ＴＥＧを示した図である。
【図４】隣接パターンとの距離と所望パターン寸法との差の関係を示した特性図である。
【図５】補正領域の例を示した図である。
【図６】補正テーブルの例を表した図である。
【図７】埋め込みチャネル型ＭＯＳトランジスタの構造図である。
【図８】埋め込みチャネル型トランジスタのエネルギーバンド図である。
【図９】ゲート材料が複数存在する半導体装置に於けるゲート加工プロセスを示した図である。
【図１０】ゲート材料が複数存在する半導体装置に於けるゲート加工プロセスを示した図である。
【図１１】従来の補正方式による隣接パターンまでの距離と寸法移動量との関係を示した特性図である。
【図１２】補正領域の例を示した図である。
【図１３】従来補正方式の補正テーブルの例を示した図である。
【符号の説明】
２０制御部、
２１パターンデータ格納部、
２２ａ、２２ｂ、２２ｃ、… 領域抽出部、
２３ａ、２３ｂ、２３ｃ、… 補正テーブル参照部、
２４補正テーブル、
２５ａ、２５ｂ、２５ｃ、… 補正パターン取得部、
２６補正パターンマージ部、
２７表示部、
２８入力部。

Claims

第１の被加工材料と、この第１の被加工材料と加工特性の異なる第２の被加工材料を複数配置して成る半導体装置のマスクパターン補正方法に於いて、
第１の被加工材料を抽出する第１のステップと、
上記第１の被加工材料の隣接パターン距離を、第２の被加工材料を含めて算出する第２のステップと、
上記第１の被加工材料の算出された上記隣接パターン距離に基づいて、該第１の被加工材料用の隣接パターン距離を補正する補正テーブルを参照する第３のステップと、
上記補正テーブルに基いて、上記隣接パターン距離に対応した補正量が選択されて上記第１の被加工材料のマスクパターンを補正する第４のステップと、
上記第２の被加工材料を抽出する第５のステップと、
上記第２の被加工材料の隣接パターン距離を、上記第１の被加工材料を含めて算出する第６のステップと、
上記第２の被加工材料の算出された上記隣接パターン距離に基づいて、該第２の被加工材料用の隣接パターン距離を補正する補正テーブルを参照する第７のステップと、
上記補正テーブルに基いて、上記隣接パターン距離に対応した補正量が選択されて上記第２の被加工材料のマスクパターンを補正する第８のステップと
を具備することを特徴とする半導体装置のマスクパターン補正方法。
上記加工特性は、エッチング加工特性であることを特徴とする請求項１に記載の半導体装置のマスクパターン補正方法。
上記第１、第２の被加工材料は、導電性材料で構成されることを特徴とする請求項１に記載の半導体装置のマスクパターン補正方法。
上記第１、第２の被加工材料は、互いに異なる導電型を有する導電性材料で構成されることを特徴とする請求項３に記載の半導体装置のマスクパターン補正方法。
上記導電性材料は、制御電極の材料として使用されることを特徴とする請求項３若しくは４に記載の半導体装置のマスクパターン補正方法。
上記導電性材料は、多結晶シリコンを含むゲート電極材料で構成されることを特徴とする請求項３乃至５の何れか１項に記載の半導体装置のマスクパターン補正方法。