JP3830339B2 - 高スルーレート差動増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は差動増幅回路の中でも、特に液晶表示装置のドライバに使用される高スルーレート差動増幅回路に関するものである。
【0002】
【従来の技術】
従来のRail−to−rail差動増幅回路は図3に示すように構成されている。
【0003】
トランジスタM1,M2,M3で構成されるP型MOS差動入力部1と、トランジスタM4,M5,M6で構成されるN型MOS差動入力部2と、トランジスタM7,M8,M9,M10で構成されるカレントミラー回路3と、トランジスタM11,M12,M13,M14で構成されるカレントミラー回路4と、トランジスタM15,M16で構成されるプッシュプル出力段5とを主要部とし、Vddは正側電源電圧、Vssは負側電源電圧である。
【0004】
非反転入力(+)はトランジスタM3,M5のゲートに接続され、反転入力(−)はトランジスタM2,M4のゲートに接続されている。トランジスタM2,M3からのP型MOS差動入力部1の出力は、カレントミラー回路4に入力され、トランジスタM4,M5からのN型MOS差動入力部2の出力は、カレントミラー回路3に入力されている。カレントミラー回路3とカレントミラー回路4とは抵抗器R1,R2で接続されており、プッシュプル出力段5のトランジスタM15のゲートはトランジスタM10と抵抗器R2の一端との接続点に接続され、プッシュプル出力段5のトランジスタM16のゲートはトランジスタM12と抵抗器R2の他端との接続点に接続されている。また、抵抗器R1,R2はMOSトランジスタなどでも構成できる。
【0005】
C1とC2は位相補償容量、Vb1〜Vb4はそれぞれのトランジスタが適切に動作するように設定されたバイアス電圧である。ここではプッシュプル出力段5の出力と負側電源電圧Vssの間に外部負荷CLが接続されている。
【0006】
P型MOS差動入力部1の定電流源となるトランジスタM1に流れる電流を(Im1)とし、N型MOS差動入力部2の定電流源となるトランジスタM6に流れる電流を(Im6)とする。非反転入力電圧(Vin+)と反転入力電圧(Vin−)が等しい状態、すなわち、定常状態ではP型MOS差動入力部1のトランジスタM2,M3に流れる電流は共に(Im1)・(1/2)であり、N型MOS差動入力部2のトランジスタM4,M5に流れる電流は共に(Im6)・(1/2)である。
【0007】
定常状態から非反転入力電圧(Vin+)が反転入力電圧(Vin−)より高い電圧の状態に変化するときには、P型MOS入力側では定電流(Im1)の大部分がトランジスタM2に流れ、トランジスタM13に流れる電流が増加するのでカレントミラー回路4によりトランジスタM12,M14に流れる電流も増加し、出力トランジスタM16のゲート電圧が下がり出力トランジスタM16に流れる電流が減少し外部負荷CLの引き込み電流が減少し、出力トランジスタM15のゲート電圧も下がるのでM15に流れる電流が増加し外部負荷CLを充電する。このときN型MOS入力側では定電流(Im6)の大部分がトランジスタM5に流れ、トランジスタM10に流れる電流が減少し、出力トランジスタM15のゲート電圧が下がるのでM15に流れる電流が増加し外部負荷CLを充電し、出力電圧Voutが上昇する。
【0008】
定常状態から(Vin+)が(Vin−)より低い電圧の状態に変化するときには、P型MOS入力側では定電流(Im1)の大部分がトランジスタM3に流れ、トランジスタM12に流れる電流が減少するので、出力トランジスタM16のゲート電圧が上がりM16に流れる電流が増加し外部負荷CLの引き込み電流が増加する。
【0009】
このときN型MOS入力側では定電流(Im6)の大部分がトランジスタM4に流れ、トランジスタM7に流れる電流が増加するのでカレントミラー回路3によりトランジスタM8,M10に流れる電流も増加し、出力トランジスタM15のゲート電圧が上がるので出力トランジスタM15に流れる電流が減少し外部負荷CLに対する充電速度が減少し、出力トランジスタM16のゲート電圧も上がるので出力トランジスタM16に流れる電流が増加し外部負荷CLの引き込み電流が増加し、出力電圧Voutが下降する。
【0010】
【発明が解決しようとする課題】
近年、TVやパソコン用ディスプレイなどに使用される液晶表示装置の大画面化、高精細化が進んでいる。それに伴いソースドライバにはより大きな負荷をより高速に駆動する能力が必要とされている。
【0011】
図6に液晶表示装置の概略を示す。
ここで液晶パネル10は、各走査線11と各データ線12との交差点に画素13が配置されたアクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とから構成され、前記駆動装置14は、コントローラ15によって制御される各ソースドライバ16と各ゲートドライバ17で構成されている。
【0012】
ソースドライバ16はコントローラ15からの信号を受けて画素13を駆動し、ゲートドライバ17はTFT(薄膜トランジスタ)18のゲートをスイッチングする。
【0013】
例えば、XGA(1024×768)の液晶パネルの場合には1024×3(R,G,B)=3072本の出力が必要なので、出力数384本のソースドライバでは、3072/384=8チップのソースドライバが使用されている。
【0014】
そして出力数384本のソースドライバ1チップには384個の差動増幅回路が搭載されている。
UXGA(1600×1200)やQXGA(2048×1536)などのようにより高精細な液晶パネルに対応するため、出力数480本や516本というソースドライバが要望され、この場合にはソースドライバ16の1チップに480個や516個もの差動増幅回路が搭載される。
【0015】
液晶パネル10の大画面化、高精細化によりソースドライバ16は、消費電力を抑えたままで、より大きな負荷を高速に駆動する能力が必要となっている。そのためにはソースドライバ16に搭載される差動増幅回路としては、消費電流を抑え、大きなスルーレートが必要となる。
【0016】
さらにソースドライバ16には、前述のように多数の差動増幅回路が搭載されるので、チップ面積を増大しないようにできる限り回路面積の小さい簡単な回路の追加でスルーレートを向上することが必要である。
【0017】
ソースドライバは大きなダイナミックレンジが必要なため従来の技術の差動増幅回路のようなRail−to−railの増幅器が用いられる場合が多い。このような差動増幅回路において外部負荷を駆動するときのスルーレートは差動入力部の電流値に比例し、位相補償容量の容量値に逆比例する。このとき回路面積を増大させないようにスルーレート向上回路の追加を行わず、スルーレートを向上するには、差動入力部の定電流源トランジスタM1、M6の電流Im1、Im6を増加させるか、位相補償容量C1,C2を小さくするという手段がある。
【0018】
しかし、差動入力部の電流を増加させると定常電流が増加するので消費電流が増大し、位相補償容量を小さくすると安定性が失われるという課題がある。
本発明は消費電流を増大させることなくかつ、安定性を保つことができ、回路面積の増大を抑えた高スルーレートな差動増幅回路を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明の請求項1記載の高スルーレート差動増幅回路は、同じ非反転入力端子と反転入力端子に入力が接続されたP型差動入力部とN型差動入力部を設け、前記P型差動入力部の出力で駆動されるN型カレントミラー回路を設け、前記N型差動入力部の出力で駆動されるP型カレントミラー回路を設け、前記P型カレントミラー回路の出力で駆動されるP型出力トランジスタと前記N型カレントミラー回路の出力で駆動されるN型出力トランジスタを有するプッシュプル出力段を設け、ゲートに入力されるバイアス電圧に応じた一定電流を出力するP型定電流源トランジスタと、前記プッシュプル出力段の前記P型出力トランジスタと共通のゲート電圧がゲートに入力されたP型トランジスタとを直列に接続したP型副電流源を設け、前記P型副電流源を前記P型差動入力部のP型定電流源トランジスタに並列に接続し、前記非反転入力端子から入力される非反転入力電圧と前記反転入力端子から入力される反転入力電圧が等しい定常状態から前記非反転入力電圧の方が前記反転入力電圧より高い状態に変化した後に、前記共通のゲート電圧のアナログ的な変化に応じて前記プッシュプル出力段のP型出力トランジスタがオンしている間、同時にオンしている前記P型副電流源のP型トランジスタを介して前記P型差動入力部のP型定電流源トランジスタから出力されるバイアス電流に対して前記P型副電流源のP型トランジスタから出力される前記バイアス電圧で規定される前記一定電流を並列に供給することで、前記プッシュプル出力段の出力が低電位状態から高電位状態に遷移する際に瞬時電流の増加を前記一定電流分に制限しながらスルーレートを向上させたことを特徴とし、また、本発明の請求項2記載の高スルーレート差動増幅回路は、同じ非反転入力端子と反転入力端子に入力が接続されたP型差動入力部とN型差動入力部を設け、前記P型差動入力部の出力で駆動されるN型カレントミラー回路を設け、前記N型差動入力部の出力で駆動されるP型カレントミラー回路を設け、前記P型カレントミラー回路の出力で駆動されるP型出力トランジスタと前記N型カレントミラー回路の出力で駆動されるN型出力トランジスタを有するプッシュプル出力段を設け、ゲートに入力されるバイアス電圧に応じた一定電流を出力するN型定電流源トランジスタと、前記プッシュプル出力段の前記N型出力トランジスタと共通のゲート電圧がゲートに入力されたN型トランジスタとを直列に接続したN型副電流源を設け、前記N型副電流源を前記N型差動入力部のN型定電流源トランジスタに並列に接続し、前記非反転入力端子から入力される非反転入力電圧と前記反転入力端子から入力される反転入力電圧が等しい定常状態から前記非反転入力電圧の方が前記反転入力電圧より低い状態に変化した後に、前記共通のゲート電圧のアナログ的な変化に応じて前記プッシュプル出力段のN型出力トランジスタがオンしている間、同時にオンしている前記N型副電流源のN型トランジスタを介して前記N型差動入力部のN型定電流源トランジスタから出力されるバイアス電流に対して前記N型副電流源のN型トランジスタから出力される前記バイアス電圧で規定される前記一定電流を並列に供給することで、前記プッシュプル出力段の出力が高電位状態から低電位状態に遷移する際に瞬時電流の増加を前記一定電流分に制限しながらスルーレートを向上させたことを特徴とし、高スルーレートが必要なときに差動入力部の電流を増加させられるように、出力トランジスタのゲート電圧をゲートに入力したトランジスタと定電流源トランジスタを直列に接続した構成の電流源回路を差動回路の副電流源として使用し定常電流を低電流化している。
【0024】
本発明の請求項3記載の液晶表示装置は、各走査線と各データ線との交差点に画素が配置されたアクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とから構成され、前記駆動装置は、請求項1または請求項2の高スルーレート差動増幅回路の出力段の出力を前記データ線に接続して構成したことを特徴とする。
【0025】
【発明の実施の形態】
以下、本発明の各実施の形態を図1〜図5に基づいて説明する。
なお、従来例を示す図3と同様の作用を成すものには同一の符号を付けて説明する。
【0026】
(実施の形態1)
図1は本発明の(実施の形態1)を示し、トランジスタM17,M18で構成されるP型MOS副電流源6と、トランジスタM19,M20で構成されるN型MOS副電流源7とが、従来例を示す図3の回路に追加されている点が異なっている。
【0027】
このP型MOS副電流源6は、定電流源トランジスタM17とP型MOS出力トランジスタM15のゲート電圧をゲートに入力したトランジスタM18とを直列に接続した電流源回路を、P型MOS差動入力部1の定電流源トランジスタM1に並列に接続して構成されている。
【0028】
N型MOS副電流源7は、定電流源トランジスタM20とN型MOS出力トランジスタM16のゲート電圧をゲートに入力したトランジスタM19とを直列に接続した電流源回路を、N型MOS差動入力部2の定電流源トランジスタM6に並列に接続して構成されている。
【0029】
非反転入力電圧(Vin+)と反転入力電圧(Vin−)が等しい状態、すなわち、定常状態ではトランジスタM18,M19はカットオフしており、P型MOS副電流源6,N型MOS副電流源7の電流は流れない。よって、定常状態ではP型MOS差動入力部1のトランジスタM2,M3に流れる電流は共に(Im1)・(1/2)であり、N型MOS差動入力部2のトランジスタM4,M5に流れる電流は共に(Im6)・(1/2)である。なお、ここでの(Im1),(Im6)は従来のものより小さい電流値である。
【0030】
定常状態から(Vin+)が(Vin−)より高い電圧の状態に変化するとき、P型MOS入力側では定電流(Im1)の大部分がトランジスタM2に流れトランジスタM13に流れる電流が増加するので、カレントミラー回路4によりトランジスタM12,M14に流れる電流も増加し、N型MOS出力トランジスタM16のゲート電圧が下がりN型MOS出力トランジスタM16に流れる電流が減少し外部負荷CLの引き込み電流が減少し、P型MOS出力トランジスタM15のゲート電圧も下がるのでP型MOS出力トランジスタM15に流れる電流が増加し外部負荷CLを充電する。このときN型MOS入力側では定電流(Im6)の大部分がトランジスタM5に流れ、トランジスタM10に流れる電流が減少し、P型MOS出力トランジスタM15のゲート電圧が下がるのでP型MOS出力トランジスタM15に流れる電流が増加し外部負荷CLを充電し、出力電圧Voutが上昇する。
【0031】
このように従来の差動増幅回路と同様に出力トランジスタM15およびM16のゲート電圧が下がるのでトランジスタM19はカットオフしたままであるのでN型MOS副電流源7は動作しないが、トランジスタM18がオンしP型MOS副電流源6がP型MOS差動入力部1の電流を増加させることにより、トランジスタM2に流れる電流がより増加しトランジスタM13に流れる電流がより増加し、カレントミラー回路4によりトランジスタM12,M14に流れる電流もより増加し、従来の回路のときよりも出力トランジスタM15,M16のゲート電圧が早く下がり出力トランジスタM15に流れる電流が一層増加し外部負荷CLを急速に充電し出力電圧Voutが急上昇する。よってスルーレートが向上する。
【0032】
定常状態から(Vin+)が(Vin−)より低い電圧の状態に変化するとき、P型MOS入力側では定電流(Im1)の大部分がトランジスタM3に流れ、トランジスタM12に流れる電流が減少するので、出力トランジスタM16のゲート電圧が上がり出力トランジスタM16に流れる電流が増加し外部負荷CLの引き込み電流が増加する。このときN型MOS入力側では定電流(Im6)の大部分がトランジスタM4に流れ、トランジスタM7,M9に流れる電流が増加するのでカレントミラー回路3によりトランジスタM8,M10に流れる電流も増加し、出力トランジスタM15のゲート電圧が上がるので出力トランジスタM15に流れる電流が減少し外部負荷CLに対する充電速度が減少し、出力トランジスタM16のゲート電圧も上がるので出力トランジスタM16に流れる電流が増加し外部負荷CLを放電し、出力電圧Voutが下降する。
【0033】
このように従来の差動増幅回路と同様に出力トランジスタM15及びM16のゲート電圧が上がるのでトランジスタM18はカットオフしたままであるのでP型MOS副電流源6は動作しないが、トランジスタM19がオンしN型MOS副電流源7がN型MOS差動入力部2の電流を増加させることにより、トランジスタM4に流れる電流がより増加しトランジスタM7に流れる電流がより増加し、カレントミラー回路3によりトランジスタM8,M10に流れる電流もより増加し、従来の回路のときよりも出力トランジスタM15,M16のゲート電圧が早く上がり出力トランジスタM16に流れる電流が一層増加し外部負荷CLを急速に放電し出力電圧Voutが急下降する。よってスルーレートが向上する。
【0034】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧8.5ボルト、外部負荷50kΩ+80pFであり、出力ノードVoutと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Vin+に立ち上がり時は0.1ボルトから8.4ボルト、立ち下がり時は8.4ボルトから0.1ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Voutが目標電圧の90%に到達するまでの時間を測定した。
【0035】
入力信号が立ち上がるとき、図3に示した従来の構成では4.8μsであったのに対して、この図1に示した(実施の形態1)の構成では3.5μsとスルーレートが改善された。
【0036】
入力信号が立ち下がるとき、図3に示した従来の構成では4.7μsであったのに対して、この図1に示した(実施の形態1)の構成では3.4μsとスルーレートが改善された。
【0037】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
また、この(実施の形態1)では、上記のように定常状態からVin+がVin−より高い電圧の状態に変化するとき、トランジスタM18がオンしP型MOS副電流源6が動作するが、P型MOS副電流源6が流す電流は定電流源トランジスタM17のゲートに入力されるバイアス電圧で決まる電流値に制限でき、瞬時電流の増加を制限することができる。また、定常状態からVin+がVin−より低い電圧の状態に変化するとき、トランジスタM19がオンしN型MOS副電流源7が動作するが、N型MOS副電流源7の流す電流は定電流源トランジスタM20のゲートに入力されるバイアス電圧で決まる電流値に制限でき、瞬時電流の増加を制限することができるので、液晶駆動装置のように多数の差動増幅器が同時に負荷を駆動する場合に起こりやすい、瞬時電流による電源電圧の変動を抑えることができる。
【0038】
この(実施の形態1)ではN型MOS副電流源7とP型MOS副電流源6の両方を設けたが、副電流源はN型MOS副電流源7とP型MOS副電流源6のどちらか一方だけでもよい。
【0039】
(実施の形態2)
図2は本発明の(実施の形態2)を示し、トランジスタM21,M22,M23,M24で構成されるN型MOS副電流源8と、トランジスタM25,M26,M27,M28で構成されるP型MOS副電流源9とが、従来例を示す図3の回路に追加されている点が異なっている。
【0040】
N型MOS副電流源8は、定電流源トランジスタM21とP型MOS出力トランジスタM15のゲート電圧をゲートに入力したトランジスタM22とを直列に接続した電流源回路を、カレントミラー回路により極性反転させN型MOS差動入力部2の定電流源トランジスタM6に並列に接続して構成されている。
【0041】
P型MOS副電流源9は、定電流源トランジスタM28とN型MOS出力トランジスタM16のゲート電圧をゲートに入力したトランジスタM27とを直列に接続した電流源回路を、カレントミラー回路により極性反転させP型MOS差動入力部1の定電流源トランジスタM1に並列に接続して構成されている。
【0042】
非反転入力電圧(Vin+)と反転入力電圧(Vin−)が等しい状態、すなわち、定常状態ではトランジスタM22,M27はカットオフしておりN型MOS副電流源8及びP型MOS副電流源9の電流は流れない。よって、定常状態ではP型MOS差動入力部1のトランジスタM2,M3に流れる電流は共に(Im1)・(1/2)であり、N型MOS差動入力部2のトランジスタM4,M5に流れる電流は共に(Im6)・(1/2)である。なお、ここでの(Im1),(Im6)は従来のものより小さい電流値である。
【0043】
定常状態から(Vin+)が(Vin−)より高い電圧の状態に変化するとき、従来の差動増幅回路の場合と同様に出力トランジスタM15,M16のゲート電圧が下がる。よって、トランジスタM27はカットオフしたままであるのでP型MOS副電流源9は動作しないが、トランジスタM22がオンし、定電流源トランジスタM21の電流がトランジスタM23に流れカレントミラーされトランジスタM24にも電流が流れるので、N型MOS副電流源8がN型MOS差動入力部2の電流を増加させることにより、トランジスタM5に流れる電流がより増加し、トランジスタM10に流れる電流がより減少し出力トランジスタM15のゲート電圧がより下がるので、従来の回路のときよりも出力トランジスタM15に流れる電流が一層増加し外部負荷CLを急速に充電し出力電圧Voutが急上昇する。よってスルーレートが向上する。
【0044】
定常状態から(Vin+)が(Vin−)より低い電圧の状態に変化するとき、従来の差動増幅回路の場合と同様に出力トランジスタM15,M16のゲート電圧が上がる。よって、トランジスタM22はカットオフしたままであるのでN型MOS副電流源8は動作しないが、トランジスタM27がオンし、定電流源トランジスタM28の電流がトランジスタM25に流れカレントミラーされトランジスタM26にも電流が流れるので、P型MOS副電流源9がP型MOS差動入力部1の電流を増加させることにより、トランジスタM3に流れる電流がより増加しトランジスタM12に流れる電流がより減少し出力トランジスタM16のゲート電圧がより上がるので、従来の回路のときよりも出力トランジスタM16に流れる電流が一層増加し、外部負荷CLを急速に放電し出力電圧Voutが急下降する。よってスルーレートが向上する。
【0045】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧8.5ボルト、外部負荷50kΩ+80pFであり、出力ノードVoutと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Vin+に立ち上がり時は0.1ボルトから8.4ボルト、立ち下がり時は8.4ボルトから0.1ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Voutが目標電圧の90%に到達するまでの時間を測定した。
【0046】
入力信号が立ち上がるとき、図3に示した従来の構成では4.8μsであったのに対して、この図2に示した(実施の形態2)の構成では3.4μsとスルーレートが改善された。
【0047】
入力信号が立ち下がるとき、図3に示した従来の構成では4.7μsであったのに対して、この図2に示した(実施の形態2)の構成では3.3μsとスルーレートが改善された。
【0048】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
この(実施の形態2)ではN型MOS副電流源8とP型MOS副電流源9の両方を設けたが、副電流源はN型MOS副電流源8とP型MOS副電流源9のどちらか一方だけでもよい。
【0049】
(実施の形態3)
図4は本発明の(実施の形態3)を示し、(実施の形態1)におけるP型MOS副電流源6における定電流源トランジスタM17を省くとともに、N型MOS副電流源7における定電流源トランジスタM20を省いて構成されている。
【0050】
つまり、出力段5の出力トランジスタM15のゲート電圧をゲートに入力したトランジスタM18の電流源回路が、P型MOS差動入力部1の定電流源トランジスタM1に並列に接続して構成され、出力段5の出力トランジスタM16のゲート電圧をゲートに入力したトランジスタM19の電流源回路が、N型MOS差動入力部2の定電流源トランジスタM6に並列に接続して構成されている。その他は(実施の形態1)と同様である。
【0051】
液晶駆動装置のように多数の差動増幅器が同時に負荷を駆動する場合であっても、電源配線が十分に確保できるなどして電源電圧の変動をあまり考慮しなくてよい場合には、この(実施の形態3)の構成を採用することにより、(実施の形態1)に比べて回路面積の増大を抑えた高スルーレートな差動増幅回路を実現できる。
【0052】
動作は(実施の形態1)とほぼ同様であるので、異なる部分の説明をする。
定常状態からVin+がVin−より高い電圧の状態に変化するとき、トランジスタM18がオンしP型MOS副電流源6が動作する。(実施の形態1)ではP型MOS副電流源6が流す電流は定電流源トランジスタM17のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この(実施の形態3)では定電流源トランジスタM17がないので電流が制限されず、P型MOS副電流源6が流す電流は(実施の形態1)より増加するのでスルーレートがより向上する。
【0053】
また、定常状態からVin+がVin−より低い電圧の状態に変化するとき、トランジスタM19がオンしN型MOS副電流源7が動作する。(実施の形態1)ではN型MOS副電流源7の流す電流は定電流源トランジスタM20のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この(実施の形態3)では定電流源トランジスタM20がないので電流が制限されず、N型MOS副電流源7が流す電流は(実施の形態1)より増加するのでスルーレートがより向上する。
【0054】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧8.5ボルト、外部負荷50kΩ+80pFであり、出力ノードVoutと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Vin+に立ち上がり時は0.1ボルトから8.4ボルト、立ち下がり時は8.4ボルトから0.1ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Voutが目標電圧の90%に到達するまでの時間を測定した。
【0055】
入力信号が立ち上がるとき、図3に示した従来の構成では4.8μsであったのに対して、この図4に示した(実施の形態3)の構成では2.1μsとスルーレートが改善された。
【0056】
入力信号が立ち下がるとき、図3に示した従来の構成では4.7μsであったのに対して、この図4に示した(実施の形態3)の構成では1.9μsとスルーレートが改善された。
【0057】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
なお、この(実施の形態3)ではN型MOS副電流源7とP型MOS副電流源6の両方を設けたが、副電流源はN型MOS副電流源7とP型MOS副電流源6のどちらか一方だけでもよい。
【0058】
(実施の形態4)
図5は本発明の(実施の形態4)を示し、(実施の形態2)におけるN型MOS副電流源8における定電流源トランジスタM21を省くとともに、P型MOS副電流源9における定電流源トランジスタM28を省いて構成されている。
【0059】
つまり、出力段5の出力トランジスタM15のゲート電圧をゲートに入力したトランジスタM22の電流源回路の出力が、トランジスタM23,M24によって構成されるカレントミラー回路により極性反転させてN型MOS副電流源8を構成し、このN型MOS副電流源8をN型差動入力部2の定電流源トランジスタM6に並列に接続して構成され、出力段5の出力トランジスタM16のゲート電圧をゲートに入力したトランジスタM27の電流源回路が、トランジスタM25,M26によって構成されるカレントミラー回路により極性反転させてP型MOS副電流源9を構成し、このP型MOS副電流源9をP型差動入力部1の定電流源トランジスタM1に並列に接続して構成されている。その他は(実施の形態2)と同様である。
【0060】
液晶駆動装置のように多数の差動増幅器が同時に負荷を駆動する場合であっても、電源配線が十分に確保できるなどして電源電圧の変動をあまり考慮しなくてよい場合には、この(実施の形態4)の構成を採用することにより、(実施の形態2)に比べて回路面積の増大を抑えた高スルーレートな差動増幅回路を実現できる。
【0061】
動作は(実施の形態2)とほぼ同様であるので、異なる部分の説明をする。
定常状態からVin+がVin−より高い電圧の状態に変化するとき、トランジスタM22がオンしN型MOS副電流源8が動作する。(実施の形態2)ではN型MOS副電流源8が流す電流は定電流源トランジスタM21のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この(実施の形態4)では定電流源トランジスタM21がないので電流が制限されず、N型MOS副電流源8が流す電流は(実施の形態2)より増加するのでスルーレートがより向上する。
【0062】
また、定常状態からVin+がVin−より低い電圧の状態に変化するとき、トランジスタM27がオンしPMOS副電流源が動作する。(実施の形態2)ではP型MOS副電流源9の流す電流は定電流源トランジスタM28のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この(実施の形態4)では定電流源トランジスタM28がないので電流が制限されず、P型MOS副電流源9が流す電流は(実施の形態2)より増加するのでスルーレートがより向上する。
【0063】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧8.5ボルト、外部負荷50kΩ+80pFであり、出力ノードVoutと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Vin+に立ち上がり時は0.1ボルトから8.4ボルト、立ち下がり時は8.4ボルトから0.1ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Voutが目標電圧の90%に到達するまでの時間を測定した。
【0064】
入力信号が立ち上がるとき、図3に示した従来の構成では4.8μsであったのに対して、この図5に示した(実施の形態4)の構成では1.9μsとスルーレートが改善された。
【0065】
入力信号が立ち下がるとき、図3に示した従来の構成では4.7μsであったのに対して、この図5に示した(実施の形態4)の構成では1.7μsとスルーレートが改善された。
【0066】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
なお、この(実施の形態4)ではN型MOS副電流源8とP型MOS副電流源9の両方を設けたが、副電流源はN型MOS副電流源8とP型MOS副電流源9のどちらか一方だけでもよい。
【0067】
このように構成された(実施の形態1)〜(実施の形態4)の何れかの出力段5の出力を、図6に示した液晶表示装置の液晶パネル10の前記データ線12に接続して良好な液晶表示装置を実現できる。
【0068】
【発明の効果】
以上のように本発明によると、スルーレートが必要なときには副電流源が差動入力部の電流を補うので、差動入力部の定電流源の電流は従来の回路より小さい値に設定でき、位相補償容量を小さくする必要がない。よって、差動増幅回路の消費電流を削減でき、安定性を保ちつつ、スルーレートを向上することができる。
【図面の簡単な説明】
【図1】本発明の(実施の形態1)の差動増幅回路の回路図
【図2】本発明の(実施の形態2)の差動増幅回路の回路図
【図3】従来の差動増幅回路の回路図
【図4】本発明の(実施の形態3)の差動増幅回路の回路図
【図5】本発明の(実施の形態4)の差動増幅回路の回路図
【図6】一般的な液晶表示装置の構成図
【符号の説明】
1 P型MOS差動入力部(P型差動入力部)
2 N型MOS差動入力部(N型差動入力部)
3 カレントミラー回路(P型カレントミラー回路)
4 カレントミラー回路(N型カレントミラー回路)
5 プッシュプル出力段
6 P型MOS副電流源(第1の副電流源)
7 N型MOS副電流源(第2の副電流源)
8 N型MOS副電流源(第1の副電流源)
9 P型MOS副電流源(第2の副電流源)
(+) 非反転入力
(−) 反転入力
(Vin+) 非反転入力電圧
(Vin−) 反転入力電圧
M1 定電流源トランジスタ
M6 定電流源トランジスタ
M15 P型出力トランジスタ
M16 N型出力トランジスタ
M17 P型定電流源トランジスタ
M18 P型トランジスタ
M19 N型トランジスタ
M20 N型定電流源トランジスタ
M21 P型定電流源トランジスタ
M22 P型トランジスタ
M28 N型定電流源トランジスタ
M27 N型トランジスタ
Claims (3)
- 同じ非反転入力端子と反転入力端子に入力が接続されたP型差動入力部とN型差動入力部を設け、
前記P型差動入力部の出力で駆動されるN型カレントミラー回路を設け、
前記N型差動入力部の出力で駆動されるP型カレントミラー回路を設け、
前記P型カレントミラー回路の出力で駆動されるP型出力トランジスタと前記N型カレントミラー回路の出力で駆動されるN型出力トランジスタを有するプッシュプル出力段を設け、
ゲートに入力されるバイアス電圧に応じた一定電流を出力するP型定電流源トランジスタと、前記プッシュプル出力段の前記P型出力トランジスタと共通のゲート電圧がゲートに入力されたP型トランジスタとを直列に接続したP型副電流源を設け、
前記P型副電流源を前記P型差動入力部のP型定電流源トランジスタに並列に接続し、前記非反転入力端子から入力される非反転入力電圧と前記反転入力端子から入力される反転入力電圧が等しい定常状態から前記非反転入力電圧の方が前記反転入力電圧より高い状態に変化した後に、前記共通のゲート電圧のアナログ的な変化に応じて前記プッシュプル出力段のP型出力トランジスタがオンしている間、同時にオンしている前記P型副電流源のP型トランジスタを介して前記P型差動入力部のP型定電流源トランジスタから出力されるバイアス電流に対して前記P型副電流源のP型トランジスタから出力される前記バイアス電圧で規定される前記一定電流を並列に供給することで、前記プッシュプル出力段の出力が低電位状態から高電位状態に遷移する際に瞬時電流の増加を前記一定電流分に制限しながらスルーレートを向上させることを特徴とする高スルーレート差動増幅回路。 - 同じ非反転入力端子と反転入力端子に入力が接続されたP型差動入力部とN型差動入力部を設け、
前記P型差動入力部の出力で駆動されるN型カレントミラー回路を設け、
前記N型差動入力部の出力で駆動されるP型カレントミラー回路を設け、
前記P型カレントミラー回路の出力で駆動されるP型出力トランジスタと前記N型カレントミラー回路の出力で駆動されるN型出力トランジスタを有するプッシュプル出力段を設け、
ゲートに入力されるバイアス電圧に応じた一定電流を出力するN型定電流源トランジスタと、前記プッシュプル出力段の前記N型出力トランジスタと共通のゲート電圧がゲートに入力されたN型トランジスタとを直列に接続したN型副電流源を設け、
前記N型副電流源を前記N型差動入力部のN型定電流源トランジスタに並列に接続し、前記非反転入力端子から入力される非反転入力電圧と前記反転入力端子から入力される反転入力電圧が等しい定常状態から前記非反転入力電圧の方が前記反転入力電圧より低い状態に変化した後に、前記共通のゲート電圧のアナログ的な変化に応じて前記プッシュプル出力段のN型出力トランジスタがオンしている間、同時にオンしている前記N型副電流源のN型トランジスタを介して前記N型差動入力部のN型定電流源トランジスタから出力されるバイアス電流に対して前記N型副電流源のN型トランジスタから出力される前記バイアス電圧で規定される前記一定電流を並列に供給することで、前記プッシュプル出力段の出力が高電位状態から低電位状態に遷移する際に瞬時電流の増加を前記一定電流分に制限しながらスルーレートを向上させることを特徴とする高スルーレート差動増幅回路。 - 各走査線と各データ線との交差点に画素が配置されたアクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とから構成され、前記駆動装置は、請求項1または請求項2の高スルーレート差動増幅回路のプッシュプル出力段の出力を前記データ線に接続して構成した液晶表示装置。
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