JP4103468B2 - 差動回路と増幅回路及び該増幅回路を用いた表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、差動回路及び増幅回路及び該増幅回路を備えた表示装置に関する。
【０００２】
【従来の技術】
広入出力レンジを可能とする演算増幅器として、特開平５−６３４６４号公報には、図１７に示すような、広入出力レンジの演算増幅器が記載されている。図１７の演算増幅器は、差動回路９１０と出力段９５０で構成されている。差動回路９１０は、電流源９１７で駆動されるＮＭＯＳトランジスタ（９１５、９１６）よりなる差動対（「ＮＭＯＳ差動対」ともいう）の出力対に、ＰＭＯＳトランジスタ（９１２、９１３）よりなるカレントミラー回路（「ＰＭＯＳカレントミラー回路」という）が負荷回路として接続される。また、電流源９２７で駆動されるＰＭＯＳトランジスタ（９２５、９２６）よりなる差動対（「ＰＭＯＳ差動対」ともいう）の出力対に、ＮＭＯＳトランジスタよりなる２組のカレントミラー回路（「ＮＭＯＳカレントミラー回路」という）の入力端がそれぞれ接続されている。すなわち、ＰＭＯＳ差動対の出力端をなすＰＭＯＳトランジスタ９２５のドレインに、第１のＮＭＯＳカレントミラー回路（９２１、９２２）の入力端（トランジスタ９２２のドレイン）が接続され、ＰＭＯＳ差動対の出力端をなすＰＭＯＳトランジスタ９２６のドレインに、第２のＮＭＯＳカレントミラー回路（９２３、９２４）の入力端（トランジスタ９２３のドレイン）が接続されている。
【０００３】
第１のＮＭＯＳカレントミラー回路（９２１、９２２）の出力端をなすトランジスタ９２１のドレインは、ＮＭＯＳ差動対（９１５、９１６）の出力端をなすトランジスタ９１５のドレインと、ＰＭＯＳカレントミラー回路（９１２、９１３）の出力端をなすトランジスタ９１２のドレインとの接続点に接続されている。第２のＮＭＯＳカレントミラー回路（９２３、９２４）の出力端をなすトランジスタ９２４のドレインは、ＮＭＯＳ差動対（９１５、９１６）の出力端をなすトランジスタ９１６のドレインとＰＭＯＳカレントミラー回路（９１２、９１３）の入力端をなすトランジスタ９１３のドレインとの接続点に接続されている。
【０００４】
ＮＭＯＳ差動対のトランジスタ９１５のゲートとＰＭＯＳ差動対のトランジスタ９２６のゲートは共通接続され、入力端子電圧Ｖｉｎが入力される。
【０００５】
ＮＭＯＳ差動対のトランジスタ９１６のゲートと、ＰＭＯＳ差動対のトランジスタ９２５のゲートとは、共通接続され、出力端子電圧Ｖｏｕｔが入力される。
【０００６】
トランジスタ９１２、９１５、９２１のドレインの共通接続点が、差動回路９１０の出力Ｖｄｆとされている。
【０００７】
一方、出力段９５０は、ドレインが出力端子に接続されソースが高位電源端子ＶＤＤに接続されゲートに差動回路９１０の出力Ｖｄｆを受けるＰＭＯＳトランジスタ９５１と、出力端子と低位電源端子ＶＳＳとの間に接続された定電流源９５２と、ＰＭＯＳトランジスタ９５１のゲートと出力端子との間に接続された位相補償容量９５３で構成されている。
【０００８】
すなわち図１７の演算増幅器は、入力端子１に入力された入力電圧Ｖｉｎと等しい電圧を、出力端子２に出力電圧Ｖｏｕｔとして出力するボルテージフォロワ回路である。
【０００９】
次に差動回路９１０の動作について説明する。なお説明を容易にするため、差動対やカレントミラー回路を構成するペアトランジスタは、互いに同一のトランジスタ特性であるものとし、２つの差動入力電圧Ｖｉｎ、ＶｏｕｔがＶｉｎ＝Ｖｏｕｔであるときを基準状態として、説明する。
【００１０】
Ｖｉｎ＝Ｖｏｕｔの基準状態のとき、ＰＭＯＳ差動対（９２５、９２６）の各ペアトランジスタに流れる電流は互いに等しく、定電流源９２７の電流の２分の１がそれぞれ流れる。またトランジスタ９２５、９２６のそれぞれの電流はカレントミラー回路（９２１、９２２）、カレントミラー回路（９２３、９２４）によりトランジスタ９２１、９２４にミラー電流として同じ大きさで流れる。またＮＭＯＳ差動対（９１５、９１６）の各ペアトランジスタに流れる電流も互いに等しく、定電流源９１７の電流の２分の１がそれぞれ流れる。一方カレントミラー回路（９１２、９１３）の各ペアトランジスタに流れる電流も互いに等しく、トランジスタ９１２、９１３の電流はそれぞれ定電流源９１７の電流の２分の１と定電流源９２７の電流の２分の１の合計電流が流れる。
【００１１】
このように差動対およびカレントミラー回路の各ペアトランジスタに流れる電流は等しいことから、ペアトランジスタの各端子電圧も互いに等しく、差動回路の出力Ｖｄｆ（トランジスタ９１２のドレイン出力）は、トランジスタ９１３のドレイン電圧（＝ゲート電圧）付近で安定状態となる。
【００１２】
差動入力電圧Ｖｉｎ、Ｖｏｕｔが、Ｖｉｎ＞Ｖｏｕｔとなると、差動対（９１５、９１６）において、トランジスタ９１５のゲート・ソース間電圧が増加し、トランジスタ９１６のゲート・ソース間電圧が減少するため、トランジスタ９１５に多くの電流を流そうと作用する。そのため、トランジスタ９１５の放電作用が強くなり、差動回路の出力Ｖｄｆを低下させる作用が働く。
【００１３】
一方、差動対（９２５、９２６）において、トランジスタ９２５のゲート・ソース間電圧が増加し、トランジスタ９２６のゲート・ソース間電圧が減少するため、トランジスタ９２５に多くの電流を流そうと作用し、そのミラー電流が流れるトランジスタ９２１の電流も増加する。そのため、トランジスタ９２１の放電作用が強くなり、こちらも、差動回路の出力Ｖｄｆを低下させる作用が働く。
【００１４】
差動入力電圧Ｖｉｎ、ＶｏｕｔがＶｉｎ＜Ｖｏｕｔとなると、差動対（９１５、９１６）において、トランジスタ９１６のゲート・ソース間電圧が増加し、トランジスタ９１５のゲート・ソース間電圧が減少するため、トランジスタ９１５の放電作用は弱くなり、差動回路出力Ｖｄｆを上昇させる作用が働く。一方、差動対（９２５、９２６）においては、トランジスタ９２６のゲート・ソース間電圧が増加し、トランジスタ９２５のゲート・ソース間電圧が減少するため、トランジスタ９２５の電流を抑えるように作用し、そのミラー電流が流れるトランジスタ９２１の電流も減少する。そのため、トランジスタ９２１の放電作用が弱くなり、こちらも、差動回路出力Ｖｄｆを上昇させる作用が働く。
【００１５】
このように、差動回路９１０は、Ｖｉｎ＞Ｖｏｕｔとなると、差動回路出力Ｖｄｆは低下し、Ｖｉｎ＜Ｖｏｕｔとなると、差動回路出力Ｖｄｆは上昇する。したがって、図１７の増幅回路は、Ｖｉｎ＞Ｖｏｕｔでは、出力段９５０のＰＭＯＳトランジスタ９５１のゲート電圧が引き下げられて、出力端子２が高速に充電され、Ｖｉｎ＜Ｖｏｕｔでは、ＰＭＯＳトランジスタ９５１のゲート電圧が引き上げられオフ状態となり、定電流源９５２により、出力端子２が放電され、Ｖｉｎ＝ＶｏｕｔでＰＭＯＳトランジスタ９５１のドレイン電流と定電流源９５２で制御される電流とがつりあうところで安定状態となる。
【００１６】
この演算増幅器の特徴は、差動回路９１０にある。差動回路９１０は、入力電圧Ｖｉｎが、電源電圧範囲（電源ＶＳＳから電源ＶＤＤまでの範囲）の中間の広い電圧範囲で、ＮＭＯＳ差動対（９１５、９１６）と、ＰＭＯＳ差動対（９２５、９２６）が共に動作し、差動回路の出力Ｖｄｆにより、出力段９５０のトランジスタ９５１のゲートを制御して、演算増幅器を動作させることができる。さらに、入力電圧Ｖｉｎが電源電圧付近にあり、一方の差動対の動作が停止してしまう場合でも、他方の差動対の動作により、差動回路の出力Ｖｄｆが正常に出力され、演算増幅器を正常に動作させることができる。
【００１７】
例えば入力電圧Ｖｉｎが、低位電源電圧ＶＳＳ付近の場合、ＮＭＯＳトランジスタ９１５、９１６の閾値電圧Ｖｔｎより低くなると、ＮＭＯＳ差動対（９１５、９１６）は停止する（オフ状態となる）が、ＰＭＯＳ差動対（９２５、９２６）とＮＭＯＳカレントミラー回路（９２１、９２２および９２３、９２４）とＰＭＯＳカレントミラー回路９１２、９１３は動作するため、差動回路の出力Ｖｄｆにより、出力段９５０を正常に動作させることができる。
【００１８】
また入力電圧Ｖｉｎが高位電源電圧ＶＤＤ付近の場合、ＰＭＯＳトランジスタ９２５、９２６のゲート・ソース間電圧が閾値電圧Ｖｔｐの絶対値より小さくなると、ＰＭＯＳ差動対（９２５、９２６）が停止し（オフ状態となる）、ＮＭＯＳカレントミラー回路（９２１、９２２および９２３、９２４）も停止するが、ＮＭＯＳ差動対（９１５、９１６）とＰＭＯＳカレントミラー回路（９１２、９１３）は動作するため、差動部の出力Ｖｄｆにより出力段９５０を正常に動作させることができる。したがって。図１７の演算増幅器は、電源電圧範囲にほぼ等しい広入出力レンジの動作が可能である。
【００１９】
しかしながら、図１７の演算増幅器を、液晶表示装置の駆動回路などの比較的大きな容量性負荷の駆動回路に用いた場合、出力段９５０による出力端子２の充電動作は、トランジスタ９５１により高速に行うことができるが、出力端子２の放電動作は、定電流源９５２によって行われるため、定電流源９５２の電流を小さくすれば、放電動作が遅く、駆動速度が不足し、定電流源９５２の電流を大きくすれば、放電動作は高速になるが、消費電力が大きくなる、という課題があった。
【００２０】
これに対して、広入出力レンジが可能で、さらに出力端子の充電動作、放電動作ともに高速駆動を実現する演算増幅器として、各種刊行物（特開平７−３１３５１号公報、特開平９−９３０５５号公報、特開２０００−２５２７６８号公報）等が知られている。図１８は、代表例として、特開２０００−２５２７６８号公報に記載されている、演算増幅器の構成（同公報の図１０参照）を示した図である。図１８に示す演算増幅器では、図１７に示した演算増幅器と同様に、入力電圧Ｖｉｎと等しい電圧を出力電圧Ｖｏｕｔとして出力するボルテージフォロワ回路の構成である。
【００２１】
図１８を参照すると、この演算増幅器は、差動回路９１０と連絡段９３０と出力段９４０で構成されている。差動回路９１０は、図１７の差動回路９１０と同じ構成であり、各要素には、図１７と同一の参照番号が付されている。
【００２２】
連絡段９３０は、ソースが高位電源端子ＶＤＤに接続されゲートに差動部の出力Ｖｄｆを受けるＰＭＯＳトランジスタ９３１と、ＰＭＯＳトランジスタ９３１のドレインと低位電源端子ＶＳＳとの間に接続された定電流源９３４と、ソースが高位電源端子ＶＤＤに接続されゲートとドレインがＰＭＯＳトランジスタ９３１のドレインと定電流源９３４の接続点に接続されたＰＭＯＳトランジスタ９３２と、ソースが高位電源端子ＶＤＤに接続されゲートがＰＭＯＳトランジスタ９３１のドレインと定電流源９３４の接続点に接続されたＰＭＯＳトランジスタ９３３と、ＰＭＯＳトランジスタ９３３のドレインと低位電源端子ＶＳＳとの間に接続された定電流源９３５とを備えて構成されており、ＰＭＯＳトランジスタ９３３のドレインと定電流源９３５の接続点が連絡段９３０の出力となっている。
【００２３】
出力段９４０は、ドレインが出力端子２に接続されソースが高位電源端子ＶＤＤに接続されゲートに差動部の出力Ｖｄｆを受けるＰＭＯＳトランジスタ９４１と、ドレインが出力端子２に接続されソースが低位電源端子ＶＳＳに接続されゲートに連絡段９３０の出力を受けるＰＭＯＳトランジスタ９４２と、ＰＭＯＳトランジスタ９４１のゲートと出力端子との間に接続された位相補償容量９４３とを備えて構成されている。
【００２４】
図１８の差動回路９１０の作用は、図１７の場合と同様に、電源電圧範囲にほぼ等しい広入力レンジに対して、差動部出力Ｖｄｆを出力することができる。
【００２５】
また、図１８の出力段９４０のＰＭＯＳトランジスタ９４１および位相補償容量９４３も図１７の出力段９５０のＰＭＯＳトランジスタ９５１および位相補償容量９５３と同様の構成である。
【００２６】
図１８の演算増幅器の特徴は、図１７の演算増幅器の出力段９５０の定電流源９５２を、ＮＭＯＳトランジスタ９４２に置換え、差動部出力Ｖｄｆの変化に応じて、ＮＭＯＳトランジスタ９４２のゲートを制御する連絡段９３０を設けていることである。以下に、連絡段９３０と出力段９４０の作用について説明する。
【００２７】
連絡段９３０のＰＭＯＳトランジスタ９３１は、差動段出力Ｖｄｆを受け、出力段９４０のＰＭＯＳトランジスタ９４１と同じ動作をする。
【００２８】
すなわち、入力電圧と出力電圧Ｖｉｎ、Ｖｏｕｔが、Ｖｉｎ＞Ｖｏｕｔとなると、電圧Ｖｄｆが安定状態から低下し、ＰＭＯＳトランジスタ９４１は、充電作用を生じて、出力電圧Ｖｏｕｔを引上げるように作用する。このとき、ＰＭＯＳトランジスタ９３１もそのドレイン電圧を引上げるため、ＰＭＯＳトランジスタ９３３はオフ状態となり、連絡段９３０の出力は、定電流源９３５により引き下げられる。したがって、ＰＭＯＳトランジスタ９４１が出力電圧Ｖｏｕｔを引上げるように作用するとき、ＮＭＯＳトランジスタ９４２はオフ状態となる。
【００２９】
一方、Ｖｉｎ＜Ｖｏｕｔとなると、電圧Ｖｄｆが安定状態から上昇し、ＰＭＯＳトランジスタ９４１はオフとなる。このときＰＭＯＳトランジスタ９３１もオフとなり、そのドレイン電圧は、定電流源９３４により引下げられるため、ＰＭＯＳトランジスタ９３３は、そのドレイン電圧を引上げ、連絡段９３０の出力電圧を引上げ、ＮＭＯＳトランジスタ９４２をオンさせる。したがって、ＰＭＯＳトランジスタ９４１がオフ状態となるとき、ＮＭＯＳトランジスタ９４２は放電作用を生じて、出力電圧Ｖｏｕｔを高速に引下げるように作用する。
【００３０】
このように、図１８の演算増幅器は、差動回路９１０の出力Ｖｄｆに応じて出力段９４０のトランジスタ９４１、９４２がそれぞれ出力端子２の充電作用、放電作用を行うため、容量性負荷の駆動においても、充電動作および放電動作を高速に行うことができる。
【００３１】
しかしながら、図１８の演算増幅器の連絡段９３０は、ＮＭＯＳトランジスタ９４２の放電動作を速やかに制御するため、電圧Ｖｄｆの変化に対して高速応答しなければならない。
【００３２】
したがって、連絡段９３０の定電流源９３４、９３５の消費電流はある程度大きくなくてはならず、演算増幅器の消費電力が大きくなる、という課題がある。
【００３３】
具体的には、例えば定電流源９３４の電流を非常に小さく抑えた場合、トランジスタ９３３のゲート電圧は安定状態から低電位側への変化が遅くなるため、トランジスタ９４２のゲート電圧の安定状態から高電位側への変化も遅れ、出力端子２の速やかな放電動作ができなくなる。
【００３４】
一方、定電流源９３５の電流を非常に小さく抑えた場合、トランジスタ９４２のゲート電圧の低電位側への変化が遅れるため、出力段９４０が放電動作から充電動作に切り替わっても、トランジスタ９４２は速やかにオフしないため、トランジスタ９４１、９４２に貫通電流が生じる。
【００３５】
なお、連絡段９３０について、図１８とは異なる構成も、特開２０００−２５２７６８に提案されているが、いずれも連絡段を構成する定電流源は、消費電流はある程度大きくなくてはならず、演算増幅器の消費電力が大きくなる、という課題がある。
【００３６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、容量性負荷の駆動において、広入出力レンジが可能で、充電動作及び放電動作ともに高速駆動を実現し、消費電力を縮減可能とした差動回路及び増幅回路を提供することにある。
【００３７】
また本発明が解決しようとする課題は、上記回路を表示装置のデータ線駆動回路に用いることにより、低消費電力の表示装置を提供することにある。
【００３８】
【課題を解決するための手段】
上記課題は、出力端子（２）を充電するＰＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できるが、出力端子（２）を放電するＮＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できないことが原因である。
【００３９】
図１７に示す例では、定電流源（９５２）によって出力端子（２）の放電を行い、図１８に示す例では、出力端子（２）を放電するＮＭＯＳトランジスタ（９４２）のゲート電圧を、連絡段（９３０）を介して制御を行っている。
【００４０】
また図１７、図１８に示した従来の回路では、それぞれ各トランジスタの極性を入れ替え、電源電圧ＶＤＤとＶＳＳを入れ替えた導電型対称の構成が可能である。この導電型対称の構成は、出力端子（２）を放電するＮＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できるが、出力端子（２）を充電するＰＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できない。
【００４１】
そこで、本発明は出力端子の充電と放電に応じて、差動回路の導電型対称を切り替えることで、出力端子の、充電と放電を行うそれぞれのトランジスタのゲート電圧を差動回路の出力信号で直接制御することができるようにして、上記課題を解決するようにしたものである。なお、導電型対称の２つの差動回路を別々に設けて、出力端子の充電と放電に応じて選択する方法も可能であるが、素子数が大幅に増えて面積も増大する。これに対し、本発明は素子数の増加が少ない省面積の差動回路の構成で、上記課題を解決するようにしたものである。
【００４２】
上記課題あるいは他の課題の少なくとも１つを解決する本発明に係る差動回路は、第１の定電流源で駆動され第１、第２の入力電圧を差動入力対より受ける第１導電型の第１の差動対と、第２の定電流源で駆動され前記第１、第２の入力電圧を差動入力対より受ける第２導電型の第２の差動対と、第１の電源に接続され、前記第１の差動対の能動負荷をなす第２導電型トランジスタで構成された第１の負荷回路と、第２の電源に接続され、前記第２の差動対の能動負荷をなす第１導電型トランジスタで構成された第２の負荷回路と、前記第１の負荷回路と前記第２の負荷回路との間を連絡し、前記第１及び前記第２の負荷回路の少なくとも一方から他方へ電流を流すことを可能とする連絡手段と、前記第１の負荷回路から出力される第１の出力と、前記第２の負荷回路から出力される第２の出力と、を含み、前記第１の出力を活性とし前記第２の出力を非活性とする第１の接続状態と、前記第２の出力を活性とし前記第１の出力を非活性とする第２の接続状態とを切り替える切替手段と、を有する。
上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る差動回路は、第１の定電流源で駆動され第１、第２の入力電圧を受ける第１導電型の第１の差動対と、第２の定電流源で駆動され前記第１、第２の入力電圧を受ける第２導電型の第２の差動対と、少なくとも２組のカレントミラー回路を構成できる第１導電型のトランジスタ群と、少なくとも２組のカレントミラー回路を構成できる第２導電型のトランジスタ群と、第１および第２の接続状態に切り替える切替手段と、を含んで構成される差動回路であって、前記切替手段によって切り替えられた前記第１の接続状態では、前記第２導電型のトランジスタ群が１組の第２導電型カレントミラー回路を構成してその入力端および出力端を前記第１の差動対の出力対にそれぞれ接続し、前記第１導電型のトランジスタ群が２組の第１導電型カレントミラー回路を構成してそれぞれの入力端を前記第２の差動対の出力対に接続し、前記２組の第１導電型カレントミラー回路の出力端をそれぞれ前記１組の第２導電型カレントミラー回路の入力端および出力端に接続し、前記１組の第２導電型カレントミラー回路の出力端を第１の出力端子とし、前記切替手段によって切り替えられた前記第２の接続状態では、前記第１導電型のトランジスタ群が１組の第１導電型カレントミラー回路を構成してその入力端および出力端を前記第２の差動対の出力対にそれぞれ接続し、前記第２導電型のトランジスタ群が２組の第２導電型カレントミラー回路を構成してそれぞれの入力端を前記第１の差動対の出力対に接続し、前記２組の第２導電型カレントミラー回路の出力端をそれぞれ前記１組の第１導電型カレントミラー回路の入力端および出力端に接続し、前記１組の第１導電型カレントミラー回路の出力端を第２の出力端子とする。
【００４３】
上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る増幅回路は、上記本発明に係る差動回路と、差動回路の２つの出力信号のうち一方の出力信号を受けて出力端子を充電する充電用増幅段と、前記差動回路の他方の出力信号を受けて前記出力端子を放電する放電用増幅段と、を備え、前記出力端子が、前記差動回路の差動入力端子の反転入力端子に帰還入力される。
【００４４】
本発明の他のアスペクトに係る増幅回路は、本発明に係る差動回路を備え、前記差動回路は、入力端子電圧と出力端子電圧とを差動入力し、前記差動回路の出力信号に基づき前記出力端子の充電作用を行う充電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第１のバイアス制御手段と、前記出力端子と、低位側電源をなす第２の電源との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の放電作用を行うフォロワ型放電回路と、前記差動回路の出力信号に基づき前記出力端子の放電作用を行う放電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第２のバイアス制御手段と、高位側電源をなす第１の電源と前記出力端子との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の充電作用を行うフォロワ型充電回路と、を備えている。
【００４５】
また上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る表示装置は、入力端子電圧と出力端子電圧を入力とする、本発明に係る差動回路と、前記出力端子の充電及び放電を制御する増幅段を備えた増幅回路を、データ線の駆動回路として備えている。
【００４６】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る差動回路は、第１の定電流源（２１７）で駆動され第１、第２の入力電圧（ＶｉｎＰ、ＶｉｎＭ）を差動入力対より受ける第１導電型の第１の差動対（２１５、２１６）と、第２の定電流源（２２７）で駆動され前記第１、第２の入力電圧を差動入力対より受ける第２導電型の第２の差動対（２２５、２２６）と、第１の電源（ＶＤＤ）に接続され、第１の差動対の能動負荷をなす第２導電型トランジスタで構成された第１の負荷回路（２１１、２１２、２１３、２１４よりなる少なくとも２組のカレントミラー回路）と、第２の電源に接続され、第２の差動対の能動負荷をなす第１導電型トランジスタで構成された第２の負荷回路（２２１、２２２、２２３、２２４よりなる少なくとも２組のカレントミラー回路）と、第１の負荷回路と第２の負荷回路との間を連絡し、第１及び第２の負荷回路の少なくとも一方から他方へ電流を流すことを可能とする連絡手段（図１の２１２と２２１の接続、２１３と２２４の接続、２１１と２２２の接続、２２３と２１４の接続）と、第１の負荷回路から出力される第１の出力（Ｖｄｆ１）と、前記第２の負荷回路から出力される第２の出力（Ｖｄｆ２）と、を含み、前記第１の出力（Ｖｄｆ１）を活性とし前記第２の出力（Ｖｄｆ２）を非活性とする第１の接続状態と、前記第２の出力（Ｖｄｆ２）を活性とし前記第１の出力（Ｖｄｆ１）を非活性とする第２の接続状態とを切り替える切替手段を含んで構成される。
本発明に係る差動回路は、第１の定電流源（２１７）で駆動され第１、第２の入力電圧（ＶｉｎＰ、ＶｉｎＭ）を受ける第１導電型の第１の差動対（２１５、２１６）と、第２の定電流源（２２７）で駆動され、第１、第２の入力電圧（ＶｉｎＰ、ＶｉｎＭ）を受ける第２導電型の第２の差動対（２２５、２２６）と、少なくとも２組のカレントミラー回路を構成される第１導電型のトランジスタ群（２２１、２２２、２２３、２２４）と、少なくとも２組のカレントミラー回路を構成できる第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）と、第１の接続状態と第２の接続状態に切り替える切替手段と、を含んで構成される。
【００４７】
切替手段によって切り替えられた第１の接続状態では、第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）が１組の第２導電型カレントミラー回路を構成し、１組の第２導電型カレントミラー回路の入力端および出力端が第１の差動対（２１５、２１６）の出力対にそれぞれ接続され、第１導電型のトランジスタ群（２２１、２２２、２２３、２２４）が２組の第１導電型カレントミラー回路を構成し、２組の第１導電型カレントミラー回路のそれぞれの入力端が、第２の差動対の出力対に接続され、２組の第１導電型カレントミラー回路の出力端が、それぞれ、１組の第２導電型カレントミラー回路の入力端および出力端に接続され、１組の第２導電型カレントミラー回路の出力端を第１の出力端子（３）とする。
【００４８】
切替手段によって切り替えられた第２の接続状態では、第１導電型のトランジスタ群（２２１、２２２、２２３、２２４）が１組の第１導電型カレントミラー回路を構成し、１組の第１導電型カレントミラー回路の入力端および出力端が第２の差動対（２２５、２２６）の出力対にそれぞれ接続され、第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）が２組の第２導電型カレントミラー回路を構成し、２組の第２導電型カレントミラー回路のそれぞれの入力端が第１の差動対の出力対に接続され、２組の第２導電型カレントミラー回路の出力端がそれぞれ１組の第１導電型カレントミラー回路の入力端および出力端に接続され、１組の第１導電型カレントミラー回路の出力端を第２の出力端子（４）とする。
【００４９】
なお、切替手段は、第１の接続状態において、第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）から２つのトランジスタを選択して１組の第２導電型カレントミラー回路を形成するが、このとき、選択されなかったトランジスタを非活性とする。さらに第１の出力端子（３）の出力電圧（Ｖｄｆ１）を活性とし、第２の出力端子（４）の出力電圧（Ｖｄｆ２）を非活性とする。また第２の接続状態において、第１導電型のトランジスタ群（２２１、２２２と、２２３、２２４）から２つのトランジスタを選択して１組の第１導電型カレントミラー回路を形成するが、このとき選択されなかったトランジスタを非活性とする。さらに第1の出力端子（３）の出力電圧（Ｖｄｆ１）を非活性とし、第２の出力端子（４）の出力電圧（Ｖｄｆ２）を活性とする。
【００５０】
なお、上記回路構成は、ＣＭＯＳプロセスが適用されるほか、バイポーラトランジスタにも適用できる。液晶表示装置の駆動回路の増幅回路として適用する場合、ＭＯＳトランジスタは、多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）で構成してもよい。ｐｏｌｙ−Ｓｉ ＴＦＴは、電界効果移動度が高く周辺回路を基板上に集積化できる。
【００５１】
また上記構成の差動回路において、差動対の出力対は、ＭＯＳトランジスタの場合、ドレインの対であり、バイポーラトランジスタの場合、コレクタの対に対応し、カレントミラー回路の入力端は、ＭＯＳトランジスタの場合、ドレインとゲートの共通接続端であり、バイポーラトランジスタの場合、コレクタとベースの共通接続端に対応し、カレントミラー回路の出力端は、ＭＯＳトランジスタの場合、ドレインであり、バイポーラトランジスタの場合、コレクタに対応する。
【００５２】
本発明に係る差動回路は、好ましくは、ソースが共通接続されて第１の定電流源（２１７）に接続され、入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなす第１導電型の第１、第２のトランジスタ（２１５、２１６）と、ソースが共通接続されて第２の定電流源（２２７）に接続されＶｉｎＭとＶｉｎＰをゲートにそれぞれ入力し差動対をなす第２導電型の第３、第４のトランジスタ（２２５、２２６）と、ソースが第１の電源（ＶＤＤ）に接続されドレインが第１のトランジスタ（２１５）のドレインに接続された第２導電型の第５のトランジスタ（２１２）と、ソースが第１の電源（ＶＤＤ）に接続されドレインとゲートが第２のトランジスタ（２１６）のドレインに接続された第２導電型の第６のトランジスタ（２１３）と、ソースがそれぞれ第１、第２のスイッチ（５１１、５１２）を介して第１の電源（ＶＤＤ）に接続されゲートが第５、第６のトランジスタ（２１２、２１３）のゲートにそれぞれ接続された第２導電型の第７、第８のトランジスタ（２１１、２１４）と、ソースが第２の電源（ＶＳＳ）に接続されドレインとゲートが第３のトランジスタ（２２５）のドレインに接続された第１導電型の第９のトランジスタ（２２２）と、ソースが第２の電源（ＶＳＳ）に接続されドレインが第４のトランジスタ（２２６）のドレインに接続された第１導電型の第１０のトランジスタ（２２３）と、ソースがそれぞれ第３、第４のスイッチ（５２１、５２２）を介して第２の電源（ＶＳＳ）に接続されゲートが第９、第１０のトランジスタ（２２２、２２３）のゲートにそれぞれ接続された第１導電型の第１１、第１２のトランジスタ（２２１、２２４）と、第５、第７のトランジスタ（２１２、２１１）の共通ゲートと第１、第２のトランジスタ（２１５、２１６）のそれぞれのドレインとの間に接続された第５、第６のスイッチ（５１３、５２４）と、第１０、第１２のトランジスタ（２２３、２２４）の共通ゲートと第３、第４のトランジスタ（２２５、２２６）のそれぞれのドレインとの間に接続された第７、第８のスイッチ（５１４、５２３）と、を備え、第７、第８のトランジスタ（２１１、２１４）のドレインは第３、第４のトランジスタ（２２５、２２６）のドレインにそれぞれ接続され、第１１、第１２のトランジスタ（２２１、２２４）のドレインは第１、第２のトランジスタ（２１５、２１６）のドレインにそれぞれ接続され、第１のトランジスタ（２１５）のドレイン（端子３）より第１の差動出力（Ｖｄｆ１）が出力され、第４のトランジスタ（２２６）のドレイン（端子４）より第２の差動出力（Ｖｄｆ２）が出力される。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００５３】
本発明に係る差動回路において、第１、第２、第５、及び第７のスイッチ（５１１、５１２、５１３、５１４）が非導通状態とされ、第３、第４、第６、及び第８のスイッチ（５２１、５２２、５２４、５２３）が導通状態とされ、第１の差動出力（Ｖｄｆ１）が活性とされ、第２の差動出力（Ｖｄｆ２）が非活性とされる第１の接続状態と、第１、第２、第５、及び第７のスイッチ（５１１、５１２、５１３、５１４）が導通状態とされ、第３、第４、第６、及び第８のスイッチ（５２１、５２２、５２４、５２３）が非導通状態とされ、第１の差動出力（Ｖｄｆ１）が非活性とされ、第２の差動出力（Ｖｄｆ２）が活性とされる第２の接続状態とに切替制御される。
【００５４】
本発明に係る別の差動回路は、図４を参照すると、ソースが共通接続されて第１の定電流源（２１７）に接続され入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなす第１導電型の第１、第２のトランジスタ（２１５、２１６）と、ソースが共通接続されて第２の定電流源（２２７）に接続されＶｉｎＭとＶｉｎＰをゲートにそれぞれ入力し差動対をなす第２導電型の第３、第４のトランジスタ（２２５、２２６）と、ソースが第９のスイッチ（５３２）を介して第１の電源（ＶＤＤ）に接続されドレインとゲートが第１のトランジスタ（２１５）のドレインに接続された第２導電型の第５のトランジスタ（２１２）と、ソースが第１の電源（ＶＤＤ）に接続されドレインとゲートが第２のトランジスタ（２１６）のドレインに接続された第２導電型の第６のトランジスタ（２１３）と、ソースが第１０のスイッチ（５３１）を介して第１の電源（ＶＤＤ）に接続されゲートが第５のトランジスタ（２１２）のゲートに接続された第２導電型の第７のトランジスタ（２１１）と、ソースが第１の電源（ＶＤＤ）に接続されゲートが第６のトランジスタ（２１３）のゲートに接続された第２導電型の第８のトランジスタ（２１４）と、ソースが第２の電源（ＶＳＳ）に接続されドレインが第３のトランジスタ（２２５）のドレインに接続された第１導電型の第９のトランジスタ（２２２）と、ソースが第１１のスイッチ（５４１）を介して第２の電源（ＶＳＳ）に接続されドレインとゲートが第４のトランジスタ（２２６）のドレインに接続された第１導電型の第１０のトランジスタ（２２３）と、ソースが第２の電源（ＶＳＳ）に接続されゲートが第９のトランジスタ（２２２）のゲートに接続された第１導電型の第１１のトランジスタ（２２１）と、ソースが第１２のスイッチ（５４２）を介して第２の電源（ＶＳＳ）に接続されゲートが第１０のトランジスタ（２２３）のゲートに接続された第１導電型の第１２のトランジスタ（２２４）と、第１、第８のトランジスタ（２１５、２１４）のそれぞれのドレイン間に接続された第１３のスイッチ（５４３）と、第１、第１１のトランジスタ（２１５、２２１）のそれぞれのドレイン間に接続された第１４のスイッチ（５４４）と、第４、第１１のトランジスタ（２２６、２２１）のそれぞれのドレイン間に接続された第１５のスイッチ（５３３）と、第４、第８のトランジスタ（２２６、２１４）のそれぞれのドレイン間に接続された第１６のスイッチ（５３４）と、を備え、第７のトランジスタ（２１１）のドレインは第３のトランジスタ（２２５）のドレインに接続され、第１２のトランジスタ（２２４）のドレインは第２のトランジスタ（２１６）のドレインに接続され、第１のトランジスタ（２１５）のドレイン（端子３）より第１の差動出力（Ｖｄｆ１）が出力され、第４のトランジスタ（２２６）のドレイン（端子４）より第２の差動出力（Ｖｄｆ２）が出力される。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００５５】
本発明に係る差動回路において、第９、第１０、第１５、及び第１６のスイッチ（５３２、５３１、５３３、５３４）が非導通状態とされ、第１１、第１２、第１３、及び第１４のスイッチ（５４１、５４２、５４３、５４４）が導通状態とされ、第１の差動出力（Ｖｄｆ１）が活性とされ、第２の差動出力（Ｖｄｆ２）が非活性とされる第１の接続状態と、第９、第１０、第１５、及び第１６のスイッチ（５３２、５３１、５３３、５３４）が導通状態とされ、第１１、第１２、第１３、及び第１４のスイッチ（５４１、５４２、５４３、５４４）が非導通状態とされ、第１の差動出力（Ｖｄｆ１）が非活性とされ、第２の差動出力（Ｖｄｆ２）が活性とされる第２の接続状態とに切替制御される。
【００５６】
本発明に係る増幅回路（駆動回路）は、図６を参照すると、差動回路は、入力端子電圧（Ｖｉｎ）と出力端子電圧（Ｖｏｕｔ）とを差動入力し、この差動回路の第１の差動出力（Ｖｄｆ１）に基づき出力端子（２）の高速充電作用を行う充電用増幅段（３１０）と、差動回路の第２の差動出力（Ｖｄｆ２）に基づき出力端子（２）の高速放電作用を行う放電用増幅段（３２０）と、を備え、差動回路には、出力端子電圧Ｖｏｕｔがその反転入力端子に帰還入力される。
【００５７】
本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図８を参照すると、充電用増幅段（３１０）は、差動回路２１０の第１の差動出力（Ｖｄｆ１）をゲートに受け、ソースが高位側電源（ＶＤＤ）に接続され、ドレインが出力端子（２）に接続された第１３のトランジスタ（３１１）を備え、第１３のトランジスタ（３１１）のゲートと差動回路の第１の出力端子（３）間および高位側電源（ＶＤＤ）間にそれぞれスイッチ（５５１、５５２）を備え、第１３のトランジスタ（３１１）のドレインと低位側電源（ＶＳＳ）間に、直列に接続されたスイッチ（５５３）と電流源（３１３）を備え、第１３のトランジスタ（３１１）のゲートと出力端子（２）間に容量（３１２）を備えている。放電用増幅段（３２０）は、差動回路の第２の差動出力（Ｖｄｆ２）をゲートに受け、ソースが低位側電源（ＶＳＳ）に接続され、ドレインが出力端子（２）に接続された第１４のトランジスタ（３２１）を備え、第１４のトランジスタ（３２１）のゲートと差動回路の第２の出力端子（４）間および低位側電源（ＶＳＳ）間にスイッチ（５６１、５６２）を備え、第１４のトランジスタ（３２１）のドレインと高位側電源ＶＤＤ間に、直列に接続されたスイッチ（５６３）と電流源（３２３）を備え、第１４のトランジスタ（３２１）のゲートと出力端子（２）間に容量（３２２）を備えている。そして充電用増幅段（３１０）と放電用増幅段（３２０）の少なくとも一方は非活性に制御する制御手段と、を備えている。
【００５８】
本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図１０を参照すると、充電用増幅段（３１０）は、差動回路２１０の第１の差動出力（Ｖｄｆ１）に基づき出力端子（２）の充電作用を行う充電回路（３１１）と、入力端子電圧（Ｖｉｎ）と出力端子電圧（Ｖｏｕｔ）との電圧差に応じ能動素子のフォロワ動作により前記出力端子（２）の放電作用を行うフォロワ型放電回路（４１０）とを備え、フォロワ型放電回路（４１０）は、入力端子電圧（Ｖｉｎ）を受けて出力バイアス電圧を制御する第１のバイアス制御手段（トランジスタ４１１、電流源４１４）と、出力端子（２）と低位側電源（ＶＳＳ）との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタ（４１２）を備えて構成される。放電用増幅段（３２０）は、差動回路２１０の第２の差動出力（Ｖｄｆ２）に基づき出力端子（２）の放電作用を行う放電回路（３２１）と、入力端子電圧（Ｖｉｎ）と出力端子電圧（Ｖｏｕｔ）との電圧差に応じ能動素子のフォロワ動作により出力端子（２）の充電作用を行うフォロワ型充電回路（４２０）とを備え、フォロワ型充電回路（４２０）は、入力端子電圧（Ｖｉｎ）を受けて出力バイアス電圧を制御する第２のバイアス制御手段（４２１、電流源４２４）と、高位側電源（ＶＤＤ）と出力端子（２）との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタ（４２２）を備えて構成される。
【００５９】
より詳細には、本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図１０を参照すると、高位側電源ＶＤＤと前記出力端子（２）との間に接続され、差動回路２１０の第１の差動出力（Ｖｄｆ１）をゲートに入力とする第１３のトランジスタ（３１１）を含む充電回路と、出力端子（２）と低位側電源（ＶＳＳ）間に接続されるフォロワ構成の第１５のトランジスタ（４１２）と、入力端子（１）と低位側電源（ＶＳＳ）間に挿入され、定電流源（４１４）で駆動され、ゲートが前記フォロワ構成のトランジスタ（４１２）のゲートに接続されるダイオード接続された第１７のトランジスタ（４１１）と、を有するフォロワ型放電回路（４１０）を備えている。
【００６０】
さらに、低位側電源（ＶＳＳ）と前記出力端子（２）との間に接続され、差動回路の第２の差動出力（Ｖｄｆ２）をゲートに入力する第１４のトランジスタ（３２１）を含む放電回路と、出力端子（２）と高位側電源（ＶＤＤ）間に接続されるフォロワ構成の第１６のトランジスタ（４２２）と、高位側電源と入力端子（１）間に挿入され、定電流源（４２４）で駆動され、ゲートが前記フォロワ構成の第１６のトランジスタ（４２２）のゲートに接続されるダイオード接続された第１８のトランジスタ（４２１）と、を有するフォロワ型充電回路（４２０）と、を備えている。
【００６１】
充電回路（３１１）と放電回路（３２１）の少なくとも一方は非活性に制御するとともに、前記フォロワ型放電回路（４１０）、及び前記フォロワ型充電回路（４２０）の活性化と非活性化をそれぞれ制御する制御手段と、を備えている。
【００６２】
さらに、第１３のトランジスタ（３１１）のゲートと差動回路の第１の出力端子（３）間および高位側電源（ＶＤＤ）間にそれぞれスイッチ（５５１、５５２）を備え、第１３のトランジスタ（３１１）のゲートと出力端子（２）間に容量（３１２）を備えている。
【００６３】
フォロワ構成の第１５のトランジスタ（４１２）と低位側電源間にスイッチ（５７３）を備え、第１７のトランジスタ（４１１）と低位側電源間に、定電流源（４１４）と直列に接続されるスイッチ（５７２）を備え、第１７のトランジスタ（４１１）と高位側電源間に、スイッチ（５７１）と定電流源（４１３）を備えている。
【００６４】
さらに、第１４のトランジスタ（３２１）のゲートと差動回路の第２の出力端子（４）間および低位側電源（ＶＳＳ）間にスイッチ（５６１、５６２）を備え、第１４のトランジスタ（３２１）のゲートと出力端子（２）間に容量（３２２）を備えている。
【００６５】
フォロワ構成の第１６のトランジスタ（４２２）と高位側電源（ＶＤＤ）間にスイッチ（５８３）を備え、第１８のトランジスタ（４２１）と高位側電源（ＶＤＤ）間に、定電流源（４２４）と直列に接続されるスイッチ（５８２）を備え、第１９のトランジスタ（４２１）と低位側電源（ＶＳＳ）間に、スイッチ（５８１）と定電流源（４２３）を備えている。
【００６６】
あるいは、フォロワ構成の第１５のトランジスタ（４１２）のゲートにバイアスを与える回路として、図１２を参照すると、入力端子（１）と低位側電源（ＶＳＳ）間に接続されている、ダイオード接続された第１７のトランジスタ（４１１）と、電流源（４１４）と、を備え、第１７のトランジスタ（４１１）と並列に接続され、ゲートに第１のバイアス電圧（ＶＢ１）を受ける第１８のトランジスタ（４１９）を備え、第１７のトランジスタ（４１１）は、ゲートが第１５のトランジスタ（４１２）のゲートと共通接続されている。またフォロワ構成の第１６のトランジスタ（４２２）のゲートにバイアスを与える回路として、図１２を参照すると、入力端子（１）と高位側電源（ＶＤＤ）間に接続されている、ダイオード接続された第１９のトランジスタ（４２１）と、電流源（４２４）と、第１９のトランジスタ（４２１）と並列に接続されゲートに第２のバイアス電圧（ＶＢ２）を受ける第２０のトランジスタ（４２９）と、を備え、第１９のトランジスタ（４２１）は、ゲートが第１６のトランジスタ（４２２）のゲートと共通接続されている。
【００６７】
本発明に係る表示回路は、図１４を参照すると、差動回路および充電用増幅段と放電用増幅段を備えた上記増幅回路を、例えばデータ線を駆動する出力回路（１００）として備えている。
【００６８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の第１の実施例の構成を示す図である。
【００６９】
図１を参照すると、この実施例に係る差動回路は、ソースが共通接続されて定電流源２１７に接続され入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなすｎチャネルトランジスタ２１５、２１６と、ソースが電源ＶＤＤに接続されドレインがｎチャネルトランジスタ２１５のドレインに接続されたｐチャネルトランジスタ２１２と、ソースが電源ＶＤＤに接続されドレインとゲートがｎチャネルトランジスタ２１６のドレインに接続されたｐチャネルトランジスタ２１３と、ソースがそれぞれスイッチ５１１、５１２を介して電源ＶＤＤに接続されゲートがｐチャネルトランジスタ２１２、２１３のゲートにそれぞれ接続されたｐチャネルトランジスタ２１１、２１４と、ｐチャネルトランジスタ２１１、２１２の共通ゲートとｎチャネルトランジスタ２１５、２１６のドレインとの間にそれぞれ接続されたスイッチ５１３、５２４と、を備え、ｎチャネルトランジスタ２１５のドレインより第１の差動出力Ｖｄｆ１を出力する。さらにソースが共通接続されて定電流源２２７に接続されＶｉｎＭとＶｉｎＰをそれぞれゲートに入力し差動対をなすｐチャネルトランジスタ２２５、２２６と、ソースが電源ＶＳＳに接続されドレインとゲートがｐチャネルトランジスタ２２５のドレインに接続されたｎチャネルトランジスタ２２２と、ソースが電源ＶＳＳに接続されドレインがｐチャネルトランジスタ２２６のドレインに接続されたｎチャネルトランジスタ２２３と、ソースがそれぞれスイッチ５２１、５２２を介して電源ＶＳＳに接続されゲートがｎチャネルトランジスタ２２２、２２３のゲートにそれぞれ接続されたｎチャネルトランジスタ２２１、２２４と、ｎチャネルトランジスタ２２３、２２４の共通ゲートとｐチャネルトランジスタ２２５、２２６のドレインとの間にそれぞれ接続されたスイッチ５１４、５２３と、を備え、ｐチャネルトランジスタ２１１、２１４のドレインはｐチャネルトランジスタ２２５、２２６のドレインにそれぞれ接続され、ｎチャネルトランジスタ２２１、２２４のドレインはｎチャネルトランジスタ２１５、２１６のドレインにそれぞれ接続され、ｐチャネルトランジスタ２２６のドレインより第２の差動出力Ｖｄｆ２を出力する。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００７０】
このように、この実施例に係る差動回路は、定電流源２１７で駆動されるｎチャネル差動対２１５、２１６と、定電流源２２７で駆動されるｐチャネル差動対２２５、２２６と、２組のカレントミラーを構成可能なｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）と、２組のカレントミラーを構成可能なｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）と、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）を含み、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力とした広入出力レンジで動作する差動回路の構成において、接続切替手段により導電型対称の２つの差動回路に切替えることが可能である。導電型対称の２つの差動回路の状態は、接続切替手段により、第１の接続状態ではｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）からｐチャネルトランジスタ２１２、２１３が選択されてｎチャネル差動対２１５、２１６の負荷回路をなすカレントミラー回路となり、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）はｐチャネル差動対２２５、２２６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２２１、２２２とカレントミラー回路２２３、２２４となる。また第２の接続状態ではｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）からｎチャネルトランジスタ２２２、２２３が選択されてｐチャネル差動対２２５、２２６の負荷回路をなすカレントミラー回路となり、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）はｎチャネル差動対２１５、２１６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２１１、２１２とカレントミラー回路２１３、２１４となる。
【００７１】
図２は、この実施例に係る差動回路において、接続切替手段をなす図１の各スイッチの制御および第１の差動出力Ｖｄｆ１と第２の差動出力Ｖｄｆ２の活性、非活性の制御の仕方を説明するための図である。図２には、接続切替手段による２つの接続状態（接続切替１、接続切替２）が示されている。また図３（Ａ）、（Ｂ）は２つの接続状態（接続切替１、接続切替２）における図１の差動回路の等価回路が示されている。なお、本発明における第１の差動出力Ｖｄｆ１または第２の差動出力Ｖｄｆ２の非活性状態とは、差動回路外部へ出力されない状態を意味する。
【００７２】
接続切替１では、スイッチ５１１、５１２、５１３、５１４をオフとし、スイッチ５２１、５２２、５２３、５２４をオンとする。また第１の差動出力Ｖｄｆ１を活性とし、第２の差動出力Ｖｄｆ２を非活性とする。
【００７３】
このとき、ｐチャネルトランジスタ２１２は、ゲートがｐチャネルトランジスタ２１３のゲートおよびドレインと接続され、これによりｐチャネルトランジスタ２１２、２１３はトランジスタ２１３のゲートとドレインの接続点を入力端としトランジスタ２１２のドレインを出力端とするカレントミラー回路となり、差動対２１５、２１６の負荷回路をなす。またｎチャネルトランジスタ２２１、２２１はトランジスタ２２２のゲートとドレインの接続点を入力端としトランジスタ２２１のドレインを出力端とするカレントミラー回路となり、ｎチャネルトランジスタ２２３はゲートとドレインが接続され、これによりｎチャネルトランジスタ２２３、２２４はトランジスタ２２３のゲートとドレインの接続点を入力端としトランジスタ２２４のドレインを出力端とするカレントミラー回路となる。またｐチャネルトランジスタ２１１、２１４はスイッチ５１１、５１２がオフすることにより非活性化される。このとき差動回路の出力は、トランジスタ２１２、２１５の共通ドレイン端子に接続された端子３から取り出される電圧Ｖｄｆ１を出力とする。したがって接続切替１における等価回路は図３（Ａ）に示す構成となり、カレントミラー回路２１２、２１３は、ｎチャネル差動対２１５、２１６の負荷回路をなすとともに、ｐチャネル差動対２２５、２２６の出力電流をそれぞれミラーするカレントミラー回路２２１、２２２およびカレントミラー回路２２３、２２４の負荷回路にもなっている。
【００７４】
一方、接続切替２では、スイッチ５１１、５１２、５１３、５１４をオンとし、スイッチ５２１、５２２、５２３、５２４をオフとする。また第１の差動出力Ｖｄｆ１を非活性とし、第２の差動出力Ｖｄｆ２を活性とする。
【００７５】
このとき、ｎチャネルトランジスタ２２３は、ゲートがｎチャネルトランジスタ２２２のゲートおよびドレインと接続され、これによりｎチャネルトランジスタ２２２、２２３はトランジスタ２２２のゲートとドレインの接続点を入力端としトランジスタ２２３のドレインを出力端とするカレントミラー回路となり、差動対２２５、２２６の負荷回路をなす。またｐチャネルトランジスタ２１２はゲートとドレインが接続され、これによりｐチャネルトランジスタ２１１、２１２はトランジスタ２１２のゲートとドレインの接続点を入力端としトランジスタ２１１のドレインを出力端とするカレントミラー回路となり、ｐチャネルトランジスタ２１３、２１４はトランジスタ２１３のゲートとドレインの接続点を入力端としトランジスタ２１４のドレインを出力端とするカレントミラー回路となる。またｎチャネルトランジスタ２２１、２２４はスイッチ５２１、５２２がオフすることにより非活性化される。このとき差動回路の出力は、トランジスタ２２３、２２６の共通ドレイン端子に接続された端子４から取り出される電圧Ｖｄｆ２を出力とする。したがって、接続切替２における等価回路は図３（Ｂ）に示す構成となり、カレントミラー回路２２２、２２３は、ｐチャネル差動対２２５、２２６の負荷回路をなすとともに、ｎチャネル差動対２１５、２１６の出力電流をそれぞれミラーするカレントミラー回路２１１、２１２およびカレントミラー回路２１３、２１４の負荷回路にもなっている。
【００７６】
図３（Ａ）、（Ｂ）に示す２つの接続状態（接続切替１、接続切替２）の等価回路は、一方の等価回路の各トランジスタの導電型を入れ替え、ＶＤＤとＶＳＳを入れ替えると他方の等価回路と等しくなる導電型対称の差動回路である。すなわち図１の差動回路は、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）によって簡単に差動回路の導電型対称性を切替えることが可能である。また、このような切替手段を設けた差動回路は、上記２つの等価回路を個別に設けて構成した差動回路より少ない素子数で構成できるため省面積である。
【００７７】
次に図１の差動回路の動作について説明する。なお説明を容易にするため、差動対およびカレントミラー回路を構成するペアトランジスタは同一のトランジスタ特性であるとし、２つの差動入力電圧ＶｉｎＰ、ＶｉｎＭがＶｉｎＰ＝ＶｉｎＭを基準状態として説明する。
【００７８】
接続切替１では、ＶｉｎＰ＝ＶｉｎＭの基準状態のとき、ｐチャネル差動対２２５、２２６に流れる電流は互いに等しく、定電流源２２７の電流の２分の１がそれぞれ流れる。またトランジスタ２２５、２２６のそれぞれの電流はカレントミラー回路２２１、２２２、カレントミラー回路２２３、２２４によりトランジスタ２２１、２２４にミラー電流として同じ大きさで流れる。またｎチャネル差動対２１５、２１６に流れる電流も互いに等しく、定電流源２１７の電流の２分の１がそれぞれ流れる。一方、カレントミラー回路２１２、２１３も互いに等しく、トランジスタ２１２、２１３の電流は、それぞれ定電流源２１７の電流の２分の１と定電流源２２７の電流の２分の１の合計電流が流れる。このように、各ペアトランジスタに流れる電流は等しいので、ペアトランジスタの各端子電圧も互いに等しく、差動回路の第１出力Ｖｄｆ１（トランジスタ２１２のドレイン出力）はトランジスタ２１３のドレイン電圧（＝ゲート電圧）とほぼ等しくなる。
【００７９】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＞ＶｉｎＭとなると、差動対２１５、２１６において、トランジスタ２１５のゲート・ソース間電圧が増加し、トランジスタ２１６のゲート・ソース間電圧が減少するため、トランジスタ２１５に多くの電流を流そうと作用する。そのため、トランジスタ２１５の放電作用が強くなり、差動回路の第１出力Ｖｄｆ１を低下させる作用が働く。一方、差動対２２５、２２６においては、トランジスタ２２５のゲート・ソース間電圧が増加し、トランジスタ２２６のゲート・ソース間電圧が減少するため、トランジスタ２２５に多くの電流を流そうと作用し、そのミラー電流が流れるトランジスタ２２１の電流も増加する。このため、トランジスタ２２１の放電作用が強くなり、差動回路の第１出力Ｖｄｆ１を低下させる作用が働く。
【００８０】
このように、ＶｉｎＰ＞ＶｉｎＭとなると、差動回路の第１出力Ｖｄｆ１は低下する。そして、Ｖｄｆ１の変化の大きさは、ＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８１】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＜ＶｉｎＭとなると、差動対２１５、２１６において、トランジスタ２１６のゲート・ソース間電圧が増加し、トランジスタ２１５のゲート・ソース間電圧が減少するため、トランジスタ２１５の放電作用は弱くなり、差動回路の第１出力Ｖｄｆ１を上昇させる作用が働く。一方、差動対２２５、２２６においては、トランジスタ２２６のゲート・ソース間電圧が増加し、トランジスタ２２５のゲート・ソース間電圧が減少するため、トランジスタ２２５の電流を抑えるように作用し、そのミラー電流が流れるトランジスタ２２１の電流も減少する。このため、トランジスタ２２１の放電作用が弱くなり、こちらも差動回路の第１出力Ｖｄｆ１を上昇させる作用が働く。このように、ＶｉｎＰ＜ＶｉｎＭとなると、差動回路の第１出力Ｖｄｆ１は上昇する。また、Ｖｄｆ１の変化の大きさはＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８２】
なお、入力電圧ＶｉｎＰ、ＶｉｎＭが電源電圧に十分近い場合には、差動対トランジスタがオフし、差動対２１５、２１６または差動対２２５、２２６が機能しなくなるが、いずれか一方の差動対が機能していれば、差動回路の第１出力Ｖｄｆ１は、ＶｉｎＰ、ＶｉｎＭの電圧差に応じて、正常に動作する。
【００８３】
一方、差動回路の第２出力Ｖｄｆ２（トランジスタ２２３、２２６のドレイン端子の接続点電圧）は、トランジスタ２２３がダイオード接続構成となっているため、通常差動入力電圧ＶｉｎＰ、ＶｉｎＭの変化に対してほとんど変動せず、またＶｉｎＰ、ＶｉｎＭが高位電源電圧ＶＤＤに十分近い場合には、差動対２２５、２２６が停止して、Ｖｄｆ２は低位電源電圧ＶＳＳとなる。
【００８４】
接続切替２では、ＶｉｎＰ＝ＶｉｎＭの基準状態のとき、ｎチャネル差動対２１５、２１６に流れる電流は等しく、定電流源２１７の電流の２分の１がそれぞれ流れる。またトランジスタ２１５、２１６のそれぞれの電流はカレントミラー回路２１１、２１２、カレントミラー回路２１３、２１４によりトランジスタ２１１、２１４にミラー電流として同じ大きさで流れる。またｐチャネル差動対２２５、２２６に流れる電流も等しく、定電流源２２７の電流の２分の１がそれぞれ流れる。一方カレントミラー回路２２２、２２３も互いに等しく、トランジスタ２２２、２２３の電流はそれぞれ定電流源２１７の電流の２分の１と定電流源２２７の電流の２分の１の合計電流が流れる。このように各ペアトランジスタに流れる電流は等しいので、ペアトランジスタの各端子電圧も互いに等しく、差動回路の第２出力Ｖｄｆ２（トランジスタ２２３のドレイン出力）はトランジスタ２２２のドレイン電圧（＝ゲート電圧）とほぼ等しくなる。
【００８５】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＞ＶｉｎＭとなると、差動対２２５、２２６において、トランジスタ２２５のゲート・ソース間電圧が増加し、トランジスタ２２６のゲート・ソース間電圧が減少するため、トランジスタ２２６の電流を抑えるように作用する。そのため、トランジスタ２２６の充電作用が弱くなり、差動回路の第２出力Ｖｄｆ２を低下させる作用が働く。一方、差動対２１５、２１６においては、トランジスタ２１５のゲート・ソース間電圧が増加し、トランジスタ２１６のゲート・ソース間電圧が減少するため、トランジスタ２１４の電流を抑えるように作用し、そのミラー電流が流れるトランジスタ２１４の電流も減少する。そのため、トランジスタ２１４の充電作用が弱くなり、こちらも差動回路の第２出力Ｖｄｆ２を低下させる作用が働く。このように、ＶｉｎＰ＞ＶｉｎＭとなると、差動回路の第２出力Ｖｄｆ２は低下する。また、Ｖｄｆ２の変化の大きさは、ＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８６】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＜ＶｉｎＭとなると、差動対２２５、２２６において、トランジスタ２２６のゲート・ソース間電圧が増加し、トランジスタ２２５のゲート・ソース間電圧が減少するため、トランジスタ２２６の充電作用は強くなり、差動回路の第２出力Ｖｄｆ２を上昇させる作用が働く。一方、差動対２１５、２１６において、トランジスタ２１６のゲート・ソース間電圧が増加し、トランジスタ２１５のゲート・ソース間電圧が減少するため、トランジスタ２１６に多くの電流を流そうと作用し、そのミラー電流が流れるトランジスタ２１４の電流も増加する。そのため、トランジスタ２１４の充電作用が強くなり、こちらも、差動回路の第２出力Ｖｄｆ２を上昇させる作用が働く。このように、ＶｉｎＰ＜ＶｉｎＭとなると、差動回路の第２出力Ｖｄｆ２は上昇する。また、Ｖｄｆ２の変化の大きさは、ＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８７】
なお、入力電圧ＶｉｎＰ、ＶｉｎＭが電源電圧に十分近い場合には、差動対２１５、２１６または差動対２２５、２２６が機能しなくなるが、どちらか一方の差動対が機能していれば、差動回路の第２出力Ｖｄｆ２は、ＶｉｎＰ、ＶｉｎＭの電圧差に応じて正常に動作する。一方、差動回路の第１出力Ｖｄｆ１（トランジスタ２１２、２１５のドレイン端子の接続点電圧）は、トランジスタ２１２がダイオード接続構成となっているため、通常、差動入力電圧ＶｉｎＰ、ＶｉｎＭの変化に対して、ほとんど変動せず、また、ＶｉｎＰ、ＶｉｎＭが低位電源電圧ＶＳＳに十分近い場合には、差動対２１５、２１６が停止して、Ｖｄｆ１は高位電源電圧ＶＤＤとなる。
【００８８】
差動回路の出力信号Ｖｄｆ１、Ｖｄｆ２は、それぞれ基準状態における電位が異なる。出力信号Ｖｄｆ１の基準状態は、高位電源電圧ＶＤＤ側で、ＶＤＤに対するＶｄｆ１の電位レベルはｐチャネルトランジスタの閾値電圧に比較的近いレベルとなっている。一方、出力信号Ｖｄｆ２の基準状態は、低位電源電圧ＶＳＳ側で、ＶＳＳに対するＶｄｆ２の電位レベルは、ｎチャネルトランジスタの閾値電圧に比較的近いレベルとなっている。
また、スイッチ５１１、５１２、５２１、５２２をトランジスタで構成する場合、スイッチの一端が電源であるため、単体トランジスタで構成したパストランジスタスイッチ（ｐチャネルトランジスタスイッチまたはｎチャネルトランジスタスイッチ）を用いることが可能である。また、スイッチ５１３、５２４の両端はそれぞれオン状態でトランジスタ２１２、２１３のゲートと同電位である。差動回路に流れる電流が十分小さければ、トランジスタ２１２、２１３のゲートは電源ＶＤＤからｐチャネルトランジスタの閾値電圧だけ低電位側にずれた電圧に近い電位となる。したがってスイッチ５１３、５２４をトランジスタで構成する場合、ｐチャネルトランジスタの閾値電圧に対して電源電圧範囲が十分大きければ、ｐチャネルトランジスタスイッチで構成することが可能である。同様にスイッチ５１４、５２３をトランジスタで構成する場合、ｎチャネルトランジスタの閾値電圧に対して電源電圧範囲が十分大きければ、ｎチャネルトランジスタスイッチで構成することが可能である。
【００８９】
図４は、本発明の第２の実施例の構成を示す図であり、第１の実施例の変形例である。図４を参照すると、この実施例に係る差動回路は、ソースが共通接続されて定電流源２１７に接続され入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなすｎチャネルトランジスタ２１５、２１６と、ソースがスイッチ５３２を介して電源ＶＤＤに接続されドレインとゲートがｎチャネルトランジスタ２１５のドレインに接続されたｐチャネルトランジスタ２１２と、ソースが電源ＶＤＤに接続されドレインとゲートがｎチャネルトランジスタ２１６のドレインに接続されたｐチャネルトランジスタ２１３と、ソースがスイッチ５３１を介して電源ＶＤＤに接続されゲートがｐチャネルトランジスタ２１２のゲートに接続されたｐチャネルトランジスタ２１１と、ソースが電源ＶＤＤに接続されゲートがｐチャネルトランジスタ２１３のゲートに接続されたｐチャネルトランジスタ２１４と、ｐチャネルトランジスタ２１２、２１４のそれぞれのドレインとの間に接続されたスイッチ５４３と、を備え、ｎチャネルトランジスタ２１５のドレインより第１の差動出力Ｖｄｆ１を出力する。さらにソースが共通接続されて定電流源２２７に接続されＶｉｎＭとＶｉｎＰをゲートにそれぞれ入力し差動対をなすｐチャネルトランジスタ２２５、２２６と、ソースが電源ＶＳＳに接続されドレインとゲートがｐチャネルトランジスタ２２５のドレインに接続されたｎチャネルトランジスタ２２２と、ソースがスイッチ５４１を介して電源ＶＳＳに接続されドレインとゲートがｐチャネルトランジスタ２２６のドレインに接続されたｎチャネルトランジスタ２２３と、ソースが電源ＶＳＳに接続されゲートがｎチャネルトランジスタ２２２のゲートに接続されたｎチャネルトランジスタ２２１と、ソースがスイッチ５４２を介して電源ＶＳＳに接続されゲートがｎチャネルトランジスタ２２３のゲートに接続されたｎチャネルトランジスタ２２４と、ｎチャネルトランジスタ２２１、２２３のそれぞれのドレインとの間に接続されたスイッチ５３３と、ｎチャネルトランジスタ２１５、２２１のそれぞれのドレインとの間に接続されたスイッチ５４４と、ｐチャネルトランジスタ２１４、２２６のそれぞれのドレインとの間に接続されたスイッチ５３４と、を備え、ｐチャネルトランジスタ２１１のドレインはｎチャネルトランジスタ２２２のゲートとドレインの接続点に接続され、ｎチャネルトランジスタ２２４のドレインはｐチャネルトランジスタ２１３のゲートとドレインの接続点に接続され、ｐチャネルトランジスタ２２６のドレインより第２の差動出力Ｖｄｆ２を出力する。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００９０】
このように、この実施例に係る差動回路は、定電流源２１７で駆動されるｎチャネル差動対２１５、２１６と、定電流源２２７で駆動されるｐチャネル差動対２２５、２２６と、２組のカレントミラーを構成可能なｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）と、２組のカレントミラーを構成可能なｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）と、接続切替手段（スイッチ５３１〜５３４、５４１〜５４４）を含み、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力とした広入出力レンジで動作する差動回路の構成において、接続切替手段により、導電型対称の２つの状態に切替えることが可能である。導電型対称の２つの差動回路の状態は、接続切替手段により、第１の接続状態では、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）からｐチャネルトランジスタ２１３、２１４が選択されて、ｎチャネル差動対２１５、２１６の負荷回路をなすカレントミラー回路となり、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）は、ｐチャネル差動対２２５、２２６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２２１、２２２とカレントミラー回路２２３、２２４となる。
【００９１】
また第２の接続状態では、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）からｎチャネルトランジスタ２２１、２２２が選択されてｐチャネル差動対２２５、２２６の負荷回路をなすカレントミラー回路となり、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）は、ｎチャネル差動対２１５、２１６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２１１、２１２とカレントミラー回路２１３、２１４となる。
【００９２】
図５は、この実施例に係る差動回路において、接続切替手段をなす図４の各スイッチの制御および第１の差動出力Ｖｄｆ１と第２の差動出力Ｖｄｆ２の活性、非活性の制御の仕方を説明するための図である。図５には、接続切替手段による２つの接続状態（接続切替１、接続切替２）が示されている。
接続切替１では、スイッチ５３１、５３２、５３３、５３４をオフとし、スイッチ５４１、５４２、５４３、５４４をオンとする。また第１の差動出力Ｖｄｆ１を活性とし、第２の差動出力Ｖｄｆ２を非活性とする。
このとき、ｐチャネルトランジスタ２１３、２１４はトランジスタ２１３のゲートとドレインの接続点を入力端としトランジスタ２１４のドレインを出力端とするカレントミラー回路となり、差動対２１５、２１６の負荷回路をなす。またｐチャネルトランジスタ２１１、２１２はスイッチ５３１、５３２がオフすることにより非活性化される。またカレントミラー回路２１３、２１４は、ｐチャネル差動対２２５、２２６の出力電流をそれぞれミラーするカレントミラー回路２２１、２２２およびカレントミラー回路２２３、２２４の負荷回路にもなる。なお差動回路の出力は、トランジスタ２１２、２１５の共通ドレイン端子に接続された端子３から取り出される電圧Ｖｄｆ１を出力とする。
一方、接続切替２では、スイッチ５３１、５３２、５３３、５３４をオンとし、スイッチ５４１、５４２、５４３、５４４をオフとする。また第１の差動出力Ｖｄｆ１を非活性とし、第２の差動出力Ｖｄｆ２を活性とする。
このとき、ｎチャネルトランジスタ２２１、２２２はトランジスタ２２２のゲートとドレインの接続点を入力端としトランジスタ２２１のドレインを出力端とするカレントミラー回路となり、差動対２２５、２２６の負荷回路をなす。またｎチャネルトランジスタ２２３、２２４はスイッチ５４１、５４２がオフすることにより非活性化される。またカレントミラー回路２２１、２２２は、ｎチャネル差動対２１５、２１６の出力電流をそれぞれミラーするカレントミラー回路２１１、２１２およびカレントミラー回路２１３、２１４の負荷回路にもなる。なお差動回路の出力は、トランジスタ２２３、２２６の共通ドレイン端子に接続された端子４から取り出される電圧Ｖｄｆ２を出力とする。
なお２つの接続状態（接続切替１、接続切替２）における図４の差動回路の等価回路は、接続切替１では、図３（Ａ）において、ｐチャネルトランジスタ２１２をｐチャネルトランジスタ２１４に置き換えた構成と同じであり、接続切替２では、図３（Ｂ）において、ｎチャネルトランジスタ２２３を、ｎチャネルトランジスタ２２１に置き換えた構成と同じである。
また、図４の各スイッチをトランジスタで構成する場合、スイッチ５３１、５３２、５４１、５４２、５３３、５４３は図１と同様に単体トランジスタで構成したパストランジスタスイッチを用いることが可能である。但しスイッチ５３４、５４４は、オン状態でスイッチ両端の電位が差動回路の動作に応じて変化するため、ｐチャネルトランジスタスイッチとｎチャネルトランジスタスイッチを並列に設けたスイッチ構成にする必要がある。
【００９３】
なお接続切替手段による差動回路の導電型対称性の切り替えは、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）と、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）のそれぞれのトランジスタ群が１組のカレントミラー回路と２組のカレントミラー回路とに切り替わる全ての組み合わせが可能である。図１と図４は、代表的な２種類の切り替え方法の実施例を示したが、他の方法でもよいことは言うまでもない。
【００９４】
次に本発明の別の実施例について説明する。図６は、本発明の第３の実施例の構成を示す図である。図６には、図１の差動回路を用いて構成した増幅回路の構成が示されている。すなわち、図６において、ｎチャネル差動対２１５、２１６、ｐチャネル差動対２２５、２２６、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）、定電流源２１７、２２７、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）からなる差動回路は、図１に示したものと同一である。また図７は、図６の増幅回路の制御の仕方の一例を示す図である。
【００９５】
図６を参照すると、この増幅回路は、図１に示した差動回路の出力Ｖｄｆ１、Ｖｄｆ２をそれぞれ受けて動作する増幅段３１０、３２０を含む帰還型増幅回路である。図６において、差動回路の２つの入力端子（差動入力端子）には、入力電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、図６の駆動回路は、入力端子電圧Ｖｉｎと等しい電圧を出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。
【００９６】
また増幅段３１０は、出力端子２を高速に充電する構成とされた充電用増幅段であり、増幅段３２０は、出力端子２を高速に放電する構成とされた放電用増幅段である。なお、充電用増幅段３１０、放電用増幅段３２０の構成については、図８等を参照して、後に説明される。図７を参照して、図６の増幅回路の動作について説明する。
【００９７】
図６において、接続切替１の状態では、差動回路のスイッチ５１１、５１２、５１３、５１４をオフとし、スイッチ５２１、５２２、５２３、５２４をオンとし、増幅段３１０を活性化（動作可能）、増幅段３２０を非活性化（停止）させる。
【００９８】
そして、出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎより低電位のときに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅段３１０の高速充電作用により、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで速やかに上昇させることができる。
【００９９】
一方、接続切替２の状態では、差動回路のスイッチ５１１、５１２、５１３、５１４をオンとし、スイッチ５２１、５２２、５２３、５２４をオフとし、増幅段３１０を非活性化（停止）、増幅段３２０を活性化（動作可能）とする。
【０１００】
そして出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎより高電位のときに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅段５２０の高速放電作用により、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで速やかに低下させることができる。すなわち、Ｖｉｎ＞Ｖｏｕｔでは、接続切替１に制御し、Ｖｉｎ＜Ｖｏｕｔでは、接続切替２に制御すれば、入力端子電圧Ｖｉｎの変化に対して、いつでも、出力端子電圧Ｖｏｕｔを高速に入力端子電圧Ｖｉｎに追随させることができる。
【０１０１】
また差動回路は、接続切替１、２のそれぞれの状態とも、低位側電源ＶＳＳから高位側電源ＶＤＤまでの電源電圧範囲の入力端子電圧Ｖｉｎおよび出力端子電圧Ｖｏｕｔに対して正常に動作するので、接続切替１では電源電圧範囲にわたる出力端子２の高速充電動作が可能で、接続切替２では電源電圧範囲にわたる出力端子２の高速放電動作が可能である。
【０１０２】
なお、図６、図７は、差動回路として図１に示した構成を用いた場合について説明したが、図６の差動回路として図４や上記に説明したその他の構成を用いてもよい。
【０１０３】
さらに本発明の別の実施例について説明する。図８は、本発明の第４の実施例の構成を示す図である。図８には、図１の差動回路を用いて構成した増幅回路の構成が示されている。すなわち、図８において、ｎチャネル差動対２１５、２１６、ｐチャネル差動対２２５、２２６、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）、定電流源２１７、２２７、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）からなる差動回路２１０は、図１に示したものと同一である。
【０１０４】
充電用の増幅段３１０は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５５１を介して差動回路の第１出力端子３（トランジスタ２１２と２１５のドレインの接続点）に接続されているｐチャネルトランジスタ３１１と、トランジスタ３１１のドレインと低位側電源ＶＳＳとの間に直列形態に接続されているスイッチ５５３及び定電流源３１３と、を備えている。出力端子２（トランジスタ３１１のドレイン出力）とトランジスタ３１１のゲート間には容量３１２が帰還接続されており、出力端子２の立ち上がり電圧波形の波形整形が行われる。そして、高位側電源ＶＤＤとトランジスタ３１１のゲートと間に挿入されトランジスタ３１１の活性、非活性を制御するスイッチ５５２を備えている。
【０１０５】
放電用の増幅段３２０は、ソースが低位側電源ＶＳＳと接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５６１を介して差動回路の第２出力端子４（トランジスタ２２３と２２６のドレインの接続点）に接続されているｎチャネルトランジスタ３２１と、トランジスタ３２１のドレインと高位側電源ＶＤＤとの間に直列形態に接続されているスイッチ５６３及び定電流源３２３と、を備えている。出力端子２（トランジスタ３２１のドレイン出力）とトランジスタ３２１のゲート間には容量３２２が帰還接続されており、出力端子２の立ち下がり電圧波形の波形整形が行われる。そして、低位側電源ＶＳＳとトランジスタ３２１のゲートと間に挿入されトランジスタ３２１の活性、非活性を制御するスイッチ５６２を備えている。
【０１０６】
図８を参照すると、この増幅回路は、図１に示した差動回路の出力Ｖｄｆ１、Ｖｄｆ２をそれぞれ受けて動作する増幅段３１０、３２０を含む帰還型増幅回路である。図８において、差動回路の２つの入力端子（差動入力端子）には、入力電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、図８の増幅回路は、入力端子電圧Ｖｉｎと等しい電圧を出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。
【０１０７】
また、図８の増幅段３１０は、出力端子２を高速充電することができる充電用増幅段の回路構成の一例を示しており、増幅段３２０は、出力端子２を高速放電することができる放電用増幅段の回路構成の一例を示している。
【０１０８】
図９は、図８に示した第４の実施例の増幅回路における各スイッチ制御の一例を示したものである。各スイッチ制御は、接続切替１と接続切替２の２つの接続状態に制御され、接続切替１では出力端子２の高速充電動作が可能であり、接続切替２では高速放電動作が可能である。以下、図９を参照して、図８の増幅回路の動作について説明する。
【０１０９】
接続切替１では、差動回路のスイッチ５１１、５１２、５１３、５１４、５６１、５６３、５５２をオフ、スイッチ５２１、５２２、５２３、５２４、５５１、５５３、５６２をオンとする。このときトランジスタ２１１、２１４は非活性化され、差動回路の第２出力Ｖｄｆ２はスイッチ５６１がオフとされることで非活性化され、差動回路は図３（Ａ）の回路と等価となる。また放電用増幅段３２０は非活性化（停止）させられる。
【０１１０】
接続切替１において入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第１出力信号Ｖｄｆ１はＶｉｎ（図１ではＶｉｎＰ）とＶｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて低下する。そのため、ｐチャネルトランジスタ３１１のゲートが引き下げられ、高い充電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き上げることができる。
【０１１１】
なお、入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔでは、差動回路の第１出力信号Ｖｄｆ１は上昇してｐチャネルトランジスタ３１１のゲートを引上げるため、ｐチャネルトランジスタ３１１はオフ状態となり、出力端子電圧Ｖｏｕｔは定電流源３１３の放電能力に応じた速度でＶｉｎまで引き下げられる。
【０１１２】
一方、接続切替２では、差動回路のスイッチ５１１、５１２、５１３、５１４、５６１、５６３、５５２をオン、スイッチ５２１、５２２、５２３、５２４、５５１、５５３、５６２をオフとする。このとき、トランジスタ２２１、２２４は非活性化され、差動回路の第１出力Ｖｄｆ１はスイッチ５５１がオフとされることで非活性化され、差動回路は図３（Ｂ）の回路と等価となる。また充電用増幅段３１０は非活性化（停止）させられる。
【０１１３】
接続切替２において、入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第２出力信号Ｖｄｆ２はＶｉｎ（図１ではＶｉｎＰ）とＶｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて上昇する。そのためｎチャネルトランジスタ３２１のゲートが引き上げられ、高い放電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き下げることができる。
【０１１４】
なお、入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔでは、差動回路の第２出力信号Ｖｄｆ２は低下してｎチャネルトランジスタ３２１のゲートを引き下げるため、ｎチャネルトランジスタ３２１はオフ状態となり、出力端子電圧Ｖｏｕｔは定電流源３２３の充電能力に応じた速度でＶｉｎまで引き上げられる。
【０１１５】
位相補償容量３１２、３２２は、それぞれトランジスタ３１１の充電動作時およびトランジスタ３２１の放電動作時に出力端子電圧Ｖｏｕｔが滑らかに変化するように波形整形の作用を生じる。
【０１１６】
また充電用増幅段３１０は、接続切替２の状態（非活性）から接続切替１の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。充電用増幅段３１０は、接続切替２の状態（非活性）で、スイッチ５５２によりトランジスタ３１１を非活性化するとともに、トランジスタ３１１のゲートに接続される位相補償容量３１２の一端を電源電圧ＶＤＤに充電している。したがって、接続切替２の状態から接続切替１の状態（活性）に切り替わったときに、差動回路の出力電圧Ｖｄｆ１が入力端子電圧Ｖｉｎと関係ない一時的な変動を生じても、容量３１２の一端の電源電圧ＶＤＤに充電された電荷により、トランジスタ３１１のオン動作を防ぐことができる。そして、入力端子電圧Ｖｉｎによる正常な差動回路の出力電圧Ｖｄｆ１により十分な電荷が供給されたときに、トランジスタ３１１のゲートが制御され正常な充電動作が開始される。
【０１１７】
同様に、放電用増幅段３２０も、接続切替１の状態（非活性）から接続切替２の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。放電用増幅段３２０は、接続切替１の状態（非活性）で、スイッチ５６２によりトランジスタ３２１を非活性化するとともに、トランジスタ３２１のゲートに接続される位相補償容量３２２の一端を電源電圧ＶＳＳに放電している。したがって、接続切替１の状態から接続切替２の状態（活性）に切り替わったときに、差動回路の出力電圧Ｖｄｆ２が入力端子電圧Ｖｉｎと関係ない一時的な変動を生じても、容量３２２の一端の電源電圧ＶＳＳに放電された電荷によりトランジスタ３２１のオン動作を防ぐことができる。そして、入力端子電圧Ｖｉｎによる正常な差動回路の出力電圧Ｖｄｆ２により十分な電荷が供給されたときに、トランジスタ３２１のゲートが制御され正常な放電動作が開始される。
【０１１８】
以上のように、図８の増幅回路は、入力電圧Ｖｉｎの変化に応じて、図９に示すような接続切替制御を行うことにより、広入出力レンジにおいて、高速充電動作、高速放電動作が可能である。
【０１１９】
すなわち、Ｖｉｎ＞Ｖｏｕｔでは、接続切替１に制御し、Ｖｉｎ＜Ｖｏｕｔでは、接続切替２に制御することで、入力端子電圧Ｖｉｎの変化に対して、いつでも、出力端子電圧Ｖｏｕｔを、高速に入力端子電圧Ｖｉｎに追随させることができる。また、このとき、定電流源３１３、３２３は、直接駆動速度に寄与しないので、十分小さい電流に抑えることができ、図８の増幅回路は、低消費電力で高速駆動させることができる。
【０１２０】
次に、本発明の第５の実施例について説明する。図１０は、本発明の第５の実施例の構成を示す図であり、図６に示した増幅回路の別の回路構成を示す図である。図１０の増幅回路において、充電用増幅段３１０は、図８の増幅段３１０の電流源３１３とスイッチ５５３を、フォロワ型放電回路４１０に置き換え、放電用増幅段３２０は、図８の増幅段３２０の電流源３２３とスイッチ５６３を、フォロワ型充電回路４２０に置き換えて構成したものであり、充電用増幅段３１０と放電用増幅段３２０のその他の構成、及び差動回路２１０は、図８に示した構成と同じである。
【０１２１】
図１０を参照すると、差動回路は、入力端子１の電圧（入力端子電圧）Ｖｉｎと出力端子２の電圧（出力端子電圧）Ｖｏｕｔを差動入力する。以下、図１０の差動回路２１０の構成については、説明を省略する。
【０１２２】
図１０において、充電用増幅段３１０は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５５１を介して差動回路の第１出力端子３（トランジスタ２１２と２１５のドレインの接続点）に接続されているｐチャネルトランジスタ３１１と、出力端子２と、低位側電源ＶＳＳとの間に接続されるフォロワ構成のｐチャネルトランジスタ４１２と、入力端子１と低位側電源ＶＳＳ間に挿入され、定電流源４１４で駆動され、ゲートがフォロワ構成のトランジスタ４１２のゲートに接続される、ダイオード接続されているｐチャネルトランジスタ４１１と、を有するフォロワ型放電回路４１０と、を備えている。出力端子２とトランジスタ３１１のゲート間には、容量３１２が帰還接続されており、出力端子２の立ち上がり電圧波形の波形整形が行われる。そして、高位側電源ＶＤＤとトランジスタ３１１のゲートと間に挿入されトランジスタ３１１の活性、非活性を制御するスイッチ５５２を備えている。
【０１２３】
またフォロワ型放電回路４１０は、トランジスタ４１２と低位側電源ＶＳＳとの間に挿入されたスイッチ５７３と、トランジスタ４１１と低位側電源ＶＳＳとの間に、定電流源４１４と直列に接続されるスイッチ５７２と、トランジスタ４１１と高位側電源ＶＤＤとの間に、直列形態に接続されているスイッチ５７１及び定電流源４１３と、を備えている。
【０１２４】
放電用増幅段３２０は、ソースが低位側電源ＶＳＳと接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５６１を介して差動回路の第２出力端子４（トランジスタ２２３と２２６のドレインの接続点）に接続されているｎチャネルトランジスタ３２１と、出力端子２と高位側電源ＶＤＤ間に接続されるフォロワ構成のｎチャネルトランジスタ４２２と、高位側電源ＶＤＤと入力端子１間に挿入され、定電流源４２４で駆動され、ゲートがフォロワ構成のトランジスタ４２２のゲートに接続されるダイオード接続されているｎチャネルトランジスタ４２１と、を有するフォロワ型充電回路４２０と、を備えている。出力端子２とトランジスタ３２１のゲート間には容量３２２が帰還接続されており、出力端子２の立ち下がり電圧波形の波形整形が行われる。そして、低位側電源ＶＳＳとトランジスタ３２１のゲートと間に挿入されトランジスタ３２１の活性、非活性を制御するスイッチ５６２を備えている。
【０１２５】
フォロワ型充電回路４２０は、トランジスタ４２２と高位側電源ＶＤＤ間に挿入されるスイッチ５８３と、トランジスタ４２１と高位側電源ＶＤＤとの間に、定電流源４２４と直列に接続されるスイッチ５８２と、トランジスタ４２１と低位側電源ＶＳＳとの間に、直列形態に接続されているスイッチ５８１及び定電流源４２３、を備えている。図１０において、差動回路以外の構成、すなわち差動回路とともに帰還型充電回路を構成するトランジスタ３１１、差動回路とともに帰還型放電回路を構成するトランジスタ３２１、フォロワ型放電回路４１０、フォロワ型充電回路４２０については、文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２、本願出願時未公開）にその詳細が記載されている。
【０１２６】
図１０の増幅回路も、図８と同様に、差動回路の出力Ｖｄｆ１、Ｖｄｆ２をそれぞれ受けて動作する増幅段３１０、３２０を含む帰還型増幅回路である。図１０において、差動回路の２つの入力端子には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力され、図１０の増幅回路は入力電圧Ｖｉｎと等しい電圧を出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。
【０１２７】
フォロワ型放電回路４１０およびフォロワ型充電回路４２０の動作について、以下に簡単に説明する。なおフォロワ型放電回路４１０のｐチャネルトランジスタ４１１、４１２はトランジスタ特性が互いに等しく、電流源４１３、４１４で制御される電流も等しいものとする。またフォロワ型充電回路４２０のｎチャネルトランジスタ４２１、４２２はトランジスタ特性が互いに等しく、電流源４２３、４２４で制御される電流も等しいものとする。また出力端子電圧Ｖｏｕｔと入力端子電圧Ｖｉｎが等しい状態を基準状態とする。
フォロワ型放電回路４１０が動作可能な状態において、Ｖｏｕｔ＝Ｖｉｎの基準状態ではｐチャネルトランジスタ４１１、４１２はオン状態で、それぞれのゲート電圧は入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このときｐチャネルトランジスタ４１１、４１２のゲート・ソース間電圧は等しく、それぞれのドレイン電流も等しい。
基準状態からＶｉｎ＜Ｖｏｕｔに変化すると、ｐチャネルトランジスタ４１２のゲート・ソース間電圧は大きくなり、ソースフォロワ動作によるｐチャネルトランジスタ４１２の放電作用により、出力端子電圧ＶｏｕｔはＶｏｕｔ＝Ｖｉｎまで引き下げられる。一方、基準状態からＶｉｎ＞Ｖｏｕｔに変化すると、ｐチャネルトランジスタ４１２のゲート・ソース間電圧はＶｏｕｔ＝Ｖｉｎの状態よりも小さくなり放電作用は低下する。
このように、フォロワ型放電回路４１０は、Ｖｏｕｔ＞Ｖｉｎにおいて強い放電作用を生じ、ＶｏｕｔがＶｉｎに近づくにつれ放電能力を低下させ、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎに安定させる作用を持つ。また電流源４１３、４１４で制御される電流を十分小さく抑えた場合でも、ゲート・ソース間電圧に応じたｐチャネルトランジスタ４１２のソースフォロワ放電作用は変わらないため、フォロワ型放電回路４１０は低消費電力で動作可能である。
またフォロワ型充電回路４２０が動作可能な状態において、Ｖｏｕｔ＝Ｖｉｎの基準状態ではｎチャネルトランジスタ４２１、４２２はオン状態で、それぞれのゲート電圧は入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このときｎチャネルトランジスタ４２１、４２２のゲート・ソース間電圧は等しく、それそれのドレイン電流も等しい。
基準状態からＶｉｎ＞Ｖｏｕｔに変化すると、ｎチャネルトランジスタ４２２のゲート・ソース間電圧は大きくなり、ソースフォロワ動作によるｎチャネルトランジスタ４２２の充電作用により、出力端子電圧ＶｏｕｔはＶｏｕｔ＝Ｖｉｎまで引き上げられる。一方、基準状態からＶｉｎ＜Ｖｏｕｔに変化すると、ｎチャネルトランジスタ４２２のゲート・ソース間電圧はＶｏｕｔ＝Ｖｉｎの状態よりも小さくなり充電作用は低下する。
このように、フォロワ型充電回路４２０は、Ｖｏｕｔ＜Ｖｉｎにおいて強い充電作用を生じ、ＶｏｕｔがＶｉｎに近づくにつれ充電能力を低下させ、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎに安定させる作用を持つ。また電流源４２３、４２４で制御される電流を十分小さく抑えた場合でも、ゲート・ソース間電圧に応じたｎチャネルトランジスタ４２２のソースフォロワ充電作用は変わらないため、フォロワ型充電回路４２０は低消費電力で動作可能である。
【０１２８】
図１１は、図１０に示した増幅回路における各スイッチ制御の一例を示したものである。各スイッチ制御は接続切替１と接続切替２の２つの接続状態に制御され、接続切替１では出力端子２の高速充電動作が可能であり、接続切替２では高速放電動作が可能である。以下、図１１を参照して図１０の増幅回路の作用を説明する。
【０１２９】
接続切替１では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８１、５８２、５８３をオフ、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７１、５７２、５７３をオンとする。このとき差動回路２１０は、トランジスタ２１１、２１４は非活性化され、差動回路の第２出力Ｖｄｆ２はスイッチ５６１がオフとされることで非活性化され、差動回路は図３（Ａ）の回路と等価となる。また放電用増幅段３２０は非活性化（停止）させられる。
【０１３０】
接続切替１において入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第１出力信号Ｖｄｆ１はＶｉｎ（図１ではＶｉｎＰ）と、Ｖｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて低下する。そのため、ｐチャネルトランジスタ３１１のゲートが引き下げられ、高い充電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き上げることができる。
【０１３１】
一方、入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔでは、差動回路の第１出力信号Ｖｄｆ１は上昇してｐチャネルトランジスタ３１１のゲートを引上げるため、ｐチャネルトランジスタ３１１はオフ状態となり、フォロワ型放電回路４１０の放電作用より、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで引き下げる。
なお、Ｖｉｎ＝Ｖｏｕｔの安定状態（基準状態）では、ｐチャネルトランジスタ４１２のドレイン電流はｐチャネルトランジスタ３１１のドレイン電流とつりあった状態で安定となる。
【０１３２】
フォロワ型放電回路４１０は、ソースフォロワ放電作用をするため、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差が大きいほど、その放電能力は高く、出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎに近づくにつれて、その放電能力は低下する。
【０１３３】
また、フォロワ型放電回路４１０のソースフォロワ放電作用は、ＶｉｎとＶｏｕｔの電圧差に応じて、遅延なく瞬時に動作する。このため、ｐチャネルトランジスタ３１１の高速充電作用が、帰還構成の応答遅延によりオーバーシュートを生じた場合でも、フォロワ型放電回路４１０は、速やかに、オーバーシュートを抑え、出力端子電圧ＶｏｕｔをＶｉｎで安定させる作用をもつ。このため放電能力が一定の定電流源３１３を用いた図８の増幅回路よりも高速駆動で高速安定動作が可能である。
【０１３４】
したがって、図１０に示した増幅回路は、出力安定化のための位相補償容量を必要としない、もしくは、十分小さい位相補償容量を設けるだけで出力安定化を実現することもできる。
【０１３５】
一方、接続切替２では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８１、５８２、５８３をオン、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７１、５７２、５７３をオフとする。このとき差動回路２１０のトランジスタ２２１、２２４は非活性化され、差動回路の第１出力Ｖｄｆ１はスイッチ５５１がオフとされることで非活性化され、差動回路は、図３（Ｂ）の回路と等価となる。また充電用増幅段３１０は非活性化（停止）させられる。
【０１３６】
接続切替２において、入力端子電圧ＶｉｎがＶｉｎ＜Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第２出力信号Ｖｄｆ２はＶｉｎ（図１ではＶｉｎＰ）とＶｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて上昇する。そのため、ｎチャネルトランジスタ３２１のゲートが引き上げられ、高い放電能力で、出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き下げることができる。
【０１３７】
一方、入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏｕｔでは、差動回路の第２出力信号Ｖｄｆ２は低下してｎチャネルトランジスタ３２１のゲートを引き下げるため、ｎチャネルトランジスタ３２１はオフ状態となり、フォロワ型充電回路４２０の充電作用より、出力端子電圧Ｖｏｕｔを、入力端子電圧Ｖｉｎまで引き上げる。なお、Ｖｉｎ＝Ｖｏｕｔの安定状態（基準状態）では、ｎチャネルトランジスタ４２２のドレイン電流はｎチャネルトランジスタ３２１のドレイン電流とつりあった状態で安定となる。
【０１３８】
フォロワ型充電回路４２０は、ソースフォロワ充電作用をするため、ＶｉｎとＶｏｕｔの電圧差が大きいほど充電能力は高く、ＶｏｕｔがＶｉｎに近づくにつれ充電能力は低下する。また、フォロワ型充電回路４２０のソースフォロワ充電作用は、ＶｉｎとＶｏｕｔの電圧差に応じて遅延なく瞬時に動作する。このため、ｎチャネルトランジスタ３２１の高速放電作用が、帰還構成の応答遅延によりアンダーシュートを生じた場合でも、フォロワ型充電回路４２０は、速やかにアンダーシュートを抑え、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎで安定させる作用をもつ。このため充電能力が一定の定電流源３２３を用いた図８の増幅回路よりも高速駆動で高速安定動作が可能である。
【０１３９】
したがって、図１０に示した増幅回路は、出力安定化のための位相補償容量を必要としない、もしくは、十分小さい位相補償容量を設けるだけで出力安定化を実現することもできる。
【０１４０】
このように、ボルテージフォロワ構成において、出力安定化のための位相補償容量を不要としていることは、本発明の主たる特徴の１つをなしている。そして、十分小さい位相補償容量は、専ら波形整形用等に用いられる。なお、位相補償容量が小さくできることにより、位相補償容量を充放電するのに必要な電流が少なくてよいため、差動回路の消費電流を減らすことができる。
【０１４１】
また、位相補償容量を用いた構成において、充電用増幅段３１０は、接続切替２の状態（非活性）から接続切替１の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。同様に、放電用増幅段３２０も、接続切替１の状態（非活性）から接続切替２の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。
【０１４２】
以上のように、図１０の増幅回路は、入力電圧Ｖｉｎの変化に応じて図１１のような接続切替制御を行うことにより、広入出力レンジにおいて高速充電動作、高速放電動作が可能である。すなわち、Ｖｉｎ＞Ｖｏｕｔでは、接続切替１に制御し、Ｖｉｎ＜Ｖｏｕｔでは接続切替２に制御すれば、入力端子電圧Ｖｉｎの変化に対していつでも出力端子電圧Ｖｏｕｔを高速に入力端子電圧Ｖｉｎに追随させることができる。また、フォロワ型放電手段４１０の定電流源４１３、４１４およびフォロワ型充電手段４２０の定電流源４２３、４２４は十分小さい電流に抑えることができ、ソースフォロワ放電手段４１０、ソースフォロワ充電手段４２０とも消費電力は小さい。したがって、図１０の増幅回路は、低消費電力で高速駆動が可能である。
【０１４３】
なお図１０の増幅回路では、フォロワ型放電手段４１０、フォロワ型充電手段４２０を付加したことにより、図８の増幅回路よりも、低容量の位相補償容量で出力安定性を高めることができる。位相補償容量の低容量化により、差動回路に流れる電流が小さくても、速やかに、増幅段トランジスタ３１１、３２１を制御できるため、図１０の増幅回路は、図８の増幅回路よりも、高速駆動が可能であり、または、図８の増幅回路よりも、差動回路の電流を抑えることができる。
【０１４４】
図１２は、図１０に示した増幅回路の変形例を示す図である。図１２において、差動回路２１０以外の構成については、文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２）に、その詳細が記載されている。図１２は、図１０に示した構成よりも、素子数を減らしたものであり、図１０のフォロワ型放電手段４１０を、回路４３０に置き換え、図１０のフォロワ型充電手段４２０を回路４４０に置き換えたものであり、その他の構成は、図１０と同じである。
【０１４５】
図１２において、図１０に示した素子と同じ作用をする素子の参照符号は同一としている。図１２では、トランジスタ４１１のドレインとソースにドレインとソースがそれぞれ接続されたトランジスタ４１９と、トランジスタ４２１のソースとドレインにソースとドレインがそれぞれ接続された４２９が追加されており、それぞれのトランジスタ４１９、４２９のゲートには、所定のバイアス電圧ＶＢ１、ＶＢ２を印加される。
【０１４６】
図１３は、図１２に示した増幅回路における各スイッチ制御の一例を示したものである。各スイッチ制御は、接続切替１と接続切替２の２つの接続状態に制御され、接続切替１では、出力端子２の高速充電動作が可能であり、接続切替２では、高速放電動作が可能である。以下、図１３を参照して、図１２の増幅回路の作用を説明する。
【０１４７】
接続切替１では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８３をオフ、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７３をオンとする。このとき、差動回路は、図３（Ａ）の回路と等価となり、ｐチャネルトランジスタ３１１と回路４３０が活性化（動作）させられる。またバイアス電圧ＶＢ１はトランジスタ４１９がオフするように制御し、バイアス電圧ＶＢ２は、トランジスタ４２１がオフしたときでも高位電源ＶＤＤと入力端子１の間に電流源４２４で制御される電流が流れるようにトランジスタ４２９を制御する。これにより、回路４３０は、図１０のフォロワ型放電手段４１０と等価となる。
【０１４８】
一方、接続切替２では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８３をオン、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７３をオフとする。このとき、差動回路は、図３（Ｂ）の回路と等価となり、ｎチャネルトランジスタ３２１と回路４４０が活性化（動作）させられる。また、バイアス電圧ＶＢ２は、トランジスタ４２９がオフするように制御し、バイアス電圧ＶＢ１は、トランジスタ４１１がオフしたときでも入力端子１と低位電源ＶＳＳの間に電流源４１４で制御される電流が流れるようにトランジスタ４１９を制御する。これにより、回路４４０は、図１０のフォロワ型充電手段４２０と等価となる。したがって、図１２の増幅回路は、図１０の増幅回路と同様の性能を有する。
【０１４９】
次に本発明の第６の実施例について説明する。図１４は、本発明の第６の実施例を説明するための図であり、多出力の駆動回路に本発明の増幅回路を適用した例を示す図である。この実施例は、アクティブマトリクス型表示装置の駆動回路として用いることができる。出力回路１００としては、図６、図８、図１０、図１２等で説明した各実施例の増幅回路を用いることができる。制御信号は出力回路１００を構成する本発明の増幅回路のスイッチを制御する。参照電圧ＶＨとＶＬ間に設けられた分圧抵抗のタップからアナログ階調電圧が出力され、デコーダ３００と、出力端子群４００と、出力段１００と、を備えて構成される。抵抗ストリング２００の各端子（タップ）から生成した複数の階調電圧の中から、各出力ごとに、映像デジタル信号に応じてデコーダ３００で階調電圧を選択し、出力回路１００で増幅して、出力端子４００に接続されたデータ線を駆動する。出力回路１００において、データ線の充電および放電に応じて接続切替１および接続切替２に制御することにより、低消費電力で高速駆動が実現できる。
【０１５０】
図１５、図１６は、本発明の第７および第８の実施例を説明するための図であり、図１５及び図１６とも、図６、図８、図１０、図１２の各増幅回路における接続切替１と接続切替２の切替制御の実施例を示す図である。より具体的には、各増幅回路を、図１４のアクティブマトリクス型表示装置の駆動回路に用いる場合に図１５または図１６を適用すると好適である。以下、図１５及び図１６における接続切替１と接続切替２の切替制御について説明する。
【０１５１】
図１５は、出力端子の充電および放電に対応した充放電制御信号により、そのハイレベル（Ｈ）、ローレベル（Ｌ）の出力に応じた接続切替１と接続切替２の切替制御を示している。
【０１５２】
接続切替１と接続切替２の制御は、それぞれの接続状態に対応したスイッチのオン、オフで行われるため、トランジスタで構成したスイッチでは、充放電制御信号またはその反転信号をスイッチトランジスタ（アナログスイッチ、あるいはＣＭＯＳトランスファゲート）のゲートに入力する。このような切替制御は、充電動作と放電動作が規則的に行われる液晶表示装置のドット反転駆動に好適である。
【０１５３】
液晶表示装置のドット反転駆動におけるデータ線駆動回路では、一定のコモン電圧に対して正・負の階調電圧を交互に出力するため、データ線駆動回路は正の階調電圧を出力するとき（正極性）に充電動作、負の階調電圧を出力するとき（負極性）に放電動作となる。
【０１５４】
したがって、極性反転と充電動作、放電動作が関連付けられており、図１５の充放電制御信号に、極性反転信号（Ｈ、Ｌ）を用いて、正極性のときに接続切替１、負極性のときに接続切替２となるように制御することにより、低消費電力で高速駆動が実現できる。
【０１５５】
なお、液晶表示装置のドット反転駆動については一般的な液晶表示装置の駆動方法としてよく知られているため、詳細は省略する。
【０１５６】
一方、図１６は、充電動作と放電動作が不規則に行われる表示装置の駆動回路に好適な切替制御を示しており、液晶表示装置のコモン反転駆動などに好適である。なお、液晶表示装置のコモン反転駆動についても一般的な液晶表示装置の駆動方法として知られているので、詳細は省略する。
【０１５７】
図１６では、出力電圧に対応した（Ｎ−１）番目とＮ番目のデータを比較器１１に入力し、比較器１１において、両者を比較し、大小に応じてハイレベル（Ｈ）またはローレベル（Ｌ）を出力する。そして、比較器１１の出力に応じて、接続切替１と接続切替２の切替制御を行う。なお、切替制御は、それぞれの接続状態に対応したスイッチのオン、オフで行われるため、トランジスタで構成したスイッチでは、比較器１１の出力信号を、スイッチトランジスタのゲートに入力する。これにより、充電動作と放電動作が不規則な場合でも、接続切替１と接続切替２の切替制御を最適に行うことができる。なお比較器１１に入力されるデータは、デジタル信号でもアナログ信号でもよく、デジタル信号の場合には、図１４の映像デジタル信号を用いることができ、アナログ信号の場合には、図１４のデコーダ３００の出力電圧を用いることができる。また、必要に応じて（Ｎ−１）番目のデータを一時記憶するラッチ回路等を設けてもよい。
【０１５８】
なお、上記実施例で説明した差動回路、増幅回路（駆動回路）は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例で説明した差動回路は、バイポーラトランジスタにも適用できることは勿論である。この場合、高位側電源側のｐチャネルトランジスタ２１１〜２１４、２２５、２２６は、ｐｎｐトランジスタよりなり、低位側電源側のｎチャネルトランジスタ２２１〜２２４、２１５、２１６は、ｎｐｎトランジスタよりなる。
【０１５９】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１６０】
【発明の効果】
以上説明したように、本発明によれば、広入出力レンジを有する差動回路において極性対称性を切替え可能としたことにより、それを用いた増幅回路は低消費電力で高速駆動が実現できる、という効果を奏する。
【０１６１】
また、かかる増幅回路を、表示装置のデータ線の駆動回路に用いることで、表示装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の接続切替の制御を示す図である。
【図３】本発明の第１の実施例における接続切替１、２における等価回路を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第２の実施例の接続切替の制御を示す図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】本発明の第３の実施例の接続切替の制御を示す図である。
【図８】本発明の第４の実施例の構成を示す図である。
【図９】本発明の第４の実施例の接続切替の制御を示す図である。
【図１０】本発明の第５の実施例の構成を示す図である。
【図１１】本発明の第５の実施例の接続切替の制御を示す図である。
【図１２】本発明の第５の実施例の変形例を示す図である。
【図１３】本発明の第５の実施例の変形例の接続切替の制御を示す図である。
【図１４】本発明の第６の実施例の構成を示す図である。
【図１５】本発明の第７の実施例の構成を示す図である。
【図１６】本発明の第８の実施例の構成を示す図である。
【図１７】従来の第１の増幅回路の構成を示す図である。
【図１８】従来の第２の増幅回路の構成を示す図である。
【符号の説明】
１ 入力端子
２ 出力端子
３ 差動回路の第１出力端子
４ 差動回路の第２出力端子
１００ 出力回路
２１１、２１２、２１３、２１４、２２５、２２６、３１１、４１１、４１２、４２９、９１２、９１３、９２５、９２６、９５１、９３１、９３２、９３３、９４１ ｐチャネルトランジスタ
２２１、２２２、２２３、２２４、２１５、２１６、３２１、４２１、４２２、４１９、９１５、９１６、９２１、９２２、９２３、９２４、９４２ ｎチャネルトランジスタ
２１７、２２７、３１３、３２３、４１３、４１４、４２３、４２４、９１７、９２７、９５２、９３４、９３５ 定電流源
５１１〜５１４、５２１〜５２４、５５１〜５５３、５６１〜５６３、５７１〜５７３、５８１〜５８３ スイッチ
３１２、３２２、９５３、９４３ 容量
２００ 抵抗
２１０、９１０ 差動回路
３００ デコーダ
３１０ 増幅段（充電用）
３２０ 増幅段（放電用）
４００ 出力端子群
４１０、４３０ フォロワ型放電回路
４２０、４４０ フォロワ型充電回路
９３０ 連絡段
９４０、９５０ 出力段
【発明の属する技術分野】
本発明は、差動回路及び増幅回路及び該増幅回路を備えた表示装置に関する。
【０００２】
【従来の技術】
広入出力レンジを可能とする演算増幅器として、特開平５−６３４６４号公報には、図１７に示すような、広入出力レンジの演算増幅器が記載されている。図１７の演算増幅器は、差動回路９１０と出力段９５０で構成されている。差動回路９１０は、電流源９１７で駆動されるＮＭＯＳトランジスタ（９１５、９１６）よりなる差動対（「ＮＭＯＳ差動対」ともいう）の出力対に、ＰＭＯＳトランジスタ（９１２、９１３）よりなるカレントミラー回路（「ＰＭＯＳカレントミラー回路」という）が負荷回路として接続される。また、電流源９２７で駆動されるＰＭＯＳトランジスタ（９２５、９２６）よりなる差動対（「ＰＭＯＳ差動対」ともいう）の出力対に、ＮＭＯＳトランジスタよりなる２組のカレントミラー回路（「ＮＭＯＳカレントミラー回路」という）の入力端がそれぞれ接続されている。すなわち、ＰＭＯＳ差動対の出力端をなすＰＭＯＳトランジスタ９２５のドレインに、第１のＮＭＯＳカレントミラー回路（９２１、９２２）の入力端（トランジスタ９２２のドレイン）が接続され、ＰＭＯＳ差動対の出力端をなすＰＭＯＳトランジスタ９２６のドレインに、第２のＮＭＯＳカレントミラー回路（９２３、９２４）の入力端（トランジスタ９２３のドレイン）が接続されている。
【０００３】
第１のＮＭＯＳカレントミラー回路（９２１、９２２）の出力端をなすトランジスタ９２１のドレインは、ＮＭＯＳ差動対（９１５、９１６）の出力端をなすトランジスタ９１５のドレインと、ＰＭＯＳカレントミラー回路（９１２、９１３）の出力端をなすトランジスタ９１２のドレインとの接続点に接続されている。第２のＮＭＯＳカレントミラー回路（９２３、９２４）の出力端をなすトランジスタ９２４のドレインは、ＮＭＯＳ差動対（９１５、９１６）の出力端をなすトランジスタ９１６のドレインとＰＭＯＳカレントミラー回路（９１２、９１３）の入力端をなすトランジスタ９１３のドレインとの接続点に接続されている。
【０００４】
ＮＭＯＳ差動対のトランジスタ９１５のゲートとＰＭＯＳ差動対のトランジスタ９２６のゲートは共通接続され、入力端子電圧Ｖｉｎが入力される。
【０００５】
ＮＭＯＳ差動対のトランジスタ９１６のゲートと、ＰＭＯＳ差動対のトランジスタ９２５のゲートとは、共通接続され、出力端子電圧Ｖｏｕｔが入力される。
【０００６】
トランジスタ９１２、９１５、９２１のドレインの共通接続点が、差動回路９１０の出力Ｖｄｆとされている。
【０００７】
一方、出力段９５０は、ドレインが出力端子に接続されソースが高位電源端子ＶＤＤに接続されゲートに差動回路９１０の出力Ｖｄｆを受けるＰＭＯＳトランジスタ９５１と、出力端子と低位電源端子ＶＳＳとの間に接続された定電流源９５２と、ＰＭＯＳトランジスタ９５１のゲートと出力端子との間に接続された位相補償容量９５３で構成されている。
【０００８】
すなわち図１７の演算増幅器は、入力端子１に入力された入力電圧Ｖｉｎと等しい電圧を、出力端子２に出力電圧Ｖｏｕｔとして出力するボルテージフォロワ回路である。
【０００９】
次に差動回路９１０の動作について説明する。なお説明を容易にするため、差動対やカレントミラー回路を構成するペアトランジスタは、互いに同一のトランジスタ特性であるものとし、２つの差動入力電圧Ｖｉｎ、ＶｏｕｔがＶｉｎ＝Ｖｏｕｔであるときを基準状態として、説明する。
【００１０】
Ｖｉｎ＝Ｖｏｕｔの基準状態のとき、ＰＭＯＳ差動対（９２５、９２６）の各ペアトランジスタに流れる電流は互いに等しく、定電流源９２７の電流の２分の１がそれぞれ流れる。またトランジスタ９２５、９２６のそれぞれの電流はカレントミラー回路（９２１、９２２）、カレントミラー回路（９２３、９２４）によりトランジスタ９２１、９２４にミラー電流として同じ大きさで流れる。またＮＭＯＳ差動対（９１５、９１６）の各ペアトランジスタに流れる電流も互いに等しく、定電流源９１７の電流の２分の１がそれぞれ流れる。一方カレントミラー回路（９１２、９１３）の各ペアトランジスタに流れる電流も互いに等しく、トランジスタ９１２、９１３の電流はそれぞれ定電流源９１７の電流の２分の１と定電流源９２７の電流の２分の１の合計電流が流れる。
【００１１】
このように差動対およびカレントミラー回路の各ペアトランジスタに流れる電流は等しいことから、ペアトランジスタの各端子電圧も互いに等しく、差動回路の出力Ｖｄｆ（トランジスタ９１２のドレイン出力）は、トランジスタ９１３のドレイン電圧（＝ゲート電圧）付近で安定状態となる。
【００１２】
差動入力電圧Ｖｉｎ、Ｖｏｕｔが、Ｖｉｎ＞Ｖｏｕｔとなると、差動対（９１５、９１６）において、トランジスタ９１５のゲート・ソース間電圧が増加し、トランジスタ９１６のゲート・ソース間電圧が減少するため、トランジスタ９１５に多くの電流を流そうと作用する。そのため、トランジスタ９１５の放電作用が強くなり、差動回路の出力Ｖｄｆを低下させる作用が働く。
【００１３】
一方、差動対（９２５、９２６）において、トランジスタ９２５のゲート・ソース間電圧が増加し、トランジスタ９２６のゲート・ソース間電圧が減少するため、トランジスタ９２５に多くの電流を流そうと作用し、そのミラー電流が流れるトランジスタ９２１の電流も増加する。そのため、トランジスタ９２１の放電作用が強くなり、こちらも、差動回路の出力Ｖｄｆを低下させる作用が働く。
【００１４】
差動入力電圧Ｖｉｎ、ＶｏｕｔがＶｉｎ＜Ｖｏｕｔとなると、差動対（９１５、９１６）において、トランジスタ９１６のゲート・ソース間電圧が増加し、トランジスタ９１５のゲート・ソース間電圧が減少するため、トランジスタ９１５の放電作用は弱くなり、差動回路出力Ｖｄｆを上昇させる作用が働く。一方、差動対（９２５、９２６）においては、トランジスタ９２６のゲート・ソース間電圧が増加し、トランジスタ９２５のゲート・ソース間電圧が減少するため、トランジスタ９２５の電流を抑えるように作用し、そのミラー電流が流れるトランジスタ９２１の電流も減少する。そのため、トランジスタ９２１の放電作用が弱くなり、こちらも、差動回路出力Ｖｄｆを上昇させる作用が働く。
【００１５】
このように、差動回路９１０は、Ｖｉｎ＞Ｖｏｕｔとなると、差動回路出力Ｖｄｆは低下し、Ｖｉｎ＜Ｖｏｕｔとなると、差動回路出力Ｖｄｆは上昇する。したがって、図１７の増幅回路は、Ｖｉｎ＞Ｖｏｕｔでは、出力段９５０のＰＭＯＳトランジスタ９５１のゲート電圧が引き下げられて、出力端子２が高速に充電され、Ｖｉｎ＜Ｖｏｕｔでは、ＰＭＯＳトランジスタ９５１のゲート電圧が引き上げられオフ状態となり、定電流源９５２により、出力端子２が放電され、Ｖｉｎ＝ＶｏｕｔでＰＭＯＳトランジスタ９５１のドレイン電流と定電流源９５２で制御される電流とがつりあうところで安定状態となる。
【００１６】
この演算増幅器の特徴は、差動回路９１０にある。差動回路９１０は、入力電圧Ｖｉｎが、電源電圧範囲（電源ＶＳＳから電源ＶＤＤまでの範囲）の中間の広い電圧範囲で、ＮＭＯＳ差動対（９１５、９１６）と、ＰＭＯＳ差動対（９２５、９２６）が共に動作し、差動回路の出力Ｖｄｆにより、出力段９５０のトランジスタ９５１のゲートを制御して、演算増幅器を動作させることができる。さらに、入力電圧Ｖｉｎが電源電圧付近にあり、一方の差動対の動作が停止してしまう場合でも、他方の差動対の動作により、差動回路の出力Ｖｄｆが正常に出力され、演算増幅器を正常に動作させることができる。
【００１７】
例えば入力電圧Ｖｉｎが、低位電源電圧ＶＳＳ付近の場合、ＮＭＯＳトランジスタ９１５、９１６の閾値電圧Ｖｔｎより低くなると、ＮＭＯＳ差動対（９１５、９１６）は停止する（オフ状態となる）が、ＰＭＯＳ差動対（９２５、９２６）とＮＭＯＳカレントミラー回路（９２１、９２２および９２３、９２４）とＰＭＯＳカレントミラー回路９１２、９１３は動作するため、差動回路の出力Ｖｄｆにより、出力段９５０を正常に動作させることができる。
【００１８】
また入力電圧Ｖｉｎが高位電源電圧ＶＤＤ付近の場合、ＰＭＯＳトランジスタ９２５、９２６のゲート・ソース間電圧が閾値電圧Ｖｔｐの絶対値より小さくなると、ＰＭＯＳ差動対（９２５、９２６）が停止し（オフ状態となる）、ＮＭＯＳカレントミラー回路（９２１、９２２および９２３、９２４）も停止するが、ＮＭＯＳ差動対（９１５、９１６）とＰＭＯＳカレントミラー回路（９１２、９１３）は動作するため、差動部の出力Ｖｄｆにより出力段９５０を正常に動作させることができる。したがって。図１７の演算増幅器は、電源電圧範囲にほぼ等しい広入出力レンジの動作が可能である。
【００１９】
しかしながら、図１７の演算増幅器を、液晶表示装置の駆動回路などの比較的大きな容量性負荷の駆動回路に用いた場合、出力段９５０による出力端子２の充電動作は、トランジスタ９５１により高速に行うことができるが、出力端子２の放電動作は、定電流源９５２によって行われるため、定電流源９５２の電流を小さくすれば、放電動作が遅く、駆動速度が不足し、定電流源９５２の電流を大きくすれば、放電動作は高速になるが、消費電力が大きくなる、という課題があった。
【００２０】
これに対して、広入出力レンジが可能で、さらに出力端子の充電動作、放電動作ともに高速駆動を実現する演算増幅器として、各種刊行物（特開平７−３１３５１号公報、特開平９−９３０５５号公報、特開２０００−２５２７６８号公報）等が知られている。図１８は、代表例として、特開２０００−２５２７６８号公報に記載されている、演算増幅器の構成（同公報の図１０参照）を示した図である。図１８に示す演算増幅器では、図１７に示した演算増幅器と同様に、入力電圧Ｖｉｎと等しい電圧を出力電圧Ｖｏｕｔとして出力するボルテージフォロワ回路の構成である。
【００２１】
図１８を参照すると、この演算増幅器は、差動回路９１０と連絡段９３０と出力段９４０で構成されている。差動回路９１０は、図１７の差動回路９１０と同じ構成であり、各要素には、図１７と同一の参照番号が付されている。
【００２２】
連絡段９３０は、ソースが高位電源端子ＶＤＤに接続されゲートに差動部の出力Ｖｄｆを受けるＰＭＯＳトランジスタ９３１と、ＰＭＯＳトランジスタ９３１のドレインと低位電源端子ＶＳＳとの間に接続された定電流源９３４と、ソースが高位電源端子ＶＤＤに接続されゲートとドレインがＰＭＯＳトランジスタ９３１のドレインと定電流源９３４の接続点に接続されたＰＭＯＳトランジスタ９３２と、ソースが高位電源端子ＶＤＤに接続されゲートがＰＭＯＳトランジスタ９３１のドレインと定電流源９３４の接続点に接続されたＰＭＯＳトランジスタ９３３と、ＰＭＯＳトランジスタ９３３のドレインと低位電源端子ＶＳＳとの間に接続された定電流源９３５とを備えて構成されており、ＰＭＯＳトランジスタ９３３のドレインと定電流源９３５の接続点が連絡段９３０の出力となっている。
【００２３】
出力段９４０は、ドレインが出力端子２に接続されソースが高位電源端子ＶＤＤに接続されゲートに差動部の出力Ｖｄｆを受けるＰＭＯＳトランジスタ９４１と、ドレインが出力端子２に接続されソースが低位電源端子ＶＳＳに接続されゲートに連絡段９３０の出力を受けるＰＭＯＳトランジスタ９４２と、ＰＭＯＳトランジスタ９４１のゲートと出力端子との間に接続された位相補償容量９４３とを備えて構成されている。
【００２４】
図１８の差動回路９１０の作用は、図１７の場合と同様に、電源電圧範囲にほぼ等しい広入力レンジに対して、差動部出力Ｖｄｆを出力することができる。
【００２５】
また、図１８の出力段９４０のＰＭＯＳトランジスタ９４１および位相補償容量９４３も図１７の出力段９５０のＰＭＯＳトランジスタ９５１および位相補償容量９５３と同様の構成である。
【００２６】
図１８の演算増幅器の特徴は、図１７の演算増幅器の出力段９５０の定電流源９５２を、ＮＭＯＳトランジスタ９４２に置換え、差動部出力Ｖｄｆの変化に応じて、ＮＭＯＳトランジスタ９４２のゲートを制御する連絡段９３０を設けていることである。以下に、連絡段９３０と出力段９４０の作用について説明する。
【００２７】
連絡段９３０のＰＭＯＳトランジスタ９３１は、差動段出力Ｖｄｆを受け、出力段９４０のＰＭＯＳトランジスタ９４１と同じ動作をする。
【００２８】
すなわち、入力電圧と出力電圧Ｖｉｎ、Ｖｏｕｔが、Ｖｉｎ＞Ｖｏｕｔとなると、電圧Ｖｄｆが安定状態から低下し、ＰＭＯＳトランジスタ９４１は、充電作用を生じて、出力電圧Ｖｏｕｔを引上げるように作用する。このとき、ＰＭＯＳトランジスタ９３１もそのドレイン電圧を引上げるため、ＰＭＯＳトランジスタ９３３はオフ状態となり、連絡段９３０の出力は、定電流源９３５により引き下げられる。したがって、ＰＭＯＳトランジスタ９４１が出力電圧Ｖｏｕｔを引上げるように作用するとき、ＮＭＯＳトランジスタ９４２はオフ状態となる。
【００２９】
一方、Ｖｉｎ＜Ｖｏｕｔとなると、電圧Ｖｄｆが安定状態から上昇し、ＰＭＯＳトランジスタ９４１はオフとなる。このときＰＭＯＳトランジスタ９３１もオフとなり、そのドレイン電圧は、定電流源９３４により引下げられるため、ＰＭＯＳトランジスタ９３３は、そのドレイン電圧を引上げ、連絡段９３０の出力電圧を引上げ、ＮＭＯＳトランジスタ９４２をオンさせる。したがって、ＰＭＯＳトランジスタ９４１がオフ状態となるとき、ＮＭＯＳトランジスタ９４２は放電作用を生じて、出力電圧Ｖｏｕｔを高速に引下げるように作用する。
【００３０】
このように、図１８の演算増幅器は、差動回路９１０の出力Ｖｄｆに応じて出力段９４０のトランジスタ９４１、９４２がそれぞれ出力端子２の充電作用、放電作用を行うため、容量性負荷の駆動においても、充電動作および放電動作を高速に行うことができる。
【００３１】
しかしながら、図１８の演算増幅器の連絡段９３０は、ＮＭＯＳトランジスタ９４２の放電動作を速やかに制御するため、電圧Ｖｄｆの変化に対して高速応答しなければならない。
【００３２】
したがって、連絡段９３０の定電流源９３４、９３５の消費電流はある程度大きくなくてはならず、演算増幅器の消費電力が大きくなる、という課題がある。
【００３３】
具体的には、例えば定電流源９３４の電流を非常に小さく抑えた場合、トランジスタ９３３のゲート電圧は安定状態から低電位側への変化が遅くなるため、トランジスタ９４２のゲート電圧の安定状態から高電位側への変化も遅れ、出力端子２の速やかな放電動作ができなくなる。
【００３４】
一方、定電流源９３５の電流を非常に小さく抑えた場合、トランジスタ９４２のゲート電圧の低電位側への変化が遅れるため、出力段９４０が放電動作から充電動作に切り替わっても、トランジスタ９４２は速やかにオフしないため、トランジスタ９４１、９４２に貫通電流が生じる。
【００３５】
なお、連絡段９３０について、図１８とは異なる構成も、特開２０００−２５２７６８に提案されているが、いずれも連絡段を構成する定電流源は、消費電流はある程度大きくなくてはならず、演算増幅器の消費電力が大きくなる、という課題がある。
【００３６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、容量性負荷の駆動において、広入出力レンジが可能で、充電動作及び放電動作ともに高速駆動を実現し、消費電力を縮減可能とした差動回路及び増幅回路を提供することにある。
【００３７】
また本発明が解決しようとする課題は、上記回路を表示装置のデータ線駆動回路に用いることにより、低消費電力の表示装置を提供することにある。
【００３８】
【課題を解決するための手段】
上記課題は、出力端子（２）を充電するＰＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できるが、出力端子（２）を放電するＮＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できないことが原因である。
【００３９】
図１７に示す例では、定電流源（９５２）によって出力端子（２）の放電を行い、図１８に示す例では、出力端子（２）を放電するＮＭＯＳトランジスタ（９４２）のゲート電圧を、連絡段（９３０）を介して制御を行っている。
【００４０】
また図１７、図１８に示した従来の回路では、それぞれ各トランジスタの極性を入れ替え、電源電圧ＶＤＤとＶＳＳを入れ替えた導電型対称の構成が可能である。この導電型対称の構成は、出力端子（２）を放電するＮＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できるが、出力端子（２）を充電するＰＭＯＳトランジスタのゲート電圧を差動回路の出力信号で直接制御できない。
【００４１】
そこで、本発明は出力端子の充電と放電に応じて、差動回路の導電型対称を切り替えることで、出力端子の、充電と放電を行うそれぞれのトランジスタのゲート電圧を差動回路の出力信号で直接制御することができるようにして、上記課題を解決するようにしたものである。なお、導電型対称の２つの差動回路を別々に設けて、出力端子の充電と放電に応じて選択する方法も可能であるが、素子数が大幅に増えて面積も増大する。これに対し、本発明は素子数の増加が少ない省面積の差動回路の構成で、上記課題を解決するようにしたものである。
【００４２】
上記課題あるいは他の課題の少なくとも１つを解決する本発明に係る差動回路は、第１の定電流源で駆動され第１、第２の入力電圧を差動入力対より受ける第１導電型の第１の差動対と、第２の定電流源で駆動され前記第１、第２の入力電圧を差動入力対より受ける第２導電型の第２の差動対と、第１の電源に接続され、前記第１の差動対の能動負荷をなす第２導電型トランジスタで構成された第１の負荷回路と、第２の電源に接続され、前記第２の差動対の能動負荷をなす第１導電型トランジスタで構成された第２の負荷回路と、前記第１の負荷回路と前記第２の負荷回路との間を連絡し、前記第１及び前記第２の負荷回路の少なくとも一方から他方へ電流を流すことを可能とする連絡手段と、前記第１の負荷回路から出力される第１の出力と、前記第２の負荷回路から出力される第２の出力と、を含み、前記第１の出力を活性とし前記第２の出力を非活性とする第１の接続状態と、前記第２の出力を活性とし前記第１の出力を非活性とする第２の接続状態とを切り替える切替手段と、を有する。
上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る差動回路は、第１の定電流源で駆動され第１、第２の入力電圧を受ける第１導電型の第１の差動対と、第２の定電流源で駆動され前記第１、第２の入力電圧を受ける第２導電型の第２の差動対と、少なくとも２組のカレントミラー回路を構成できる第１導電型のトランジスタ群と、少なくとも２組のカレントミラー回路を構成できる第２導電型のトランジスタ群と、第１および第２の接続状態に切り替える切替手段と、を含んで構成される差動回路であって、前記切替手段によって切り替えられた前記第１の接続状態では、前記第２導電型のトランジスタ群が１組の第２導電型カレントミラー回路を構成してその入力端および出力端を前記第１の差動対の出力対にそれぞれ接続し、前記第１導電型のトランジスタ群が２組の第１導電型カレントミラー回路を構成してそれぞれの入力端を前記第２の差動対の出力対に接続し、前記２組の第１導電型カレントミラー回路の出力端をそれぞれ前記１組の第２導電型カレントミラー回路の入力端および出力端に接続し、前記１組の第２導電型カレントミラー回路の出力端を第１の出力端子とし、前記切替手段によって切り替えられた前記第２の接続状態では、前記第１導電型のトランジスタ群が１組の第１導電型カレントミラー回路を構成してその入力端および出力端を前記第２の差動対の出力対にそれぞれ接続し、前記第２導電型のトランジスタ群が２組の第２導電型カレントミラー回路を構成してそれぞれの入力端を前記第１の差動対の出力対に接続し、前記２組の第２導電型カレントミラー回路の出力端をそれぞれ前記１組の第１導電型カレントミラー回路の入力端および出力端に接続し、前記１組の第１導電型カレントミラー回路の出力端を第２の出力端子とする。
【００４３】
上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る増幅回路は、上記本発明に係る差動回路と、差動回路の２つの出力信号のうち一方の出力信号を受けて出力端子を充電する充電用増幅段と、前記差動回路の他方の出力信号を受けて前記出力端子を放電する放電用増幅段と、を備え、前記出力端子が、前記差動回路の差動入力端子の反転入力端子に帰還入力される。
【００４４】
本発明の他のアスペクトに係る増幅回路は、本発明に係る差動回路を備え、前記差動回路は、入力端子電圧と出力端子電圧とを差動入力し、前記差動回路の出力信号に基づき前記出力端子の充電作用を行う充電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第１のバイアス制御手段と、前記出力端子と、低位側電源をなす第２の電源との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の放電作用を行うフォロワ型放電回路と、前記差動回路の出力信号に基づき前記出力端子の放電作用を行う放電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第２のバイアス制御手段と、高位側電源をなす第１の電源と前記出力端子との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の充電作用を行うフォロワ型充電回路と、を備えている。
【００４５】
また上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る表示装置は、入力端子電圧と出力端子電圧を入力とする、本発明に係る差動回路と、前記出力端子の充電及び放電を制御する増幅段を備えた増幅回路を、データ線の駆動回路として備えている。
【００４６】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る差動回路は、第１の定電流源（２１７）で駆動され第１、第２の入力電圧（ＶｉｎＰ、ＶｉｎＭ）を差動入力対より受ける第１導電型の第１の差動対（２１５、２１６）と、第２の定電流源（２２７）で駆動され前記第１、第２の入力電圧を差動入力対より受ける第２導電型の第２の差動対（２２５、２２６）と、第１の電源（ＶＤＤ）に接続され、第１の差動対の能動負荷をなす第２導電型トランジスタで構成された第１の負荷回路（２１１、２１２、２１３、２１４よりなる少なくとも２組のカレントミラー回路）と、第２の電源に接続され、第２の差動対の能動負荷をなす第１導電型トランジスタで構成された第２の負荷回路（２２１、２２２、２２３、２２４よりなる少なくとも２組のカレントミラー回路）と、第１の負荷回路と第２の負荷回路との間を連絡し、第１及び第２の負荷回路の少なくとも一方から他方へ電流を流すことを可能とする連絡手段（図１の２１２と２２１の接続、２１３と２２４の接続、２１１と２２２の接続、２２３と２１４の接続）と、第１の負荷回路から出力される第１の出力（Ｖｄｆ１）と、前記第２の負荷回路から出力される第２の出力（Ｖｄｆ２）と、を含み、前記第１の出力（Ｖｄｆ１）を活性とし前記第２の出力（Ｖｄｆ２）を非活性とする第１の接続状態と、前記第２の出力（Ｖｄｆ２）を活性とし前記第１の出力（Ｖｄｆ１）を非活性とする第２の接続状態とを切り替える切替手段を含んで構成される。
本発明に係る差動回路は、第１の定電流源（２１７）で駆動され第１、第２の入力電圧（ＶｉｎＰ、ＶｉｎＭ）を受ける第１導電型の第１の差動対（２１５、２１６）と、第２の定電流源（２２７）で駆動され、第１、第２の入力電圧（ＶｉｎＰ、ＶｉｎＭ）を受ける第２導電型の第２の差動対（２２５、２２６）と、少なくとも２組のカレントミラー回路を構成される第１導電型のトランジスタ群（２２１、２２２、２２３、２２４）と、少なくとも２組のカレントミラー回路を構成できる第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）と、第１の接続状態と第２の接続状態に切り替える切替手段と、を含んで構成される。
【００４７】
切替手段によって切り替えられた第１の接続状態では、第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）が１組の第２導電型カレントミラー回路を構成し、１組の第２導電型カレントミラー回路の入力端および出力端が第１の差動対（２１５、２１６）の出力対にそれぞれ接続され、第１導電型のトランジスタ群（２２１、２２２、２２３、２２４）が２組の第１導電型カレントミラー回路を構成し、２組の第１導電型カレントミラー回路のそれぞれの入力端が、第２の差動対の出力対に接続され、２組の第１導電型カレントミラー回路の出力端が、それぞれ、１組の第２導電型カレントミラー回路の入力端および出力端に接続され、１組の第２導電型カレントミラー回路の出力端を第１の出力端子（３）とする。
【００４８】
切替手段によって切り替えられた第２の接続状態では、第１導電型のトランジスタ群（２２１、２２２、２２３、２２４）が１組の第１導電型カレントミラー回路を構成し、１組の第１導電型カレントミラー回路の入力端および出力端が第２の差動対（２２５、２２６）の出力対にそれぞれ接続され、第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）が２組の第２導電型カレントミラー回路を構成し、２組の第２導電型カレントミラー回路のそれぞれの入力端が第１の差動対の出力対に接続され、２組の第２導電型カレントミラー回路の出力端がそれぞれ１組の第１導電型カレントミラー回路の入力端および出力端に接続され、１組の第１導電型カレントミラー回路の出力端を第２の出力端子（４）とする。
【００４９】
なお、切替手段は、第１の接続状態において、第２導電型のトランジスタ群（２１１、２１２、２１３、２１４）から２つのトランジスタを選択して１組の第２導電型カレントミラー回路を形成するが、このとき、選択されなかったトランジスタを非活性とする。さらに第１の出力端子（３）の出力電圧（Ｖｄｆ１）を活性とし、第２の出力端子（４）の出力電圧（Ｖｄｆ２）を非活性とする。また第２の接続状態において、第１導電型のトランジスタ群（２２１、２２２と、２２３、２２４）から２つのトランジスタを選択して１組の第１導電型カレントミラー回路を形成するが、このとき選択されなかったトランジスタを非活性とする。さらに第1の出力端子（３）の出力電圧（Ｖｄｆ１）を非活性とし、第２の出力端子（４）の出力電圧（Ｖｄｆ２）を活性とする。
【００５０】
なお、上記回路構成は、ＣＭＯＳプロセスが適用されるほか、バイポーラトランジスタにも適用できる。液晶表示装置の駆動回路の増幅回路として適用する場合、ＭＯＳトランジスタは、多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）で構成してもよい。ｐｏｌｙ−Ｓｉ ＴＦＴは、電界効果移動度が高く周辺回路を基板上に集積化できる。
【００５１】
また上記構成の差動回路において、差動対の出力対は、ＭＯＳトランジスタの場合、ドレインの対であり、バイポーラトランジスタの場合、コレクタの対に対応し、カレントミラー回路の入力端は、ＭＯＳトランジスタの場合、ドレインとゲートの共通接続端であり、バイポーラトランジスタの場合、コレクタとベースの共通接続端に対応し、カレントミラー回路の出力端は、ＭＯＳトランジスタの場合、ドレインであり、バイポーラトランジスタの場合、コレクタに対応する。
【００５２】
本発明に係る差動回路は、好ましくは、ソースが共通接続されて第１の定電流源（２１７）に接続され、入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなす第１導電型の第１、第２のトランジスタ（２１５、２１６）と、ソースが共通接続されて第２の定電流源（２２７）に接続されＶｉｎＭとＶｉｎＰをゲートにそれぞれ入力し差動対をなす第２導電型の第３、第４のトランジスタ（２２５、２２６）と、ソースが第１の電源（ＶＤＤ）に接続されドレインが第１のトランジスタ（２１５）のドレインに接続された第２導電型の第５のトランジスタ（２１２）と、ソースが第１の電源（ＶＤＤ）に接続されドレインとゲートが第２のトランジスタ（２１６）のドレインに接続された第２導電型の第６のトランジスタ（２１３）と、ソースがそれぞれ第１、第２のスイッチ（５１１、５１２）を介して第１の電源（ＶＤＤ）に接続されゲートが第５、第６のトランジスタ（２１２、２１３）のゲートにそれぞれ接続された第２導電型の第７、第８のトランジスタ（２１１、２１４）と、ソースが第２の電源（ＶＳＳ）に接続されドレインとゲートが第３のトランジスタ（２２５）のドレインに接続された第１導電型の第９のトランジスタ（２２２）と、ソースが第２の電源（ＶＳＳ）に接続されドレインが第４のトランジスタ（２２６）のドレインに接続された第１導電型の第１０のトランジスタ（２２３）と、ソースがそれぞれ第３、第４のスイッチ（５２１、５２２）を介して第２の電源（ＶＳＳ）に接続されゲートが第９、第１０のトランジスタ（２２２、２２３）のゲートにそれぞれ接続された第１導電型の第１１、第１２のトランジスタ（２２１、２２４）と、第５、第７のトランジスタ（２１２、２１１）の共通ゲートと第１、第２のトランジスタ（２１５、２１６）のそれぞれのドレインとの間に接続された第５、第６のスイッチ（５１３、５２４）と、第１０、第１２のトランジスタ（２２３、２２４）の共通ゲートと第３、第４のトランジスタ（２２５、２２６）のそれぞれのドレインとの間に接続された第７、第８のスイッチ（５１４、５２３）と、を備え、第７、第８のトランジスタ（２１１、２１４）のドレインは第３、第４のトランジスタ（２２５、２２６）のドレインにそれぞれ接続され、第１１、第１２のトランジスタ（２２１、２２４）のドレインは第１、第２のトランジスタ（２１５、２１６）のドレインにそれぞれ接続され、第１のトランジスタ（２１５）のドレイン（端子３）より第１の差動出力（Ｖｄｆ１）が出力され、第４のトランジスタ（２２６）のドレイン（端子４）より第２の差動出力（Ｖｄｆ２）が出力される。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００５３】
本発明に係る差動回路において、第１、第２、第５、及び第７のスイッチ（５１１、５１２、５１３、５１４）が非導通状態とされ、第３、第４、第６、及び第８のスイッチ（５２１、５２２、５２４、５２３）が導通状態とされ、第１の差動出力（Ｖｄｆ１）が活性とされ、第２の差動出力（Ｖｄｆ２）が非活性とされる第１の接続状態と、第１、第２、第５、及び第７のスイッチ（５１１、５１２、５１３、５１４）が導通状態とされ、第３、第４、第６、及び第８のスイッチ（５２１、５２２、５２４、５２３）が非導通状態とされ、第１の差動出力（Ｖｄｆ１）が非活性とされ、第２の差動出力（Ｖｄｆ２）が活性とされる第２の接続状態とに切替制御される。
【００５４】
本発明に係る別の差動回路は、図４を参照すると、ソースが共通接続されて第１の定電流源（２１７）に接続され入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなす第１導電型の第１、第２のトランジスタ（２１５、２１６）と、ソースが共通接続されて第２の定電流源（２２７）に接続されＶｉｎＭとＶｉｎＰをゲートにそれぞれ入力し差動対をなす第２導電型の第３、第４のトランジスタ（２２５、２２６）と、ソースが第９のスイッチ（５３２）を介して第１の電源（ＶＤＤ）に接続されドレインとゲートが第１のトランジスタ（２１５）のドレインに接続された第２導電型の第５のトランジスタ（２１２）と、ソースが第１の電源（ＶＤＤ）に接続されドレインとゲートが第２のトランジスタ（２１６）のドレインに接続された第２導電型の第６のトランジスタ（２１３）と、ソースが第１０のスイッチ（５３１）を介して第１の電源（ＶＤＤ）に接続されゲートが第５のトランジスタ（２１２）のゲートに接続された第２導電型の第７のトランジスタ（２１１）と、ソースが第１の電源（ＶＤＤ）に接続されゲートが第６のトランジスタ（２１３）のゲートに接続された第２導電型の第８のトランジスタ（２１４）と、ソースが第２の電源（ＶＳＳ）に接続されドレインが第３のトランジスタ（２２５）のドレインに接続された第１導電型の第９のトランジスタ（２２２）と、ソースが第１１のスイッチ（５４１）を介して第２の電源（ＶＳＳ）に接続されドレインとゲートが第４のトランジスタ（２２６）のドレインに接続された第１導電型の第１０のトランジスタ（２２３）と、ソースが第２の電源（ＶＳＳ）に接続されゲートが第９のトランジスタ（２２２）のゲートに接続された第１導電型の第１１のトランジスタ（２２１）と、ソースが第１２のスイッチ（５４２）を介して第２の電源（ＶＳＳ）に接続されゲートが第１０のトランジスタ（２２３）のゲートに接続された第１導電型の第１２のトランジスタ（２２４）と、第１、第８のトランジスタ（２１５、２１４）のそれぞれのドレイン間に接続された第１３のスイッチ（５４３）と、第１、第１１のトランジスタ（２１５、２２１）のそれぞれのドレイン間に接続された第１４のスイッチ（５４４）と、第４、第１１のトランジスタ（２２６、２２１）のそれぞれのドレイン間に接続された第１５のスイッチ（５３３）と、第４、第８のトランジスタ（２２６、２１４）のそれぞれのドレイン間に接続された第１６のスイッチ（５３４）と、を備え、第７のトランジスタ（２１１）のドレインは第３のトランジスタ（２２５）のドレインに接続され、第１２のトランジスタ（２２４）のドレインは第２のトランジスタ（２１６）のドレインに接続され、第１のトランジスタ（２１５）のドレイン（端子３）より第１の差動出力（Ｖｄｆ１）が出力され、第４のトランジスタ（２２６）のドレイン（端子４）より第２の差動出力（Ｖｄｆ２）が出力される。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００５５】
本発明に係る差動回路において、第９、第１０、第１５、及び第１６のスイッチ（５３２、５３１、５３３、５３４）が非導通状態とされ、第１１、第１２、第１３、及び第１４のスイッチ（５４１、５４２、５４３、５４４）が導通状態とされ、第１の差動出力（Ｖｄｆ１）が活性とされ、第２の差動出力（Ｖｄｆ２）が非活性とされる第１の接続状態と、第９、第１０、第１５、及び第１６のスイッチ（５３２、５３１、５３３、５３４）が導通状態とされ、第１１、第１２、第１３、及び第１４のスイッチ（５４１、５４２、５４３、５４４）が非導通状態とされ、第１の差動出力（Ｖｄｆ１）が非活性とされ、第２の差動出力（Ｖｄｆ２）が活性とされる第２の接続状態とに切替制御される。
【００５６】
本発明に係る増幅回路（駆動回路）は、図６を参照すると、差動回路は、入力端子電圧（Ｖｉｎ）と出力端子電圧（Ｖｏｕｔ）とを差動入力し、この差動回路の第１の差動出力（Ｖｄｆ１）に基づき出力端子（２）の高速充電作用を行う充電用増幅段（３１０）と、差動回路の第２の差動出力（Ｖｄｆ２）に基づき出力端子（２）の高速放電作用を行う放電用増幅段（３２０）と、を備え、差動回路には、出力端子電圧Ｖｏｕｔがその反転入力端子に帰還入力される。
【００５７】
本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図８を参照すると、充電用増幅段（３１０）は、差動回路２１０の第１の差動出力（Ｖｄｆ１）をゲートに受け、ソースが高位側電源（ＶＤＤ）に接続され、ドレインが出力端子（２）に接続された第１３のトランジスタ（３１１）を備え、第１３のトランジスタ（３１１）のゲートと差動回路の第１の出力端子（３）間および高位側電源（ＶＤＤ）間にそれぞれスイッチ（５５１、５５２）を備え、第１３のトランジスタ（３１１）のドレインと低位側電源（ＶＳＳ）間に、直列に接続されたスイッチ（５５３）と電流源（３１３）を備え、第１３のトランジスタ（３１１）のゲートと出力端子（２）間に容量（３１２）を備えている。放電用増幅段（３２０）は、差動回路の第２の差動出力（Ｖｄｆ２）をゲートに受け、ソースが低位側電源（ＶＳＳ）に接続され、ドレインが出力端子（２）に接続された第１４のトランジスタ（３２１）を備え、第１４のトランジスタ（３２１）のゲートと差動回路の第２の出力端子（４）間および低位側電源（ＶＳＳ）間にスイッチ（５６１、５６２）を備え、第１４のトランジスタ（３２１）のドレインと高位側電源ＶＤＤ間に、直列に接続されたスイッチ（５６３）と電流源（３２３）を備え、第１４のトランジスタ（３２１）のゲートと出力端子（２）間に容量（３２２）を備えている。そして充電用増幅段（３１０）と放電用増幅段（３２０）の少なくとも一方は非活性に制御する制御手段と、を備えている。
【００５８】
本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図１０を参照すると、充電用増幅段（３１０）は、差動回路２１０の第１の差動出力（Ｖｄｆ１）に基づき出力端子（２）の充電作用を行う充電回路（３１１）と、入力端子電圧（Ｖｉｎ）と出力端子電圧（Ｖｏｕｔ）との電圧差に応じ能動素子のフォロワ動作により前記出力端子（２）の放電作用を行うフォロワ型放電回路（４１０）とを備え、フォロワ型放電回路（４１０）は、入力端子電圧（Ｖｉｎ）を受けて出力バイアス電圧を制御する第１のバイアス制御手段（トランジスタ４１１、電流源４１４）と、出力端子（２）と低位側電源（ＶＳＳ）との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタ（４１２）を備えて構成される。放電用増幅段（３２０）は、差動回路２１０の第２の差動出力（Ｖｄｆ２）に基づき出力端子（２）の放電作用を行う放電回路（３２１）と、入力端子電圧（Ｖｉｎ）と出力端子電圧（Ｖｏｕｔ）との電圧差に応じ能動素子のフォロワ動作により出力端子（２）の充電作用を行うフォロワ型充電回路（４２０）とを備え、フォロワ型充電回路（４２０）は、入力端子電圧（Ｖｉｎ）を受けて出力バイアス電圧を制御する第２のバイアス制御手段（４２１、電流源４２４）と、高位側電源（ＶＤＤ）と出力端子（２）との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタ（４２２）を備えて構成される。
【００５９】
より詳細には、本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図１０を参照すると、高位側電源ＶＤＤと前記出力端子（２）との間に接続され、差動回路２１０の第１の差動出力（Ｖｄｆ１）をゲートに入力とする第１３のトランジスタ（３１１）を含む充電回路と、出力端子（２）と低位側電源（ＶＳＳ）間に接続されるフォロワ構成の第１５のトランジスタ（４１２）と、入力端子（１）と低位側電源（ＶＳＳ）間に挿入され、定電流源（４１４）で駆動され、ゲートが前記フォロワ構成のトランジスタ（４１２）のゲートに接続されるダイオード接続された第１７のトランジスタ（４１１）と、を有するフォロワ型放電回路（４１０）を備えている。
【００６０】
さらに、低位側電源（ＶＳＳ）と前記出力端子（２）との間に接続され、差動回路の第２の差動出力（Ｖｄｆ２）をゲートに入力する第１４のトランジスタ（３２１）を含む放電回路と、出力端子（２）と高位側電源（ＶＤＤ）間に接続されるフォロワ構成の第１６のトランジスタ（４２２）と、高位側電源と入力端子（１）間に挿入され、定電流源（４２４）で駆動され、ゲートが前記フォロワ構成の第１６のトランジスタ（４２２）のゲートに接続されるダイオード接続された第１８のトランジスタ（４２１）と、を有するフォロワ型充電回路（４２０）と、を備えている。
【００６１】
充電回路（３１１）と放電回路（３２１）の少なくとも一方は非活性に制御するとともに、前記フォロワ型放電回路（４１０）、及び前記フォロワ型充電回路（４２０）の活性化と非活性化をそれぞれ制御する制御手段と、を備えている。
【００６２】
さらに、第１３のトランジスタ（３１１）のゲートと差動回路の第１の出力端子（３）間および高位側電源（ＶＤＤ）間にそれぞれスイッチ（５５１、５５２）を備え、第１３のトランジスタ（３１１）のゲートと出力端子（２）間に容量（３１２）を備えている。
【００６３】
フォロワ構成の第１５のトランジスタ（４１２）と低位側電源間にスイッチ（５７３）を備え、第１７のトランジスタ（４１１）と低位側電源間に、定電流源（４１４）と直列に接続されるスイッチ（５７２）を備え、第１７のトランジスタ（４１１）と高位側電源間に、スイッチ（５７１）と定電流源（４１３）を備えている。
【００６４】
さらに、第１４のトランジスタ（３２１）のゲートと差動回路の第２の出力端子（４）間および低位側電源（ＶＳＳ）間にスイッチ（５６１、５６２）を備え、第１４のトランジスタ（３２１）のゲートと出力端子（２）間に容量（３２２）を備えている。
【００６５】
フォロワ構成の第１６のトランジスタ（４２２）と高位側電源（ＶＤＤ）間にスイッチ（５８３）を備え、第１８のトランジスタ（４２１）と高位側電源（ＶＤＤ）間に、定電流源（４２４）と直列に接続されるスイッチ（５８２）を備え、第１９のトランジスタ（４２１）と低位側電源（ＶＳＳ）間に、スイッチ（５８１）と定電流源（４２３）を備えている。
【００６６】
あるいは、フォロワ構成の第１５のトランジスタ（４１２）のゲートにバイアスを与える回路として、図１２を参照すると、入力端子（１）と低位側電源（ＶＳＳ）間に接続されている、ダイオード接続された第１７のトランジスタ（４１１）と、電流源（４１４）と、を備え、第１７のトランジスタ（４１１）と並列に接続され、ゲートに第１のバイアス電圧（ＶＢ１）を受ける第１８のトランジスタ（４１９）を備え、第１７のトランジスタ（４１１）は、ゲートが第１５のトランジスタ（４１２）のゲートと共通接続されている。またフォロワ構成の第１６のトランジスタ（４２２）のゲートにバイアスを与える回路として、図１２を参照すると、入力端子（１）と高位側電源（ＶＤＤ）間に接続されている、ダイオード接続された第１９のトランジスタ（４２１）と、電流源（４２４）と、第１９のトランジスタ（４２１）と並列に接続されゲートに第２のバイアス電圧（ＶＢ２）を受ける第２０のトランジスタ（４２９）と、を備え、第１９のトランジスタ（４２１）は、ゲートが第１６のトランジスタ（４２２）のゲートと共通接続されている。
【００６７】
本発明に係る表示回路は、図１４を参照すると、差動回路および充電用増幅段と放電用増幅段を備えた上記増幅回路を、例えばデータ線を駆動する出力回路（１００）として備えている。
【００６８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の第１の実施例の構成を示す図である。
【００６９】
図１を参照すると、この実施例に係る差動回路は、ソースが共通接続されて定電流源２１７に接続され入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなすｎチャネルトランジスタ２１５、２１６と、ソースが電源ＶＤＤに接続されドレインがｎチャネルトランジスタ２１５のドレインに接続されたｐチャネルトランジスタ２１２と、ソースが電源ＶＤＤに接続されドレインとゲートがｎチャネルトランジスタ２１６のドレインに接続されたｐチャネルトランジスタ２１３と、ソースがそれぞれスイッチ５１１、５１２を介して電源ＶＤＤに接続されゲートがｐチャネルトランジスタ２１２、２１３のゲートにそれぞれ接続されたｐチャネルトランジスタ２１１、２１４と、ｐチャネルトランジスタ２１１、２１２の共通ゲートとｎチャネルトランジスタ２１５、２１６のドレインとの間にそれぞれ接続されたスイッチ５１３、５２４と、を備え、ｎチャネルトランジスタ２１５のドレインより第１の差動出力Ｖｄｆ１を出力する。さらにソースが共通接続されて定電流源２２７に接続されＶｉｎＭとＶｉｎＰをそれぞれゲートに入力し差動対をなすｐチャネルトランジスタ２２５、２２６と、ソースが電源ＶＳＳに接続されドレインとゲートがｐチャネルトランジスタ２２５のドレインに接続されたｎチャネルトランジスタ２２２と、ソースが電源ＶＳＳに接続されドレインがｐチャネルトランジスタ２２６のドレインに接続されたｎチャネルトランジスタ２２３と、ソースがそれぞれスイッチ５２１、５２２を介して電源ＶＳＳに接続されゲートがｎチャネルトランジスタ２２２、２２３のゲートにそれぞれ接続されたｎチャネルトランジスタ２２１、２２４と、ｎチャネルトランジスタ２２３、２２４の共通ゲートとｐチャネルトランジスタ２２５、２２６のドレインとの間にそれぞれ接続されたスイッチ５１４、５２３と、を備え、ｐチャネルトランジスタ２１１、２１４のドレインはｐチャネルトランジスタ２２５、２２６のドレインにそれぞれ接続され、ｎチャネルトランジスタ２２１、２２４のドレインはｎチャネルトランジスタ２１５、２１６のドレインにそれぞれ接続され、ｐチャネルトランジスタ２２６のドレインより第２の差動出力Ｖｄｆ２を出力する。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００７０】
このように、この実施例に係る差動回路は、定電流源２１７で駆動されるｎチャネル差動対２１５、２１６と、定電流源２２７で駆動されるｐチャネル差動対２２５、２２６と、２組のカレントミラーを構成可能なｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）と、２組のカレントミラーを構成可能なｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）と、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）を含み、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力とした広入出力レンジで動作する差動回路の構成において、接続切替手段により導電型対称の２つの差動回路に切替えることが可能である。導電型対称の２つの差動回路の状態は、接続切替手段により、第１の接続状態ではｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）からｐチャネルトランジスタ２１２、２１３が選択されてｎチャネル差動対２１５、２１６の負荷回路をなすカレントミラー回路となり、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）はｐチャネル差動対２２５、２２６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２２１、２２２とカレントミラー回路２２３、２２４となる。また第２の接続状態ではｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）からｎチャネルトランジスタ２２２、２２３が選択されてｐチャネル差動対２２５、２２６の負荷回路をなすカレントミラー回路となり、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）はｎチャネル差動対２１５、２１６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２１１、２１２とカレントミラー回路２１３、２１４となる。
【００７１】
図２は、この実施例に係る差動回路において、接続切替手段をなす図１の各スイッチの制御および第１の差動出力Ｖｄｆ１と第２の差動出力Ｖｄｆ２の活性、非活性の制御の仕方を説明するための図である。図２には、接続切替手段による２つの接続状態（接続切替１、接続切替２）が示されている。また図３（Ａ）、（Ｂ）は２つの接続状態（接続切替１、接続切替２）における図１の差動回路の等価回路が示されている。なお、本発明における第１の差動出力Ｖｄｆ１または第２の差動出力Ｖｄｆ２の非活性状態とは、差動回路外部へ出力されない状態を意味する。
【００７２】
接続切替１では、スイッチ５１１、５１２、５１３、５１４をオフとし、スイッチ５２１、５２２、５２３、５２４をオンとする。また第１の差動出力Ｖｄｆ１を活性とし、第２の差動出力Ｖｄｆ２を非活性とする。
【００７３】
このとき、ｐチャネルトランジスタ２１２は、ゲートがｐチャネルトランジスタ２１３のゲートおよびドレインと接続され、これによりｐチャネルトランジスタ２１２、２１３はトランジスタ２１３のゲートとドレインの接続点を入力端としトランジスタ２１２のドレインを出力端とするカレントミラー回路となり、差動対２１５、２１６の負荷回路をなす。またｎチャネルトランジスタ２２１、２２１はトランジスタ２２２のゲートとドレインの接続点を入力端としトランジスタ２２１のドレインを出力端とするカレントミラー回路となり、ｎチャネルトランジスタ２２３はゲートとドレインが接続され、これによりｎチャネルトランジスタ２２３、２２４はトランジスタ２２３のゲートとドレインの接続点を入力端としトランジスタ２２４のドレインを出力端とするカレントミラー回路となる。またｐチャネルトランジスタ２１１、２１４はスイッチ５１１、５１２がオフすることにより非活性化される。このとき差動回路の出力は、トランジスタ２１２、２１５の共通ドレイン端子に接続された端子３から取り出される電圧Ｖｄｆ１を出力とする。したがって接続切替１における等価回路は図３（Ａ）に示す構成となり、カレントミラー回路２１２、２１３は、ｎチャネル差動対２１５、２１６の負荷回路をなすとともに、ｐチャネル差動対２２５、２２６の出力電流をそれぞれミラーするカレントミラー回路２２１、２２２およびカレントミラー回路２２３、２２４の負荷回路にもなっている。
【００７４】
一方、接続切替２では、スイッチ５１１、５１２、５１３、５１４をオンとし、スイッチ５２１、５２２、５２３、５２４をオフとする。また第１の差動出力Ｖｄｆ１を非活性とし、第２の差動出力Ｖｄｆ２を活性とする。
【００７５】
このとき、ｎチャネルトランジスタ２２３は、ゲートがｎチャネルトランジスタ２２２のゲートおよびドレインと接続され、これによりｎチャネルトランジスタ２２２、２２３はトランジスタ２２２のゲートとドレインの接続点を入力端としトランジスタ２２３のドレインを出力端とするカレントミラー回路となり、差動対２２５、２２６の負荷回路をなす。またｐチャネルトランジスタ２１２はゲートとドレインが接続され、これによりｐチャネルトランジスタ２１１、２１２はトランジスタ２１２のゲートとドレインの接続点を入力端としトランジスタ２１１のドレインを出力端とするカレントミラー回路となり、ｐチャネルトランジスタ２１３、２１４はトランジスタ２１３のゲートとドレインの接続点を入力端としトランジスタ２１４のドレインを出力端とするカレントミラー回路となる。またｎチャネルトランジスタ２２１、２２４はスイッチ５２１、５２２がオフすることにより非活性化される。このとき差動回路の出力は、トランジスタ２２３、２２６の共通ドレイン端子に接続された端子４から取り出される電圧Ｖｄｆ２を出力とする。したがって、接続切替２における等価回路は図３（Ｂ）に示す構成となり、カレントミラー回路２２２、２２３は、ｐチャネル差動対２２５、２２６の負荷回路をなすとともに、ｎチャネル差動対２１５、２１６の出力電流をそれぞれミラーするカレントミラー回路２１１、２１２およびカレントミラー回路２１３、２１４の負荷回路にもなっている。
【００７６】
図３（Ａ）、（Ｂ）に示す２つの接続状態（接続切替１、接続切替２）の等価回路は、一方の等価回路の各トランジスタの導電型を入れ替え、ＶＤＤとＶＳＳを入れ替えると他方の等価回路と等しくなる導電型対称の差動回路である。すなわち図１の差動回路は、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）によって簡単に差動回路の導電型対称性を切替えることが可能である。また、このような切替手段を設けた差動回路は、上記２つの等価回路を個別に設けて構成した差動回路より少ない素子数で構成できるため省面積である。
【００７７】
次に図１の差動回路の動作について説明する。なお説明を容易にするため、差動対およびカレントミラー回路を構成するペアトランジスタは同一のトランジスタ特性であるとし、２つの差動入力電圧ＶｉｎＰ、ＶｉｎＭがＶｉｎＰ＝ＶｉｎＭを基準状態として説明する。
【００７８】
接続切替１では、ＶｉｎＰ＝ＶｉｎＭの基準状態のとき、ｐチャネル差動対２２５、２２６に流れる電流は互いに等しく、定電流源２２７の電流の２分の１がそれぞれ流れる。またトランジスタ２２５、２２６のそれぞれの電流はカレントミラー回路２２１、２２２、カレントミラー回路２２３、２２４によりトランジスタ２２１、２２４にミラー電流として同じ大きさで流れる。またｎチャネル差動対２１５、２１６に流れる電流も互いに等しく、定電流源２１７の電流の２分の１がそれぞれ流れる。一方、カレントミラー回路２１２、２１３も互いに等しく、トランジスタ２１２、２１３の電流は、それぞれ定電流源２１７の電流の２分の１と定電流源２２７の電流の２分の１の合計電流が流れる。このように、各ペアトランジスタに流れる電流は等しいので、ペアトランジスタの各端子電圧も互いに等しく、差動回路の第１出力Ｖｄｆ１（トランジスタ２１２のドレイン出力）はトランジスタ２１３のドレイン電圧（＝ゲート電圧）とほぼ等しくなる。
【００７９】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＞ＶｉｎＭとなると、差動対２１５、２１６において、トランジスタ２１５のゲート・ソース間電圧が増加し、トランジスタ２１６のゲート・ソース間電圧が減少するため、トランジスタ２１５に多くの電流を流そうと作用する。そのため、トランジスタ２１５の放電作用が強くなり、差動回路の第１出力Ｖｄｆ１を低下させる作用が働く。一方、差動対２２５、２２６においては、トランジスタ２２５のゲート・ソース間電圧が増加し、トランジスタ２２６のゲート・ソース間電圧が減少するため、トランジスタ２２５に多くの電流を流そうと作用し、そのミラー電流が流れるトランジスタ２２１の電流も増加する。このため、トランジスタ２２１の放電作用が強くなり、差動回路の第１出力Ｖｄｆ１を低下させる作用が働く。
【００８０】
このように、ＶｉｎＰ＞ＶｉｎＭとなると、差動回路の第１出力Ｖｄｆ１は低下する。そして、Ｖｄｆ１の変化の大きさは、ＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８１】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＜ＶｉｎＭとなると、差動対２１５、２１６において、トランジスタ２１６のゲート・ソース間電圧が増加し、トランジスタ２１５のゲート・ソース間電圧が減少するため、トランジスタ２１５の放電作用は弱くなり、差動回路の第１出力Ｖｄｆ１を上昇させる作用が働く。一方、差動対２２５、２２６においては、トランジスタ２２６のゲート・ソース間電圧が増加し、トランジスタ２２５のゲート・ソース間電圧が減少するため、トランジスタ２２５の電流を抑えるように作用し、そのミラー電流が流れるトランジスタ２２１の電流も減少する。このため、トランジスタ２２１の放電作用が弱くなり、こちらも差動回路の第１出力Ｖｄｆ１を上昇させる作用が働く。このように、ＶｉｎＰ＜ＶｉｎＭとなると、差動回路の第１出力Ｖｄｆ１は上昇する。また、Ｖｄｆ１の変化の大きさはＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８２】
なお、入力電圧ＶｉｎＰ、ＶｉｎＭが電源電圧に十分近い場合には、差動対トランジスタがオフし、差動対２１５、２１６または差動対２２５、２２６が機能しなくなるが、いずれか一方の差動対が機能していれば、差動回路の第１出力Ｖｄｆ１は、ＶｉｎＰ、ＶｉｎＭの電圧差に応じて、正常に動作する。
【００８３】
一方、差動回路の第２出力Ｖｄｆ２（トランジスタ２２３、２２６のドレイン端子の接続点電圧）は、トランジスタ２２３がダイオード接続構成となっているため、通常差動入力電圧ＶｉｎＰ、ＶｉｎＭの変化に対してほとんど変動せず、またＶｉｎＰ、ＶｉｎＭが高位電源電圧ＶＤＤに十分近い場合には、差動対２２５、２２６が停止して、Ｖｄｆ２は低位電源電圧ＶＳＳとなる。
【００８４】
接続切替２では、ＶｉｎＰ＝ＶｉｎＭの基準状態のとき、ｎチャネル差動対２１５、２１６に流れる電流は等しく、定電流源２１７の電流の２分の１がそれぞれ流れる。またトランジスタ２１５、２１６のそれぞれの電流はカレントミラー回路２１１、２１２、カレントミラー回路２１３、２１４によりトランジスタ２１１、２１４にミラー電流として同じ大きさで流れる。またｐチャネル差動対２２５、２２６に流れる電流も等しく、定電流源２２７の電流の２分の１がそれぞれ流れる。一方カレントミラー回路２２２、２２３も互いに等しく、トランジスタ２２２、２２３の電流はそれぞれ定電流源２１７の電流の２分の１と定電流源２２７の電流の２分の１の合計電流が流れる。このように各ペアトランジスタに流れる電流は等しいので、ペアトランジスタの各端子電圧も互いに等しく、差動回路の第２出力Ｖｄｆ２（トランジスタ２２３のドレイン出力）はトランジスタ２２２のドレイン電圧（＝ゲート電圧）とほぼ等しくなる。
【００８５】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＞ＶｉｎＭとなると、差動対２２５、２２６において、トランジスタ２２５のゲート・ソース間電圧が増加し、トランジスタ２２６のゲート・ソース間電圧が減少するため、トランジスタ２２６の電流を抑えるように作用する。そのため、トランジスタ２２６の充電作用が弱くなり、差動回路の第２出力Ｖｄｆ２を低下させる作用が働く。一方、差動対２１５、２１６においては、トランジスタ２１５のゲート・ソース間電圧が増加し、トランジスタ２１６のゲート・ソース間電圧が減少するため、トランジスタ２１４の電流を抑えるように作用し、そのミラー電流が流れるトランジスタ２１４の電流も減少する。そのため、トランジスタ２１４の充電作用が弱くなり、こちらも差動回路の第２出力Ｖｄｆ２を低下させる作用が働く。このように、ＶｉｎＰ＞ＶｉｎＭとなると、差動回路の第２出力Ｖｄｆ２は低下する。また、Ｖｄｆ２の変化の大きさは、ＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８６】
差動入力電圧ＶｉｎＰ、ＶｉｎＭが、ＶｉｎＰ＜ＶｉｎＭとなると、差動対２２５、２２６において、トランジスタ２２６のゲート・ソース間電圧が増加し、トランジスタ２２５のゲート・ソース間電圧が減少するため、トランジスタ２２６の充電作用は強くなり、差動回路の第２出力Ｖｄｆ２を上昇させる作用が働く。一方、差動対２１５、２１６において、トランジスタ２１６のゲート・ソース間電圧が増加し、トランジスタ２１５のゲート・ソース間電圧が減少するため、トランジスタ２１６に多くの電流を流そうと作用し、そのミラー電流が流れるトランジスタ２１４の電流も増加する。そのため、トランジスタ２１４の充電作用が強くなり、こちらも、差動回路の第２出力Ｖｄｆ２を上昇させる作用が働く。このように、ＶｉｎＰ＜ＶｉｎＭとなると、差動回路の第２出力Ｖｄｆ２は上昇する。また、Ｖｄｆ２の変化の大きさは、ＶｉｎＰ、ＶｉｎＭの電圧差が大きいほど大きくなる。
【００８７】
なお、入力電圧ＶｉｎＰ、ＶｉｎＭが電源電圧に十分近い場合には、差動対２１５、２１６または差動対２２５、２２６が機能しなくなるが、どちらか一方の差動対が機能していれば、差動回路の第２出力Ｖｄｆ２は、ＶｉｎＰ、ＶｉｎＭの電圧差に応じて正常に動作する。一方、差動回路の第１出力Ｖｄｆ１（トランジスタ２１２、２１５のドレイン端子の接続点電圧）は、トランジスタ２１２がダイオード接続構成となっているため、通常、差動入力電圧ＶｉｎＰ、ＶｉｎＭの変化に対して、ほとんど変動せず、また、ＶｉｎＰ、ＶｉｎＭが低位電源電圧ＶＳＳに十分近い場合には、差動対２１５、２１６が停止して、Ｖｄｆ１は高位電源電圧ＶＤＤとなる。
【００８８】
差動回路の出力信号Ｖｄｆ１、Ｖｄｆ２は、それぞれ基準状態における電位が異なる。出力信号Ｖｄｆ１の基準状態は、高位電源電圧ＶＤＤ側で、ＶＤＤに対するＶｄｆ１の電位レベルはｐチャネルトランジスタの閾値電圧に比較的近いレベルとなっている。一方、出力信号Ｖｄｆ２の基準状態は、低位電源電圧ＶＳＳ側で、ＶＳＳに対するＶｄｆ２の電位レベルは、ｎチャネルトランジスタの閾値電圧に比較的近いレベルとなっている。
また、スイッチ５１１、５１２、５２１、５２２をトランジスタで構成する場合、スイッチの一端が電源であるため、単体トランジスタで構成したパストランジスタスイッチ（ｐチャネルトランジスタスイッチまたはｎチャネルトランジスタスイッチ）を用いることが可能である。また、スイッチ５１３、５２４の両端はそれぞれオン状態でトランジスタ２１２、２１３のゲートと同電位である。差動回路に流れる電流が十分小さければ、トランジスタ２１２、２１３のゲートは電源ＶＤＤからｐチャネルトランジスタの閾値電圧だけ低電位側にずれた電圧に近い電位となる。したがってスイッチ５１３、５２４をトランジスタで構成する場合、ｐチャネルトランジスタの閾値電圧に対して電源電圧範囲が十分大きければ、ｐチャネルトランジスタスイッチで構成することが可能である。同様にスイッチ５１４、５２３をトランジスタで構成する場合、ｎチャネルトランジスタの閾値電圧に対して電源電圧範囲が十分大きければ、ｎチャネルトランジスタスイッチで構成することが可能である。
【００８９】
図４は、本発明の第２の実施例の構成を示す図であり、第１の実施例の変形例である。図４を参照すると、この実施例に係る差動回路は、ソースが共通接続されて定電流源２１７に接続され入力電圧ＶｉｎＰとＶｉｎＭをゲートにそれぞれ入力し差動対をなすｎチャネルトランジスタ２１５、２１６と、ソースがスイッチ５３２を介して電源ＶＤＤに接続されドレインとゲートがｎチャネルトランジスタ２１５のドレインに接続されたｐチャネルトランジスタ２１２と、ソースが電源ＶＤＤに接続されドレインとゲートがｎチャネルトランジスタ２１６のドレインに接続されたｐチャネルトランジスタ２１３と、ソースがスイッチ５３１を介して電源ＶＤＤに接続されゲートがｐチャネルトランジスタ２１２のゲートに接続されたｐチャネルトランジスタ２１１と、ソースが電源ＶＤＤに接続されゲートがｐチャネルトランジスタ２１３のゲートに接続されたｐチャネルトランジスタ２１４と、ｐチャネルトランジスタ２１２、２１４のそれぞれのドレインとの間に接続されたスイッチ５４３と、を備え、ｎチャネルトランジスタ２１５のドレインより第１の差動出力Ｖｄｆ１を出力する。さらにソースが共通接続されて定電流源２２７に接続されＶｉｎＭとＶｉｎＰをゲートにそれぞれ入力し差動対をなすｐチャネルトランジスタ２２５、２２６と、ソースが電源ＶＳＳに接続されドレインとゲートがｐチャネルトランジスタ２２５のドレインに接続されたｎチャネルトランジスタ２２２と、ソースがスイッチ５４１を介して電源ＶＳＳに接続されドレインとゲートがｐチャネルトランジスタ２２６のドレインに接続されたｎチャネルトランジスタ２２３と、ソースが電源ＶＳＳに接続されゲートがｎチャネルトランジスタ２２２のゲートに接続されたｎチャネルトランジスタ２２１と、ソースがスイッチ５４２を介して電源ＶＳＳに接続されゲートがｎチャネルトランジスタ２２３のゲートに接続されたｎチャネルトランジスタ２２４と、ｎチャネルトランジスタ２２１、２２３のそれぞれのドレインとの間に接続されたスイッチ５３３と、ｎチャネルトランジスタ２１５、２２１のそれぞれのドレインとの間に接続されたスイッチ５４４と、ｐチャネルトランジスタ２１４、２２６のそれぞれのドレインとの間に接続されたスイッチ５３４と、を備え、ｐチャネルトランジスタ２１１のドレインはｎチャネルトランジスタ２２２のゲートとドレインの接続点に接続され、ｎチャネルトランジスタ２２４のドレインはｐチャネルトランジスタ２１３のゲートとドレインの接続点に接続され、ｐチャネルトランジスタ２２６のドレインより第２の差動出力Ｖｄｆ２を出力する。そして第１の差動出力（Ｖｄｆ１）と第２の差動出力（Ｖｄｆ２）の少なくとも一方は非活性に制御する制御手段を備えている。
【００９０】
このように、この実施例に係る差動回路は、定電流源２１７で駆動されるｎチャネル差動対２１５、２１６と、定電流源２２７で駆動されるｐチャネル差動対２２５、２２６と、２組のカレントミラーを構成可能なｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）と、２組のカレントミラーを構成可能なｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）と、接続切替手段（スイッチ５３１〜５３４、５４１〜５４４）を含み、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力とした広入出力レンジで動作する差動回路の構成において、接続切替手段により、導電型対称の２つの状態に切替えることが可能である。導電型対称の２つの差動回路の状態は、接続切替手段により、第１の接続状態では、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）からｐチャネルトランジスタ２１３、２１４が選択されて、ｎチャネル差動対２１５、２１６の負荷回路をなすカレントミラー回路となり、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）は、ｐチャネル差動対２２５、２２６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２２１、２２２とカレントミラー回路２２３、２２４となる。
【００９１】
また第２の接続状態では、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）からｎチャネルトランジスタ２２１、２２２が選択されてｐチャネル差動対２２５、２２６の負荷回路をなすカレントミラー回路となり、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）は、ｎチャネル差動対２１５、２１６の出力対に入力端がそれぞれ接続された２組のカレントミラー回路２１１、２１２とカレントミラー回路２１３、２１４となる。
【００９２】
図５は、この実施例に係る差動回路において、接続切替手段をなす図４の各スイッチの制御および第１の差動出力Ｖｄｆ１と第２の差動出力Ｖｄｆ２の活性、非活性の制御の仕方を説明するための図である。図５には、接続切替手段による２つの接続状態（接続切替１、接続切替２）が示されている。
接続切替１では、スイッチ５３１、５３２、５３３、５３４をオフとし、スイッチ５４１、５４２、５４３、５４４をオンとする。また第１の差動出力Ｖｄｆ１を活性とし、第２の差動出力Ｖｄｆ２を非活性とする。
このとき、ｐチャネルトランジスタ２１３、２１４はトランジスタ２１３のゲートとドレインの接続点を入力端としトランジスタ２１４のドレインを出力端とするカレントミラー回路となり、差動対２１５、２１６の負荷回路をなす。またｐチャネルトランジスタ２１１、２１２はスイッチ５３１、５３２がオフすることにより非活性化される。またカレントミラー回路２１３、２１４は、ｐチャネル差動対２２５、２２６の出力電流をそれぞれミラーするカレントミラー回路２２１、２２２およびカレントミラー回路２２３、２２４の負荷回路にもなる。なお差動回路の出力は、トランジスタ２１２、２１５の共通ドレイン端子に接続された端子３から取り出される電圧Ｖｄｆ１を出力とする。
一方、接続切替２では、スイッチ５３１、５３２、５３３、５３４をオンとし、スイッチ５４１、５４２、５４３、５４４をオフとする。また第１の差動出力Ｖｄｆ１を非活性とし、第２の差動出力Ｖｄｆ２を活性とする。
このとき、ｎチャネルトランジスタ２２１、２２２はトランジスタ２２２のゲートとドレインの接続点を入力端としトランジスタ２２１のドレインを出力端とするカレントミラー回路となり、差動対２２５、２２６の負荷回路をなす。またｎチャネルトランジスタ２２３、２２４はスイッチ５４１、５４２がオフすることにより非活性化される。またカレントミラー回路２２１、２２２は、ｎチャネル差動対２１５、２１６の出力電流をそれぞれミラーするカレントミラー回路２１１、２１２およびカレントミラー回路２１３、２１４の負荷回路にもなる。なお差動回路の出力は、トランジスタ２２３、２２６の共通ドレイン端子に接続された端子４から取り出される電圧Ｖｄｆ２を出力とする。
なお２つの接続状態（接続切替１、接続切替２）における図４の差動回路の等価回路は、接続切替１では、図３（Ａ）において、ｐチャネルトランジスタ２１２をｐチャネルトランジスタ２１４に置き換えた構成と同じであり、接続切替２では、図３（Ｂ）において、ｎチャネルトランジスタ２２３を、ｎチャネルトランジスタ２２１に置き換えた構成と同じである。
また、図４の各スイッチをトランジスタで構成する場合、スイッチ５３１、５３２、５４１、５４２、５３３、５４３は図１と同様に単体トランジスタで構成したパストランジスタスイッチを用いることが可能である。但しスイッチ５３４、５４４は、オン状態でスイッチ両端の電位が差動回路の動作に応じて変化するため、ｐチャネルトランジスタスイッチとｎチャネルトランジスタスイッチを並列に設けたスイッチ構成にする必要がある。
【００９３】
なお接続切替手段による差動回路の導電型対称性の切り替えは、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）と、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）のそれぞれのトランジスタ群が１組のカレントミラー回路と２組のカレントミラー回路とに切り替わる全ての組み合わせが可能である。図１と図４は、代表的な２種類の切り替え方法の実施例を示したが、他の方法でもよいことは言うまでもない。
【００９４】
次に本発明の別の実施例について説明する。図６は、本発明の第３の実施例の構成を示す図である。図６には、図１の差動回路を用いて構成した増幅回路の構成が示されている。すなわち、図６において、ｎチャネル差動対２１５、２１６、ｐチャネル差動対２２５、２２６、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）、定電流源２１７、２２７、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）からなる差動回路は、図１に示したものと同一である。また図７は、図６の増幅回路の制御の仕方の一例を示す図である。
【００９５】
図６を参照すると、この増幅回路は、図１に示した差動回路の出力Ｖｄｆ１、Ｖｄｆ２をそれぞれ受けて動作する増幅段３１０、３２０を含む帰還型増幅回路である。図６において、差動回路の２つの入力端子（差動入力端子）には、入力電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、図６の駆動回路は、入力端子電圧Ｖｉｎと等しい電圧を出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。
【００９６】
また増幅段３１０は、出力端子２を高速に充電する構成とされた充電用増幅段であり、増幅段３２０は、出力端子２を高速に放電する構成とされた放電用増幅段である。なお、充電用増幅段３１０、放電用増幅段３２０の構成については、図８等を参照して、後に説明される。図７を参照して、図６の増幅回路の動作について説明する。
【００９７】
図６において、接続切替１の状態では、差動回路のスイッチ５１１、５１２、５１３、５１４をオフとし、スイッチ５２１、５２２、５２３、５２４をオンとし、増幅段３１０を活性化（動作可能）、増幅段３２０を非活性化（停止）させる。
【００９８】
そして、出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎより低電位のときに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅段３１０の高速充電作用により、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで速やかに上昇させることができる。
【００９９】
一方、接続切替２の状態では、差動回路のスイッチ５１１、５１２、５１３、５１４をオンとし、スイッチ５２１、５２２、５２３、５２４をオフとし、増幅段３１０を非活性化（停止）、増幅段３２０を活性化（動作可能）とする。
【０１００】
そして出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎより高電位のときに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅段５２０の高速放電作用により、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで速やかに低下させることができる。すなわち、Ｖｉｎ＞Ｖｏｕｔでは、接続切替１に制御し、Ｖｉｎ＜Ｖｏｕｔでは、接続切替２に制御すれば、入力端子電圧Ｖｉｎの変化に対して、いつでも、出力端子電圧Ｖｏｕｔを高速に入力端子電圧Ｖｉｎに追随させることができる。
【０１０１】
また差動回路は、接続切替１、２のそれぞれの状態とも、低位側電源ＶＳＳから高位側電源ＶＤＤまでの電源電圧範囲の入力端子電圧Ｖｉｎおよび出力端子電圧Ｖｏｕｔに対して正常に動作するので、接続切替１では電源電圧範囲にわたる出力端子２の高速充電動作が可能で、接続切替２では電源電圧範囲にわたる出力端子２の高速放電動作が可能である。
【０１０２】
なお、図６、図７は、差動回路として図１に示した構成を用いた場合について説明したが、図６の差動回路として図４や上記に説明したその他の構成を用いてもよい。
【０１０３】
さらに本発明の別の実施例について説明する。図８は、本発明の第４の実施例の構成を示す図である。図８には、図１の差動回路を用いて構成した増幅回路の構成が示されている。すなわち、図８において、ｎチャネル差動対２１５、２１６、ｐチャネル差動対２２５、２２６、ｐチャネルトランジスタ群（２１１、２１２、２１３、２１４）、ｎチャネルトランジスタ群（２２１、２２２、２２３、２２４）、定電流源２１７、２２７、接続切替手段（スイッチ５１１〜５１４、５２１〜５２４）からなる差動回路２１０は、図１に示したものと同一である。
【０１０４】
充電用の増幅段３１０は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５５１を介して差動回路の第１出力端子３（トランジスタ２１２と２１５のドレインの接続点）に接続されているｐチャネルトランジスタ３１１と、トランジスタ３１１のドレインと低位側電源ＶＳＳとの間に直列形態に接続されているスイッチ５５３及び定電流源３１３と、を備えている。出力端子２（トランジスタ３１１のドレイン出力）とトランジスタ３１１のゲート間には容量３１２が帰還接続されており、出力端子２の立ち上がり電圧波形の波形整形が行われる。そして、高位側電源ＶＤＤとトランジスタ３１１のゲートと間に挿入されトランジスタ３１１の活性、非活性を制御するスイッチ５５２を備えている。
【０１０５】
放電用の増幅段３２０は、ソースが低位側電源ＶＳＳと接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５６１を介して差動回路の第２出力端子４（トランジスタ２２３と２２６のドレインの接続点）に接続されているｎチャネルトランジスタ３２１と、トランジスタ３２１のドレインと高位側電源ＶＤＤとの間に直列形態に接続されているスイッチ５６３及び定電流源３２３と、を備えている。出力端子２（トランジスタ３２１のドレイン出力）とトランジスタ３２１のゲート間には容量３２２が帰還接続されており、出力端子２の立ち下がり電圧波形の波形整形が行われる。そして、低位側電源ＶＳＳとトランジスタ３２１のゲートと間に挿入されトランジスタ３２１の活性、非活性を制御するスイッチ５６２を備えている。
【０１０６】
図８を参照すると、この増幅回路は、図１に示した差動回路の出力Ｖｄｆ１、Ｖｄｆ２をそれぞれ受けて動作する増幅段３１０、３２０を含む帰還型増幅回路である。図８において、差動回路の２つの入力端子（差動入力端子）には、入力電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、図８の増幅回路は、入力端子電圧Ｖｉｎと等しい電圧を出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。
【０１０７】
また、図８の増幅段３１０は、出力端子２を高速充電することができる充電用増幅段の回路構成の一例を示しており、増幅段３２０は、出力端子２を高速放電することができる放電用増幅段の回路構成の一例を示している。
【０１０８】
図９は、図８に示した第４の実施例の増幅回路における各スイッチ制御の一例を示したものである。各スイッチ制御は、接続切替１と接続切替２の２つの接続状態に制御され、接続切替１では出力端子２の高速充電動作が可能であり、接続切替２では高速放電動作が可能である。以下、図９を参照して、図８の増幅回路の動作について説明する。
【０１０９】
接続切替１では、差動回路のスイッチ５１１、５１２、５１３、５１４、５６１、５６３、５５２をオフ、スイッチ５２１、５２２、５２３、５２４、５５１、５５３、５６２をオンとする。このときトランジスタ２１１、２１４は非活性化され、差動回路の第２出力Ｖｄｆ２はスイッチ５６１がオフとされることで非活性化され、差動回路は図３（Ａ）の回路と等価となる。また放電用増幅段３２０は非活性化（停止）させられる。
【０１１０】
接続切替１において入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第１出力信号Ｖｄｆ１はＶｉｎ（図１ではＶｉｎＰ）とＶｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて低下する。そのため、ｐチャネルトランジスタ３１１のゲートが引き下げられ、高い充電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き上げることができる。
【０１１１】
なお、入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔでは、差動回路の第１出力信号Ｖｄｆ１は上昇してｐチャネルトランジスタ３１１のゲートを引上げるため、ｐチャネルトランジスタ３１１はオフ状態となり、出力端子電圧Ｖｏｕｔは定電流源３１３の放電能力に応じた速度でＶｉｎまで引き下げられる。
【０１１２】
一方、接続切替２では、差動回路のスイッチ５１１、５１２、５１３、５１４、５６１、５６３、５５２をオン、スイッチ５２１、５２２、５２３、５２４、５５１、５５３、５６２をオフとする。このとき、トランジスタ２２１、２２４は非活性化され、差動回路の第１出力Ｖｄｆ１はスイッチ５５１がオフとされることで非活性化され、差動回路は図３（Ｂ）の回路と等価となる。また充電用増幅段３１０は非活性化（停止）させられる。
【０１１３】
接続切替２において、入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第２出力信号Ｖｄｆ２はＶｉｎ（図１ではＶｉｎＰ）とＶｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて上昇する。そのためｎチャネルトランジスタ３２１のゲートが引き上げられ、高い放電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き下げることができる。
【０１１４】
なお、入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔでは、差動回路の第２出力信号Ｖｄｆ２は低下してｎチャネルトランジスタ３２１のゲートを引き下げるため、ｎチャネルトランジスタ３２１はオフ状態となり、出力端子電圧Ｖｏｕｔは定電流源３２３の充電能力に応じた速度でＶｉｎまで引き上げられる。
【０１１５】
位相補償容量３１２、３２２は、それぞれトランジスタ３１１の充電動作時およびトランジスタ３２１の放電動作時に出力端子電圧Ｖｏｕｔが滑らかに変化するように波形整形の作用を生じる。
【０１１６】
また充電用増幅段３１０は、接続切替２の状態（非活性）から接続切替１の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。充電用増幅段３１０は、接続切替２の状態（非活性）で、スイッチ５５２によりトランジスタ３１１を非活性化するとともに、トランジスタ３１１のゲートに接続される位相補償容量３１２の一端を電源電圧ＶＤＤに充電している。したがって、接続切替２の状態から接続切替１の状態（活性）に切り替わったときに、差動回路の出力電圧Ｖｄｆ１が入力端子電圧Ｖｉｎと関係ない一時的な変動を生じても、容量３１２の一端の電源電圧ＶＤＤに充電された電荷により、トランジスタ３１１のオン動作を防ぐことができる。そして、入力端子電圧Ｖｉｎによる正常な差動回路の出力電圧Ｖｄｆ１により十分な電荷が供給されたときに、トランジスタ３１１のゲートが制御され正常な充電動作が開始される。
【０１１７】
同様に、放電用増幅段３２０も、接続切替１の状態（非活性）から接続切替２の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。放電用増幅段３２０は、接続切替１の状態（非活性）で、スイッチ５６２によりトランジスタ３２１を非活性化するとともに、トランジスタ３２１のゲートに接続される位相補償容量３２２の一端を電源電圧ＶＳＳに放電している。したがって、接続切替１の状態から接続切替２の状態（活性）に切り替わったときに、差動回路の出力電圧Ｖｄｆ２が入力端子電圧Ｖｉｎと関係ない一時的な変動を生じても、容量３２２の一端の電源電圧ＶＳＳに放電された電荷によりトランジスタ３２１のオン動作を防ぐことができる。そして、入力端子電圧Ｖｉｎによる正常な差動回路の出力電圧Ｖｄｆ２により十分な電荷が供給されたときに、トランジスタ３２１のゲートが制御され正常な放電動作が開始される。
【０１１８】
以上のように、図８の増幅回路は、入力電圧Ｖｉｎの変化に応じて、図９に示すような接続切替制御を行うことにより、広入出力レンジにおいて、高速充電動作、高速放電動作が可能である。
【０１１９】
すなわち、Ｖｉｎ＞Ｖｏｕｔでは、接続切替１に制御し、Ｖｉｎ＜Ｖｏｕｔでは、接続切替２に制御することで、入力端子電圧Ｖｉｎの変化に対して、いつでも、出力端子電圧Ｖｏｕｔを、高速に入力端子電圧Ｖｉｎに追随させることができる。また、このとき、定電流源３１３、３２３は、直接駆動速度に寄与しないので、十分小さい電流に抑えることができ、図８の増幅回路は、低消費電力で高速駆動させることができる。
【０１２０】
次に、本発明の第５の実施例について説明する。図１０は、本発明の第５の実施例の構成を示す図であり、図６に示した増幅回路の別の回路構成を示す図である。図１０の増幅回路において、充電用増幅段３１０は、図８の増幅段３１０の電流源３１３とスイッチ５５３を、フォロワ型放電回路４１０に置き換え、放電用増幅段３２０は、図８の増幅段３２０の電流源３２３とスイッチ５６３を、フォロワ型充電回路４２０に置き換えて構成したものであり、充電用増幅段３１０と放電用増幅段３２０のその他の構成、及び差動回路２１０は、図８に示した構成と同じである。
【０１２１】
図１０を参照すると、差動回路は、入力端子１の電圧（入力端子電圧）Ｖｉｎと出力端子２の電圧（出力端子電圧）Ｖｏｕｔを差動入力する。以下、図１０の差動回路２１０の構成については、説明を省略する。
【０１２２】
図１０において、充電用増幅段３１０は、ソースが高位側電源ＶＤＤに接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５５１を介して差動回路の第１出力端子３（トランジスタ２１２と２１５のドレインの接続点）に接続されているｐチャネルトランジスタ３１１と、出力端子２と、低位側電源ＶＳＳとの間に接続されるフォロワ構成のｐチャネルトランジスタ４１２と、入力端子１と低位側電源ＶＳＳ間に挿入され、定電流源４１４で駆動され、ゲートがフォロワ構成のトランジスタ４１２のゲートに接続される、ダイオード接続されているｐチャネルトランジスタ４１１と、を有するフォロワ型放電回路４１０と、を備えている。出力端子２とトランジスタ３１１のゲート間には、容量３１２が帰還接続されており、出力端子２の立ち上がり電圧波形の波形整形が行われる。そして、高位側電源ＶＤＤとトランジスタ３１１のゲートと間に挿入されトランジスタ３１１の活性、非活性を制御するスイッチ５５２を備えている。
【０１２３】
またフォロワ型放電回路４１０は、トランジスタ４１２と低位側電源ＶＳＳとの間に挿入されたスイッチ５７３と、トランジスタ４１１と低位側電源ＶＳＳとの間に、定電流源４１４と直列に接続されるスイッチ５７２と、トランジスタ４１１と高位側電源ＶＤＤとの間に、直列形態に接続されているスイッチ５７１及び定電流源４１３と、を備えている。
【０１２４】
放電用増幅段３２０は、ソースが低位側電源ＶＳＳと接続され、ドレインが出力端子２に接続され、ゲートがスイッチ５６１を介して差動回路の第２出力端子４（トランジスタ２２３と２２６のドレインの接続点）に接続されているｎチャネルトランジスタ３２１と、出力端子２と高位側電源ＶＤＤ間に接続されるフォロワ構成のｎチャネルトランジスタ４２２と、高位側電源ＶＤＤと入力端子１間に挿入され、定電流源４２４で駆動され、ゲートがフォロワ構成のトランジスタ４２２のゲートに接続されるダイオード接続されているｎチャネルトランジスタ４２１と、を有するフォロワ型充電回路４２０と、を備えている。出力端子２とトランジスタ３２１のゲート間には容量３２２が帰還接続されており、出力端子２の立ち下がり電圧波形の波形整形が行われる。そして、低位側電源ＶＳＳとトランジスタ３２１のゲートと間に挿入されトランジスタ３２１の活性、非活性を制御するスイッチ５６２を備えている。
【０１２５】
フォロワ型充電回路４２０は、トランジスタ４２２と高位側電源ＶＤＤ間に挿入されるスイッチ５８３と、トランジスタ４２１と高位側電源ＶＤＤとの間に、定電流源４２４と直列に接続されるスイッチ５８２と、トランジスタ４２１と低位側電源ＶＳＳとの間に、直列形態に接続されているスイッチ５８１及び定電流源４２３、を備えている。図１０において、差動回路以外の構成、すなわち差動回路とともに帰還型充電回路を構成するトランジスタ３１１、差動回路とともに帰還型放電回路を構成するトランジスタ３２１、フォロワ型放電回路４１０、フォロワ型充電回路４２０については、文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２、本願出願時未公開）にその詳細が記載されている。
【０１２６】
図１０の増幅回路も、図８と同様に、差動回路の出力Ｖｄｆ１、Ｖｄｆ２をそれぞれ受けて動作する増幅段３１０、３２０を含む帰還型増幅回路である。図１０において、差動回路の２つの入力端子には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力され、図１０の増幅回路は入力電圧Ｖｉｎと等しい電圧を出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。
【０１２７】
フォロワ型放電回路４１０およびフォロワ型充電回路４２０の動作について、以下に簡単に説明する。なおフォロワ型放電回路４１０のｐチャネルトランジスタ４１１、４１２はトランジスタ特性が互いに等しく、電流源４１３、４１４で制御される電流も等しいものとする。またフォロワ型充電回路４２０のｎチャネルトランジスタ４２１、４２２はトランジスタ特性が互いに等しく、電流源４２３、４２４で制御される電流も等しいものとする。また出力端子電圧Ｖｏｕｔと入力端子電圧Ｖｉｎが等しい状態を基準状態とする。
フォロワ型放電回路４１０が動作可能な状態において、Ｖｏｕｔ＝Ｖｉｎの基準状態ではｐチャネルトランジスタ４１１、４１２はオン状態で、それぞれのゲート電圧は入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このときｐチャネルトランジスタ４１１、４１２のゲート・ソース間電圧は等しく、それぞれのドレイン電流も等しい。
基準状態からＶｉｎ＜Ｖｏｕｔに変化すると、ｐチャネルトランジスタ４１２のゲート・ソース間電圧は大きくなり、ソースフォロワ動作によるｐチャネルトランジスタ４１２の放電作用により、出力端子電圧ＶｏｕｔはＶｏｕｔ＝Ｖｉｎまで引き下げられる。一方、基準状態からＶｉｎ＞Ｖｏｕｔに変化すると、ｐチャネルトランジスタ４１２のゲート・ソース間電圧はＶｏｕｔ＝Ｖｉｎの状態よりも小さくなり放電作用は低下する。
このように、フォロワ型放電回路４１０は、Ｖｏｕｔ＞Ｖｉｎにおいて強い放電作用を生じ、ＶｏｕｔがＶｉｎに近づくにつれ放電能力を低下させ、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎに安定させる作用を持つ。また電流源４１３、４１４で制御される電流を十分小さく抑えた場合でも、ゲート・ソース間電圧に応じたｐチャネルトランジスタ４１２のソースフォロワ放電作用は変わらないため、フォロワ型放電回路４１０は低消費電力で動作可能である。
またフォロワ型充電回路４２０が動作可能な状態において、Ｖｏｕｔ＝Ｖｉｎの基準状態ではｎチャネルトランジスタ４２１、４２２はオン状態で、それぞれのゲート電圧は入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このときｎチャネルトランジスタ４２１、４２２のゲート・ソース間電圧は等しく、それそれのドレイン電流も等しい。
基準状態からＶｉｎ＞Ｖｏｕｔに変化すると、ｎチャネルトランジスタ４２２のゲート・ソース間電圧は大きくなり、ソースフォロワ動作によるｎチャネルトランジスタ４２２の充電作用により、出力端子電圧ＶｏｕｔはＶｏｕｔ＝Ｖｉｎまで引き上げられる。一方、基準状態からＶｉｎ＜Ｖｏｕｔに変化すると、ｎチャネルトランジスタ４２２のゲート・ソース間電圧はＶｏｕｔ＝Ｖｉｎの状態よりも小さくなり充電作用は低下する。
このように、フォロワ型充電回路４２０は、Ｖｏｕｔ＜Ｖｉｎにおいて強い充電作用を生じ、ＶｏｕｔがＶｉｎに近づくにつれ充電能力を低下させ、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎに安定させる作用を持つ。また電流源４２３、４２４で制御される電流を十分小さく抑えた場合でも、ゲート・ソース間電圧に応じたｎチャネルトランジスタ４２２のソースフォロワ充電作用は変わらないため、フォロワ型充電回路４２０は低消費電力で動作可能である。
【０１２８】
図１１は、図１０に示した増幅回路における各スイッチ制御の一例を示したものである。各スイッチ制御は接続切替１と接続切替２の２つの接続状態に制御され、接続切替１では出力端子２の高速充電動作が可能であり、接続切替２では高速放電動作が可能である。以下、図１１を参照して図１０の増幅回路の作用を説明する。
【０１２９】
接続切替１では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８１、５８２、５８３をオフ、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７１、５７２、５７３をオンとする。このとき差動回路２１０は、トランジスタ２１１、２１４は非活性化され、差動回路の第２出力Ｖｄｆ２はスイッチ５６１がオフとされることで非活性化され、差動回路は図３（Ａ）の回路と等価となる。また放電用増幅段３２０は非活性化（停止）させられる。
【０１３０】
接続切替１において入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第１出力信号Ｖｄｆ１はＶｉｎ（図１ではＶｉｎＰ）と、Ｖｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて低下する。そのため、ｐチャネルトランジスタ３１１のゲートが引き下げられ、高い充電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き上げることができる。
【０１３１】
一方、入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔでは、差動回路の第１出力信号Ｖｄｆ１は上昇してｐチャネルトランジスタ３１１のゲートを引上げるため、ｐチャネルトランジスタ３１１はオフ状態となり、フォロワ型放電回路４１０の放電作用より、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで引き下げる。
なお、Ｖｉｎ＝Ｖｏｕｔの安定状態（基準状態）では、ｐチャネルトランジスタ４１２のドレイン電流はｐチャネルトランジスタ３１１のドレイン電流とつりあった状態で安定となる。
【０１３２】
フォロワ型放電回路４１０は、ソースフォロワ放電作用をするため、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差が大きいほど、その放電能力は高く、出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎに近づくにつれて、その放電能力は低下する。
【０１３３】
また、フォロワ型放電回路４１０のソースフォロワ放電作用は、ＶｉｎとＶｏｕｔの電圧差に応じて、遅延なく瞬時に動作する。このため、ｐチャネルトランジスタ３１１の高速充電作用が、帰還構成の応答遅延によりオーバーシュートを生じた場合でも、フォロワ型放電回路４１０は、速やかに、オーバーシュートを抑え、出力端子電圧ＶｏｕｔをＶｉｎで安定させる作用をもつ。このため放電能力が一定の定電流源３１３を用いた図８の増幅回路よりも高速駆動で高速安定動作が可能である。
【０１３４】
したがって、図１０に示した増幅回路は、出力安定化のための位相補償容量を必要としない、もしくは、十分小さい位相補償容量を設けるだけで出力安定化を実現することもできる。
【０１３５】
一方、接続切替２では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８１、５８２、５８３をオン、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７１、５７２、５７３をオフとする。このとき差動回路２１０のトランジスタ２２１、２２４は非活性化され、差動回路の第１出力Ｖｄｆ１はスイッチ５５１がオフとされることで非活性化され、差動回路は、図３（Ｂ）の回路と等価となる。また充電用増幅段３１０は非活性化（停止）させられる。
【０１３６】
接続切替２において、入力端子電圧ＶｉｎがＶｉｎ＜Ｖｏｕｔとなると、図１で差動回路の動作について説明したように、差動回路の第２出力信号Ｖｄｆ２はＶｉｎ（図１ではＶｉｎＰ）とＶｏｕｔ（図１ではＶｉｎＭ）の電圧差に応じて上昇する。そのため、ｎチャネルトランジスタ３２１のゲートが引き上げられ、高い放電能力で、出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き下げることができる。
【０１３７】
一方、入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏｕｔでは、差動回路の第２出力信号Ｖｄｆ２は低下してｎチャネルトランジスタ３２１のゲートを引き下げるため、ｎチャネルトランジスタ３２１はオフ状態となり、フォロワ型充電回路４２０の充電作用より、出力端子電圧Ｖｏｕｔを、入力端子電圧Ｖｉｎまで引き上げる。なお、Ｖｉｎ＝Ｖｏｕｔの安定状態（基準状態）では、ｎチャネルトランジスタ４２２のドレイン電流はｎチャネルトランジスタ３２１のドレイン電流とつりあった状態で安定となる。
【０１３８】
フォロワ型充電回路４２０は、ソースフォロワ充電作用をするため、ＶｉｎとＶｏｕｔの電圧差が大きいほど充電能力は高く、ＶｏｕｔがＶｉｎに近づくにつれ充電能力は低下する。また、フォロワ型充電回路４２０のソースフォロワ充電作用は、ＶｉｎとＶｏｕｔの電圧差に応じて遅延なく瞬時に動作する。このため、ｎチャネルトランジスタ３２１の高速放電作用が、帰還構成の応答遅延によりアンダーシュートを生じた場合でも、フォロワ型充電回路４２０は、速やかにアンダーシュートを抑え、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎで安定させる作用をもつ。このため充電能力が一定の定電流源３２３を用いた図８の増幅回路よりも高速駆動で高速安定動作が可能である。
【０１３９】
したがって、図１０に示した増幅回路は、出力安定化のための位相補償容量を必要としない、もしくは、十分小さい位相補償容量を設けるだけで出力安定化を実現することもできる。
【０１４０】
このように、ボルテージフォロワ構成において、出力安定化のための位相補償容量を不要としていることは、本発明の主たる特徴の１つをなしている。そして、十分小さい位相補償容量は、専ら波形整形用等に用いられる。なお、位相補償容量が小さくできることにより、位相補償容量を充放電するのに必要な電流が少なくてよいため、差動回路の消費電流を減らすことができる。
【０１４１】
また、位相補償容量を用いた構成において、充電用増幅段３１０は、接続切替２の状態（非活性）から接続切替１の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。同様に、放電用増幅段３２０も、接続切替１の状態（非活性）から接続切替２の状態（活性）に切り替わるときに、入力端子電圧Ｖｉｎと関係ない瞬間的な出力ノイズを防ぐことができる構成となっている。
【０１４２】
以上のように、図１０の増幅回路は、入力電圧Ｖｉｎの変化に応じて図１１のような接続切替制御を行うことにより、広入出力レンジにおいて高速充電動作、高速放電動作が可能である。すなわち、Ｖｉｎ＞Ｖｏｕｔでは、接続切替１に制御し、Ｖｉｎ＜Ｖｏｕｔでは接続切替２に制御すれば、入力端子電圧Ｖｉｎの変化に対していつでも出力端子電圧Ｖｏｕｔを高速に入力端子電圧Ｖｉｎに追随させることができる。また、フォロワ型放電手段４１０の定電流源４１３、４１４およびフォロワ型充電手段４２０の定電流源４２３、４２４は十分小さい電流に抑えることができ、ソースフォロワ放電手段４１０、ソースフォロワ充電手段４２０とも消費電力は小さい。したがって、図１０の増幅回路は、低消費電力で高速駆動が可能である。
【０１４３】
なお図１０の増幅回路では、フォロワ型放電手段４１０、フォロワ型充電手段４２０を付加したことにより、図８の増幅回路よりも、低容量の位相補償容量で出力安定性を高めることができる。位相補償容量の低容量化により、差動回路に流れる電流が小さくても、速やかに、増幅段トランジスタ３１１、３２１を制御できるため、図１０の増幅回路は、図８の増幅回路よりも、高速駆動が可能であり、または、図８の増幅回路よりも、差動回路の電流を抑えることができる。
【０１４４】
図１２は、図１０に示した増幅回路の変形例を示す図である。図１２において、差動回路２１０以外の構成については、文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２）に、その詳細が記載されている。図１２は、図１０に示した構成よりも、素子数を減らしたものであり、図１０のフォロワ型放電手段４１０を、回路４３０に置き換え、図１０のフォロワ型充電手段４２０を回路４４０に置き換えたものであり、その他の構成は、図１０と同じである。
【０１４５】
図１２において、図１０に示した素子と同じ作用をする素子の参照符号は同一としている。図１２では、トランジスタ４１１のドレインとソースにドレインとソースがそれぞれ接続されたトランジスタ４１９と、トランジスタ４２１のソースとドレインにソースとドレインがそれぞれ接続された４２９が追加されており、それぞれのトランジスタ４１９、４２９のゲートには、所定のバイアス電圧ＶＢ１、ＶＢ２を印加される。
【０１４６】
図１３は、図１２に示した増幅回路における各スイッチ制御の一例を示したものである。各スイッチ制御は、接続切替１と接続切替２の２つの接続状態に制御され、接続切替１では、出力端子２の高速充電動作が可能であり、接続切替２では、高速放電動作が可能である。以下、図１３を参照して、図１２の増幅回路の作用を説明する。
【０１４７】
接続切替１では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８３をオフ、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７３をオンとする。このとき、差動回路は、図３（Ａ）の回路と等価となり、ｐチャネルトランジスタ３１１と回路４３０が活性化（動作）させられる。またバイアス電圧ＶＢ１はトランジスタ４１９がオフするように制御し、バイアス電圧ＶＢ２は、トランジスタ４２１がオフしたときでも高位電源ＶＤＤと入力端子１の間に電流源４２４で制御される電流が流れるようにトランジスタ４２９を制御する。これにより、回路４３０は、図１０のフォロワ型放電手段４１０と等価となる。
【０１４８】
一方、接続切替２では、増幅回路のスイッチ５１１、５１２、５１３、５１４、５６１、５５２、５８３をオン、スイッチ５２１、５２２、５２３、５２４、５５１、５６２、５７３をオフとする。このとき、差動回路は、図３（Ｂ）の回路と等価となり、ｎチャネルトランジスタ３２１と回路４４０が活性化（動作）させられる。また、バイアス電圧ＶＢ２は、トランジスタ４２９がオフするように制御し、バイアス電圧ＶＢ１は、トランジスタ４１１がオフしたときでも入力端子１と低位電源ＶＳＳの間に電流源４１４で制御される電流が流れるようにトランジスタ４１９を制御する。これにより、回路４４０は、図１０のフォロワ型充電手段４２０と等価となる。したがって、図１２の増幅回路は、図１０の増幅回路と同様の性能を有する。
【０１４９】
次に本発明の第６の実施例について説明する。図１４は、本発明の第６の実施例を説明するための図であり、多出力の駆動回路に本発明の増幅回路を適用した例を示す図である。この実施例は、アクティブマトリクス型表示装置の駆動回路として用いることができる。出力回路１００としては、図６、図８、図１０、図１２等で説明した各実施例の増幅回路を用いることができる。制御信号は出力回路１００を構成する本発明の増幅回路のスイッチを制御する。参照電圧ＶＨとＶＬ間に設けられた分圧抵抗のタップからアナログ階調電圧が出力され、デコーダ３００と、出力端子群４００と、出力段１００と、を備えて構成される。抵抗ストリング２００の各端子（タップ）から生成した複数の階調電圧の中から、各出力ごとに、映像デジタル信号に応じてデコーダ３００で階調電圧を選択し、出力回路１００で増幅して、出力端子４００に接続されたデータ線を駆動する。出力回路１００において、データ線の充電および放電に応じて接続切替１および接続切替２に制御することにより、低消費電力で高速駆動が実現できる。
【０１５０】
図１５、図１６は、本発明の第７および第８の実施例を説明するための図であり、図１５及び図１６とも、図６、図８、図１０、図１２の各増幅回路における接続切替１と接続切替２の切替制御の実施例を示す図である。より具体的には、各増幅回路を、図１４のアクティブマトリクス型表示装置の駆動回路に用いる場合に図１５または図１６を適用すると好適である。以下、図１５及び図１６における接続切替１と接続切替２の切替制御について説明する。
【０１５１】
図１５は、出力端子の充電および放電に対応した充放電制御信号により、そのハイレベル（Ｈ）、ローレベル（Ｌ）の出力に応じた接続切替１と接続切替２の切替制御を示している。
【０１５２】
接続切替１と接続切替２の制御は、それぞれの接続状態に対応したスイッチのオン、オフで行われるため、トランジスタで構成したスイッチでは、充放電制御信号またはその反転信号をスイッチトランジスタ（アナログスイッチ、あるいはＣＭＯＳトランスファゲート）のゲートに入力する。このような切替制御は、充電動作と放電動作が規則的に行われる液晶表示装置のドット反転駆動に好適である。
【０１５３】
液晶表示装置のドット反転駆動におけるデータ線駆動回路では、一定のコモン電圧に対して正・負の階調電圧を交互に出力するため、データ線駆動回路は正の階調電圧を出力するとき（正極性）に充電動作、負の階調電圧を出力するとき（負極性）に放電動作となる。
【０１５４】
したがって、極性反転と充電動作、放電動作が関連付けられており、図１５の充放電制御信号に、極性反転信号（Ｈ、Ｌ）を用いて、正極性のときに接続切替１、負極性のときに接続切替２となるように制御することにより、低消費電力で高速駆動が実現できる。
【０１５５】
なお、液晶表示装置のドット反転駆動については一般的な液晶表示装置の駆動方法としてよく知られているため、詳細は省略する。
【０１５６】
一方、図１６は、充電動作と放電動作が不規則に行われる表示装置の駆動回路に好適な切替制御を示しており、液晶表示装置のコモン反転駆動などに好適である。なお、液晶表示装置のコモン反転駆動についても一般的な液晶表示装置の駆動方法として知られているので、詳細は省略する。
【０１５７】
図１６では、出力電圧に対応した（Ｎ−１）番目とＮ番目のデータを比較器１１に入力し、比較器１１において、両者を比較し、大小に応じてハイレベル（Ｈ）またはローレベル（Ｌ）を出力する。そして、比較器１１の出力に応じて、接続切替１と接続切替２の切替制御を行う。なお、切替制御は、それぞれの接続状態に対応したスイッチのオン、オフで行われるため、トランジスタで構成したスイッチでは、比較器１１の出力信号を、スイッチトランジスタのゲートに入力する。これにより、充電動作と放電動作が不規則な場合でも、接続切替１と接続切替２の切替制御を最適に行うことができる。なお比較器１１に入力されるデータは、デジタル信号でもアナログ信号でもよく、デジタル信号の場合には、図１４の映像デジタル信号を用いることができ、アナログ信号の場合には、図１４のデコーダ３００の出力電圧を用いることができる。また、必要に応じて（Ｎ−１）番目のデータを一時記憶するラッチ回路等を設けてもよい。
【０１５８】
なお、上記実施例で説明した差動回路、増幅回路（駆動回路）は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例で説明した差動回路は、バイポーラトランジスタにも適用できることは勿論である。この場合、高位側電源側のｐチャネルトランジスタ２１１〜２１４、２２５、２２６は、ｐｎｐトランジスタよりなり、低位側電源側のｎチャネルトランジスタ２２１〜２２４、２１５、２１６は、ｎｐｎトランジスタよりなる。
【０１５９】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１６０】
【発明の効果】
以上説明したように、本発明によれば、広入出力レンジを有する差動回路において極性対称性を切替え可能としたことにより、それを用いた増幅回路は低消費電力で高速駆動が実現できる、という効果を奏する。
【０１６１】
また、かかる増幅回路を、表示装置のデータ線の駆動回路に用いることで、表示装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の接続切替の制御を示す図である。
【図３】本発明の第１の実施例における接続切替１、２における等価回路を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第２の実施例の接続切替の制御を示す図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】本発明の第３の実施例の接続切替の制御を示す図である。
【図８】本発明の第４の実施例の構成を示す図である。
【図９】本発明の第４の実施例の接続切替の制御を示す図である。
【図１０】本発明の第５の実施例の構成を示す図である。
【図１１】本発明の第５の実施例の接続切替の制御を示す図である。
【図１２】本発明の第５の実施例の変形例を示す図である。
【図１３】本発明の第５の実施例の変形例の接続切替の制御を示す図である。
【図１４】本発明の第６の実施例の構成を示す図である。
【図１５】本発明の第７の実施例の構成を示す図である。
【図１６】本発明の第８の実施例の構成を示す図である。
【図１７】従来の第１の増幅回路の構成を示す図である。
【図１８】従来の第２の増幅回路の構成を示す図である。
【符号の説明】
１ 入力端子
２ 出力端子
３ 差動回路の第１出力端子
４ 差動回路の第２出力端子
１００ 出力回路
２１１、２１２、２１３、２１４、２２５、２２６、３１１、４１１、４１２、４２９、９１２、９１３、９２５、９２６、９５１、９３１、９３２、９３３、９４１ ｐチャネルトランジスタ
２２１、２２２、２２３、２２４、２１５、２１６、３２１、４２１、４２２、４１９、９１５、９１６、９２１、９２２、９２３、９２４、９４２ ｎチャネルトランジスタ
２１７、２２７、３１３、３２３、４１３、４１４、４２３、４２４、９１７、９２７、９５２、９３４、９３５ 定電流源
５１１〜５１４、５２１〜５２４、５５１〜５５３、５６１〜５６３、５７１〜５７３、５８１〜５８３ スイッチ
３１２、３２２、９５３、９４３ 容量
２００ 抵抗
２１０、９１０ 差動回路
３００ デコーダ
３１０ 増幅段（充電用）
３２０ 増幅段（放電用）
４００ 出力端子群
４１０、４３０ フォロワ型放電回路
４２０、４４０ フォロワ型充電回路
９３０ 連絡段
９４０、９５０ 出力段
Claims (19)
- 第１の定電流源で駆動され、第１、第２の入力電圧を制御端子にそれぞれ受ける、第１導電型の第１、第２のトランジスタよりなる、第１の差動対と、
第２の定電流源で駆動され、前記第２、第１の入力電圧を制御端子にそれぞれ受ける、第２導電型の第３、第４のトランジスタよりなる、第２の差動対と、
第１の電源に接続され、前記第１の差動対の能動負荷をなす第２導電型トランジスタで構成された第１の負荷回路と、
第２の電源に接続され、前記第２の差動対の能動負荷をなす第１導電型トランジスタで構成された第２の負荷回路と、
前記第１の負荷回路と前記第２の負荷回路との間を連絡し、前記第１及び前記第２の負荷回路の少なくとも一方から他方へ電流を流すことを可能とする連絡手段と、
前記第１の差動対の動作及び前記第２の差動対の動作に応じて、前記第１の負荷回路から出力される第１の出力と、
前記第１の差動対の動作及び前記第２の差動対の動作に応じて、前記第２の負荷回路から出力される第２の出力と、
を含み、
オン・オフ制御され、前記第１の出力を活性とし前記第２の出力を非活性とする第１の接続状態と、前記第２の出力を活性とし前記第１の出力を非活性とする第２の接続状態とを切り替えるスイッチ群を有する、ことを特徴とする差動回路。 - 第１の定電流源で駆動され、第１、第２の入力電圧を制御端子にそれぞれ受ける、第１導電型の第１、第２のトランジスタよりなる、第１の差動対と、
第２の定電流源で駆動され、前記第２、第１の入力電圧を制御端子にそれぞれ受ける、第２導電型の第３、第４のトランジスタよりなる、第２の差動対と、
第１の電源に接続され、前記第１の差動対の能動負荷をなす、１組又は複数組の第２導電型カレントミラー回路を選択的に構成する、少なくとも４つの第２導電型のトランジスタ群と、
第２の電源に接続され、前記第２の差動対の能動負荷をなす、１組又は複数組の第１導電型カレントミラー回路を選択的に構成する、少なくとも４つの第１導電型のトランジスタ群と、
前記第１及び第２の差動対と、前記第１及び第２導電型のトランジスタ群よりなる回路接続を、第１の接続状態と第２の接続状態とに切り替える切替手段と、
を含み、
前記切替手段によって切り替えられた前記第１の接続状態では、
２つの前記第２導電型のトランジスタが１組の第２導電型カレントミラー回路を構成し、
前記１組の第２導電型カレントミラー回路の入力端と出力端は、前記第１の差動対の出力対にそれぞれ接続され、
４つの前記第１導電型のトランジスタが２組の第１導電型カレントミラー回路を構成し、
前記２組の第１導電型カレントミラー回路の入力端は、前記第２の差動対の出力対にそれぞれ接続され、
前記２組の第１導電型カレントミラー回路の出力端は、それぞれ前記１組の第２導電型カレントミラー回路の入力端と出力端とに接続され、
前記１組の第２導電型カレントミラー回路の出力端を第１の出力端子とし、
前記切替手段によって切り替えられた前記第２の接続状態では、
２つの前記第１導電型のトランジスタが１組の第１導電型カレントミラー回路を構成し、
前記１組の第１導電型カレントミラー回路の入力端と出力端は、前記第２の差動対の出力対にそれぞれ接続され、
４つの前記第２導電型のトランジスタは、２組の第２導電型カレントミラー回路を構成し、
前記２組の第２導電型カレントミラー回路の入力端は、前記第１の差動対の出力対にそれぞれ接続され、
前記２組の第２導電型カレントミラー回路の出力端は、それぞれ前記１組の第１導電型カレントミラー回路の入力端と出力端とに接続され、
前記１組の第１導電型カレントミラー回路の出力端を第２の出力端子とする、
ことを特徴とする差動回路。 - 前記第２導電型のトランジスタ群が、
前記第１の差動対の出力対と前記第１の電源との間にそれぞれ接続された第５、第６のトランジスタと、
前記第１の電源にそれぞれ第１、第２のスイッチを介して接続され、制御端子が前記第５、第６のトランジスタの制御端子とそれぞれ接続された第７、第８のトランジスタと、
を有し、
前記第６のトランジスタはダイオード接続されており、
前記第１導電型のトランジスタ群が、
前記第２の差動対の出力対と前記第２の電源との間にそれぞれ接続された第９、第１０のトランジスタと、
前記第２の電源にそれぞれ第３、第４のスイッチを介して接続され、制御端子が前記第９、第１０のトランジスタの制御端子とそれぞれ接続された第１１、第１２のトランジスタと、
を有し、
前記第９のトランジスタはダイオード接続されており、
前記第５のトランジスタの制御端子と出力との間に挿入され、オン時に前記第５のトランジスタをダイオード接続とする第５のスイッチと、
前記第５及び第７のトランジスタの制御端子の接続点と、ダイオード接続された前記第６のトランジスタの出力との間に挿入された第６のスイッチと、
前記第１０及び第１２のトランジスタの制御端子の接続点と、ダイオード接続された前記第９のトランジスタの出力との間に挿入された第７のスイッチと、
前記第１０のトランジスタの制御端子と出力との間に挿入され、オン時に前記第１０のトランジスタをダイオード接続とする第８のスイッチと、
を備え、
前記第５のトランジスタの出力と前記第１１のトランジスタの出力とが接続されており、
前記第６のトランジスタの出力と前記第１２のトランジスタの出力とが接続されており、
前記第７のトランジスタの出力と前記第９のトランジスタの出力とが接続されており、
前記第８のトランジスタの出力と前記第１０のトランジスタの出力とが接続されており、
前記第５のトランジスタの出力と前記第１１のトランジスタの出力との接続点が前記第１の出力端子に接続されており、
前記第８のトランジスタの出力と前記第１０のトランジスタの出力との接続点が前記第２の出力端子に接続されており、
前記第１乃至第８のスイッチが前記切替手段を構成してなる、ことを特徴とする請求項２記載の差動回路。 - 前記第１の接続状態では、
前記第１、第２、第５、及び第７のスイッチがオフとされ、前記第３、第４、第６、及び第８のスイッチがオンとされ、
前記第２の接続状態では、
前記第１、第２、第５、及び第７のスイッチがオンとされ、前記第３、第４、第６、及び第８のスイッチがオフとされる、ことを特徴とする請求項３記載の差動回路。 - 前記第２導電型のトランジスタ群が、
前記第１の差動対の前記第１のトランジスタの出力に接続され、前記第１の電源に第１のスイッチを介して接続され、ダイオード接続されてなる第５のトランジスタと
前記第１の差動対の前記第２のトランジスタの出力と前記第１の電源との間に接続され、ダイオード接続されてなる第６のトランジスタと、
前記第１の電源に第２のスイッチを介して接続され、制御端子が前記第１のトランジスタの制御端子と接続された第７のトランジスタと、
前記第１の電源に接続され、制御端子が前記第６のトランジスタの制御端子と接続された第８のトランジスタと、
を備え、
前記第１導電型のトランジスタ群が、
前記第２の差動対の前記第３のトランジスタの出力と前記第２の電源との間に接続され、ダイオード接続されてなる第９のトランジスタと、
前記第２の差動対の前記第４のトランジスタの出力に接続され、前記第２の電源に第３のスイッチを介して接続され、ダイオード接続されてなる第１０のトランジスタと
前記第２の電源に接続され、制御端子が前記第９のトランジスタの制御端子と接続された第１１のトランジスタと、
前記第２の電源に第４のスイッチを介して接続され、制御端子が前記第１０のトランジスタの制御端子と接続された第１２のトランジスタと、
を備え、
前記第５のトランジスタの出力と前記第８のトランジスタの出力との間に挿入された第５のスイッチと、
前記第５のトランジスタの出力と前記第１１のトランジスタの出力との間に挿入された第６のスイッチと、
前記第１０のトランジスタの出力と前記第１１のトランジスタの出力との間に挿入された第７のスイッチと、
前記第８のトランジスタの出力と前記第１０のトランジスタの出力との間に挿入された第８のスイッチと、
を備え、
前記第７のトランジスタの出力と、ダイオード接続された前記第９のトランジスタの出力とが接続されており、
ダイオード接続された前記第６のトランジスタの出力と前記第１２のトランジスタの出力とが接続されており、
前記第１のトランジスタの出力と前記第４のトランジスタの出力が前記第１の出力端子と前記第２の出力端子とにそれぞれ接続されており、
前記第１乃至第８のスイッチが前記切替手段を構成してなる、ことを特徴とする請求項２記載の差動回路。 - 前記第１の接続状態では、
前記第１、第２、第７、及び第８のスイッチがオフとされ、前記第３、第４、第５、及び第６のスイッチがオンとされ、
前記第２の接続状態では、
前記第１、第２、第７、及び第８のスイッチがオンとされ、前記第３、第４、第５、及び第６のスイッチがオフとされる、ことを特徴とする請求項５記載の差動回路。 - 入力端子と出力端子と、
請求項２乃至６のいずれか一に記載の差動回路と、
前記差動回路の前記第１及び第２の出力端子の２つの出力のうち一方の出力信号を受け、前記出力端子の充電を行う充電用増幅段と、
前記差動回路の前記２つの出力のうち他方の出力信号を受け、前記出力端子の放電を行う放電用増幅段と、
を備え、
前記差動回路が差動で受ける前記第１、第２の入力電圧として、前記入力端子の信号電圧が入力されるとともに、前記出力端子の信号電圧が帰還入力される、ことを特徴とする増幅回路。 - 入力端子と出力端子と、
請求項２乃至６のいずれか一に記載の差動回路と、
前記差動回路の前記第１及び第２の出力端子の２つの出力のうち一方の出力信号を受け、前記出力端子の充電を行う充電回路と、
前記出力端子と前記第２の電源間に直列形態に接続されている、第１のフォロワ構成のトランジスタ及びスイッチと、
前記入力端子電圧に基づき前記第１のフォロワ構成のトランジスタに入力バイアス電圧を供給する第１のバイアス制御手段と、
を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じて前記第１のフォロワ構成のトランジスタのフォロワ動作により前記出力端子の放電作用を行うフォロワ型放電回路と、
前記差動回路の前記２つの出力のうち他方の出力信号を受け、前記出力端子の放電を行う放電回路と、
前記出力端子と前記第１の電源間に直列形態に接続されている、第２のフォロワ構成のトランジスタ及びスイッチと、
前記入力端子電圧に基づき前記第２のフォロワ構成のトランジスタに入力バイアス電圧を供給する第２のバイアス制御手段と、
を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ前記第２のフォロワ構成のトランジスタのフォロワ動作により前記出力端子の充電作用を行うフォロワ型充電回路と、
を備え、
前記差動回路が差動で受ける前記第１、第２の入力電圧として、前記入力端子の信号電圧が入力されるとともに、前記出力端子の信号電圧が帰還入力される、ことを特徴とする増幅回路。 - 前記充電用増幅段が、
前記第１の電源と前記出力端子との間に接続された第２導電型の第１３のトランジスタと、
前記第１３のトランジスタの制御端子と前記差動回路の前記第１の出力端子との間に接続された第９のスイッチと、
前記第１の電源と前記第１３のトランジスタの制御端子との間に接続された第１０のスイッチと、
前記出力端子と前記第２の電源間に直列形態に接続された第３の定電流源及び第１１のスイッチと、
前記出力端子と前記第１３のトランジスタの制御端子との間に接続された第１の容量素子と、
を備え、
前記放電増幅段が、
前記出力端子と前記第２の電源との間に接続された第１導電型の第１４のトランジスタと、
前記第１４のトランジスタの制御端子と前記差動回路の前記第２の出力端子との間に接続された第１２のスイッチと、
前記第１４のトランジスタの制御端子と前記第２の電源との間に接続された第１３のスイッチと、
前記出力端子と前記第１の電源間に直列形態に接続された第４の定電流源及び第１４のスイッチと、
前記出力端子と前記第１４のトランジスタの制御端子との間に接続された第２の容量素子と、
を備えている、ことを特徴とする請求項７記載の増幅回路。 - 前記充電用増幅段が、
前記第１の電源と前記出力端子との間に接続された第２導電型の第１３のトランジスタと、
前記第１３のトランジスタの制御端子と前記差動回路の前記第１の出力端子との間に接続された第９のスイッチと、
前記第１の電源と前記第１３のトランジスタの制御端子との間に接続された第１０のスイッチと、
前記出力端子と前記第１３のトランジスタの制御端子との間に接続された第１の容量素子と、
を備え、
前記放電用増幅段が、
前記出力端子と前記第２の電源との間に接続された第１導電型の第１４のトランジスタと、
前記第１４のトランジスタの制御端子と前記差動回路の前記第２の出力端子との間に接続された第１１のスイッチと、
前記第１４のトランジスタの制御端子と前記第２の電源との間に接続された第１２のスイッチと、
前記出力端子と前記第１４のトランジスタの制御端子との間に接続された第２の容量素子と、
を備え、
前記充電用増幅段が、
前記出力端子と前記第２の電源間に直列形態に接続されている、フォロワ構成の第２導電型の第１５のトランジスタ、及び第１３のスイッチと、
前記入力端子の信号電圧に基づき前記第１５のトランジスタにバイアス電圧を供給する第１のバイアス制御手段と、を有するフォロワ放電回路をさらに備え、
前記放電用増幅段が、
前記出力端子と前記第１の電源間に直列形態に接続されている、フォロワ構成の第１導電型の第１６のトランジスタ、及び第１４のスイッチと、
前記入力端子の信号電圧に基づき前記第１６のトランジスタにバイアス電圧を供給する第２のバイアス制御手段と、を有するフォロワ充電回路をさらに備えている、ことを特徴とする請求項７記載の増幅回路。 - 前記第１の接続状態では、
前記第１０、第１２、及び第１４のスイッチがオフとされ、前記第９、第１１、及び第１３のスイッチがオンとされ、
前記第２の接続状態では、
前記第１０、第１２、及び第１４のスイッチがオンとされ、前記第９、第１１、及び第１３のスイッチがオフとされる、ことを特徴とする請求項９記載の増幅回路。 - 前記第１の接続状態では、
前記第１０、第１１、及び第１４のスイッチがオフとされ、前記第９、第１２、及び第１３のスイッチがオンとされ、前記第１のバイアス制御手段は、前記入力端子の信号電圧に基づき前記第１５のトランジスタにバイアス電圧を供給し、前記第２のバイアス制御手段はオフ状態とされ、
前記第２の接続状態では、
前記第１０、第１１、及び第１４のスイッチがオンとされ、前記第９、第１２、第１３のスイッチがオフとされ、前記第２のバイアス制御手段は、前記入力端子の信号電圧に基づき前記第１６のトランジスタにバイアス電圧を供給し、前記第１のバイアス制御手段はオフ状態とされる、ことを特徴とする請求項１０記載の増幅回路。 - 前記第１のバイアス制御手段が、
前記入力端子と前記第１の電源との間に直列形態に接続されている、第３の電流源、及び第１５のスイッチと、
前記入力端子と前記第２の電源との間に直列形態に接続されている、ダイオード接続された第２導電型の第１７のトランジスタと、第４の電流源及び第１６のスイッチの直列回路と、
を備え、
前記第１７のトランジスタは、制御端子が前記第１５のトランジスタの制御端子と共通接続され、
前記第２のバイアス制御手段が、
前記入力端子と前記第２の電源との間に直列形態に接続されている、第５の電流源、及び第１７のスイッチと、
前記入力端子と前記第１の電源との間に直列形態に接続されている、ダイオード接続された第１導電型の第１８のトランジスタと、第６の電流源及び第１８のスイッチの直列回路と、
を備え、
前記第１８のトランジスタは、制御端子が前記第１６のトランジスタの制御端子と共通接続されている、ことを特徴とする請求項１０記載の増幅回路。 - 前記第１の接続状態では、
前記第１７、１８のスイッチがオフとされ、前記第１５、１６のスイッチがオンとされ、
前記第２の接続状態で、前記第１７、１８のスイッチがオンとされ、前記第１５、１６のスイッチがオフとされる、ことを特徴とする請求項１３記載の増幅回路。 - 前記第１のバイアス制御手段が、
前記入力端子と前記第２の電源との間に直列形態に接続されている、ダイオード接続された第２導電型の第１７のトランジスタと、第３の電流源と、
前記第１７のトランジスタと並列に接続され制御端子に第１のバイアス電圧を受ける第１８のトランジスタと、
を備え、
前記第１７のトランジスタは、制御端子が前記第１５のトランジスタの制御端子と共通接続され、
前記第２のバイアス制御手段が、
前記入力端子と前記第１の電源との間に直列形態に接続されている、ダイオード接続された第１導電型の第１９のトランジスタと、第４の電流源と、
前記第１９のトランジスタと並列に接続され制御端子に第２のバイアス電圧を受ける第２０のトランジスタと、
を備え、
前記第１９のトランジスタは、制御端子が前記第１６のトランジスタの制御端子と共通接続されている、ことを特徴とする請求項１０記載の増幅回路。 - 請求項７乃至１５のいずれか一に記載の前記増幅回路を、表示パネルのデータ線を駆動する駆動回路に用いた表示装置。
- 第１、第２の参照電圧間に直列形態に接続されている複数の抵抗を備え各タップから階調電圧を生成する階調発生手段と、
デジタル信号を入力し前記階調発生手段の出力電圧から対応する電圧を選択出力するデコード回路を備え、
前記デコード回路の出力を入力し、複数本のデータ線をそれぞれ駆動する駆動回路であって、前記複数本のデータ線に対応して請求項７乃至１５のいずれか一に記載の前記増幅回路を複数備え、
前記各増幅回路におけるスイッチ制御を行うスイッチ制御手段と、
前記増幅回路の前記電流源に対してバイアス電圧を供給するバイアス回路と、
を備えている、ことを特徴とする駆動回路。 - ドット反転駆動方式の液晶表示装置において、
液晶表示パネルのデータ線を駆動する駆動回路が、請求項７乃至１５のいずれか一に記載の前記増幅回路を備え、
極性反転信号に基づき、前記増幅回路における前記切替手段の切替が制御され、正極性のときに前記第１の接続状態とし、負極性のとき前記第２の接続状態となるように切替制御される、ことを特徴とする液晶表示装置。 - 液晶表示パネルのデータ線を駆動する駆動回路が、請求項７乃至１５のいずれか一に記載の前記増幅回路を備え、
二つのデータ信号を入力して大小を比較する比較器をさらに備え、
前記比較器の比較結果信号が、前記増幅回路の前記切替手段に入力され、前記増幅回路における前記第１、第２の接続状態の切替制御が行われる、ことを特徴とする液晶表示装置。
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