JP2008048039A - 演算増幅回路およびそれを用いた半導体装置 - Google Patents

Abstract

【課題】消費電流が小さく、セトリング性能が高い演算増幅回路を提供する。
【解決手段】このフォールデッドカスコード型演算増幅回路では、Ｎ型差動トランジスタ対の電流源であるトランジスタ１の電流駆動能力を、その負荷段の電流源であるトランジスタ４，５の各々の電流駆動能力よりも小さく設定し、Ｐ型差動トランジスタ対の電流源であるトランジスタ１４の電流駆動能力を、その負荷段の電流源であるトランジスタ１０，１１の各々の電流駆動能力よりも小さく設定する。これにより、消費電流の低減化とセトリング性能の向上を図ることができる。
【選択図】図１

Description

この発明は演算増幅回路およびそれを用いた半導体装置に関し、特に、フォールデッドカスコード型の演算増幅回路と、それを用いた半導体装置に関する。

近年、プロセス技術の発展によりトランジスタサイズが縮小し続けている。それに伴い、電源電圧も低下し続けており、アナログ回路においては信号振幅を十分に確保するのが困難になりつつある。信号振幅を確保するためには縦積みするトランジスタ数を減らす必要があり、負荷段のトランジスタ数が少ないフォールデッド（折り返し）カスコード型の演算増幅回路が用いられることが多くなってきた。

図４は、従来のフォールデッドカスコード型演算増幅回路の構成を示す回路図である。図４において、この演算増幅回路は、ＮチャネルＭＯＳトランジスタ３１〜３３，３８〜４１およびＰチャネルＭＯＳトランジスタ３４〜３７を備える。ＮチャネルＭＯＳトランジスタ３２，３３は、Ｎ型差動トランジスタ対を構成し、それらのゲートはそれぞれ入力電圧Ｖｉｎｍ，Ｖｉｎｐを受ける。トランジスタ３２，３３のソースは、ともにＮチャネルＭＯＳトランジスタ３１を介して接地電圧ＧＮＤのラインに接続される。トランジスタ３１は、電流源を構成し、そのゲートはバイアス電圧ｖｂ３１を受ける。トランジスタ３１〜３３は、入力段を構成する。

トランジスタ３２，３３のドレインは、それぞれＰチャネルＭＯＳトランジスタ３４，３５を介して電源電圧ＶＤＤのラインに接続される。トランジスタ３４，３５は、負荷段を構成する。トランジスタ３４，３５は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３４を受ける。

トランジスタ３４，３５のドレインは、それぞれＰチャネルＭＯＳトランジスタ３６，３７を介して出力ノードＮ３６，Ｎ３７に接続される。トランジスタ３６，３７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３３を受ける。出力ノードＮ３６，Ｎ３７は、それぞれＮチャネルＭＯＳトランジスタ３８，３９を介してＮチャネルＭＯＳトランジスタ４０，４１のドレインに接続される。トランジスタ３６，３７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３３を受ける。トランジスタ３６〜３９は、増幅段を構成する。

トランジスタ４０，４１は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３１を受け、それらのソースは接地電圧ＧＮＤを受ける。トランジスタ４０，４１は、負荷段を構成する。

入力電圧ＶｉｎｍとＶｉｎｐが等しい場合は、トランジスタ３２，３３に流れる電流が等しくなり、出力ノードＮ３６の電圧Ｖｏｕｔｐと出力ノードＮ３７の電圧Ｖｏｕｔｍが等しくなる。入力電圧Ｖｉｎｍが入力電圧Ｖｉｎｐよりも高くなると、トランジスタ３２に流れる電流がトランジスタ３３に流れる電流よりも大きくなり、ＶｏｕｔｍがＶｏｕｔｐよりも高くなる。入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｍよりも高くなると、トランジスタ３３に流れる電流がトランジスタ３２に流れる電流よりも大きくなり、ＶｏｕｔｐがＶｏｕｔｍよりも高くなる。

また、図４の回路にＰ型差動トランジスタ対を含む入力段を追加したフォールデッドカスコード型演算増幅回路もある（たとえば特許文献１参照）。
特開２００１−２８５２２号公報

しかし、図４に示した演算増幅回路には、以下の問題がある。すなわち、たとえば入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｍよりも高く、トランジスタ３２がオフし、トランジスタ３３がオンしている場合、トランジスタｘを流れる電流をＩｘとすると、Ｉ３１≧Ｉ３５のとき出力ノードＮ３６から外部に電流Ｉ３４−Ｉ４０が流出し、外部から出力ノードＮ３７に電流Ｉ４１が流入する。このとき、トランジスタ３８と４０には電流Ｉ４０（＝Ｉ３８）が流れている、つまりトランジスタ３４，３６，３８，４０を貫通電流Ｉ４０が流れていることになり、電力効率が低かった。

また、出力ノードＮ３６から流出する電流Ｉ３４−Ｉ４０と、出力ノードＮ３７から流入する電流Ｉ４１とが等しくないため、コモンモード（ｃｏｍｍｏｎ ｍｏｄｅ）電圧が差動出力電圧に引きずられる。このとき、コモンモード電圧値を一定に保つ機構により電流源の電流駆動能力が大きく変動するため、セトリング（ｓｅｔｔｌｉｎｇ）性能が劣化する。

これらの問題は、Ｐ型差動トランジスタ対を含む入力段を追加することで抑制されるが、それだけでは十分でない。

それゆえに、この発明の主たる目的は、消費電流が小さく、セトリング性能が高い演算増幅回路を提供することである。

この発明に係る演算増幅回路は、フォールデッドカスコード型の演算増幅回路において、Ｎ型差動トランジスタ対および第１の電流源を含む第１の入力段と、Ｐ型差動トランジスタ対および第２の電流源を含む第２の入力段と、Ｎ型差動トランジスタ対に接続された１対の第３の電流源を含む第１の負荷段と、Ｐ型差動トランジスタ対に接続された１対の第４の電流源を含む第２の負荷段と、第１および第２の負荷段の間に接続された増幅段とを備え、第１の電流源の電流駆動能力は第３の電流源の電流駆動能力以下に設定され、第２の電流源の電流駆動能力は第４の電流源の電流駆動能力以下に設定されていることを特徴とする。

好ましくは、第１の電流源の電流駆動能力と第２の電流源の電流駆動能力は等しく設定されている。

また好ましくは、第１〜第４の電流源の電流駆動能力は制御可能になっている。
また、この発明に係る半導体装置は、上記演算増幅回路と、演算増幅回路の出力信号に基づいて第１〜第４の電流源の電流駆動能力を制御する制御回路とを備えたことを特徴とする。

この発明に係る演算増幅回路では、第１の入力段の第１の電流源の電流駆動能力は第１の負荷段の第３の電流源の電流駆動能力以下に設定され、第２の入力段の第２の電流源の電流駆動能力は第２の負荷段の第４の電流源の電流駆動能力以下に設定されている。したがって、消費電流の低減化およびセトリング性能の向上を図ることができる。

図１は、この発明の一実施の形態によるフォールデッドカスコード型演算増幅回路の構成を示す回路図である。図１において、この演算増幅回路は、ＮチャネルＭＯＳトランジスタ１〜３，８〜１３およびＰチャネルＭＯＳトランジスタ４〜７，１４を備える。ＮチャネルＭＯＳトランジスタ２，３は、Ｎ型差動トランジスタ対を構成し、それらのゲートはそれぞれ入力電圧Ｖｉｎｍ，Ｖｉｎｐを受ける。トランジスタ２，３のソースは、ともにＮチャネルＭＯＳトランジスタ１を介して接地電圧ＧＮＤのラインに接続される。トランジスタ１は、Ｎ型差動トランジスタ対の電流源を構成し、そのゲートはバイアス電圧ｖｂ１を受ける。トランジスタ１〜３は、入力段を構成する。

トランジスタ２，３のドレインは、それぞれＰチャネルＭＯＳトランジスタ４，５を介して電源電圧ＶＤＤのラインに接続される。トランジスタ４，５は、Ｎ型差動トランジスタ対の負荷段を構成する。トランジスタ４，５は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ４を受ける。

トランジスタ４，５のドレインは、それぞれＰチャネルＭＯＳトランジスタ６，７を介して出力ノードＮ６，Ｎ７に接続される。トランジスタ６，７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３を受ける。出力ノードＮ６，Ｎ７は、それぞれＮチャネルＭＯＳトランジスタ８，９を介してＮチャネルＭＯＳトランジスタ１０，１１のドレインに接続される。トランジスタ６，７は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ３を受ける。トランジスタ６〜９は、増幅段を構成する。

トランジスタ１０，１１は、それぞれ電流源を構成し、それらのゲートはともにバイアス電圧ｖｂ１を受け、それらのソースは接地電圧ＧＮＤを受ける。トランジスタ１０，１１は、Ｐ型差動トランジスタ対の負荷段を構成する。

トランジスタ１０，１１のドレインは、それぞれＰチャネルＭＯＳトランジスタ１２，１３のドレインに接続される。トランジスタ１２，１３は、Ｐ型差動トランジスタ対を構成し、それらのゲートはそれぞれ入力電圧Ｖｉｎｐ，Ｖｉｎｍを受ける。トランジスタ１２，１３のソースは、ＰチャネルＭＯＳトランジスタ１４を介して電源電圧ＶＤＤのラインに接続される。トランジスタ１４は、Ｐ型差動トランジスタ対の電流源を構成し、そのゲートはバイアス電圧ｖｂ４を受ける。トランジスタ１２〜１４は、入力段を構成する。

入力電圧ＶｉｎｍとＶｉｎｐが等しい場合は、トランジスタ２，３に流れる電流が等しくなるとともにトランジスタ１２，１３に流れる電流が等しくなり、出力ノードＮ６の電圧Ｖｏｕｔｐと出力ノードＮ３の電圧Ｖｏｕｔｍが等しくなる。入力電圧Ｖｉｎｍが入力電圧Ｖｉｎｐよりも高くなると、トランジスタ２に流れる電流がトランジスタ３に流れる電流よりも大きくなるとともにトランジスタ１２に流れる電流がトランジスタ１３に流れる電流よりも大きくなり、ＶｏｕｔｍがＶｏｕｔｐよりも高くなる。入力電圧Ｖｉｎｐが入力電圧Ｖｉｎｍよりも高くなると、トランジスタ３に流れる電流がトランジスタ２に流れる電流よりも大きくなるとともにトランジスタ１３に流れる電流がトランジスタ１２に流れる電流よりも大きくなり、ＶｏｕｔｐがＶｏｕｔｍよりも高くなる。

ここで、トランジスタ１，４，５，１０，１１，１４の電流駆動能力が等しくなるように、トランジスタ１，４，５，１０，１１，１４のサイズおよびバイアス電圧ｖｂ１，ｖｂ４を設定した場合について考える。

この場合において、スルーイング時に、たとえばＶｉｎｐがＶｉｎｍよりも高く、トランジスタ２，１２がオフし、トランジスタ３，１３がオンしている状態を考える。Ｉ１＝Ｉ５、Ｉ１０＝Ｉ１４であるため、出力ノードＮ６から外部に電流Ｉ４が流出し、外部から出力ノードＮ７に電流Ｉ１１が流入する。このとき、トランジスタ７，８を流れる電流はほぼ０である、つまりトランジスタ４，６，８，１０またはトランジスタ５，７，９，１１を貫通する電流がなくなるため電力効率の向上を図ることができる。また、Ｉ４＝Ｉ１１であるから、差動出力電流が均衡し、コモンモード電圧は変動しない。

次に、入力段のトランジスタ１の電流駆動能力が負荷段のトランジスタ４，５の各々の電流駆動能力よりも大きく、入力段のトランジスタ１４の電流駆動能力が負荷段のトランジスタ１０，１１の各々電流駆動能力よりも大きくなるように、トランジスタ１，４，５，１０，１１，１４のサイズおよびバイアス電圧ｖｂ１，ｖｂ４を設定した場合について考える。

この場合において、スルーイング時に、トランジスタ２，１２は完全にオフせず、トランジスタ３，１３も完全にオンしない場合を考える。トランジスタのしきい値電圧の違いなどによりＮ型差動トランジスタ対とＰ型差動トランジスタ対を流れる電流量が等しくなくなると、差動出力電流に不均衡性が生じ、コモンモード電圧が差動出力電圧に引きずられる。このとき、コモンモード電圧値を一定に保つ機構により電流源の電流駆動能力が変動するため、セトリング性能が劣化する。この現象を解決するためには、Ｎ型差動トランジスタ対とＰ型差動トランジスタ対を流れる電流量が等しくなるようにＩ１とＩ４を設定できればよいが、トランジスタのしきい値電圧などが製造時にばらつくため、Ｉ１とＩ４を正確に設定することは容易でない。

そこで、入力段のトランジスタ１の電流駆動能力が負荷段のトランジスタ４，５の各々の電流駆動能力以下になり、入力段のトランジスタ１４の電流駆動能力が負荷段のトランジスタ１０，１１の各々の電流駆動能力以下になるように、トランジスタ１，４，５，１０，１１，１４のサイズおよびバイアス電圧ｖｂ１，ｖｂ４を設定する。このように設定すれば、スルーイング時にトランジスタ２，１２がほぼ完全にオフし、トランジスタ３，１３がほぼ完全にオンした場合にも、Ｉ３≦Ｉ５、Ｉ１０≧Ｉ１３であるため、トランジスタのしきい値電圧の違いなどによらず負荷段を流れる電流量Ｉ４，Ｉ５，Ｉ１０，Ｉ１１はほぼ等しくなり、コモンモード電圧の変動を抑制することができる。

トランジスタ１，４，５，１０，１１，１４の電流駆動能力はバイアス電圧ｖｂ１，ｖｂ４とトランジスタサイズで決められる。トランジスタサイズは製造後に変更することはできないため、バイアス電圧ｖｂ１，ｖｂ２を調整することによってトランジスタ１，４，５，１０，１１，１４の電流駆動能力を調整する。

図２は、図１に示したバイアス電圧ｖｂ１，ｖｂ４を発生するバイアス電圧発生回路２０，２３の構成を示す回路図である。図２において、バイアス発生回路２０は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続された可変電流源２１およびＮチャネルＭＯＳトランジスタ２２を含む。ＮチャネルＭＯＳトランジスタ２２のゲートは、そのドレインに接続されるとともに、演算増幅回路のＮチャネルＭＯＳトランジスタ１のゲートに接続される。トランジスタ２２のゲートには、可変電流源２１に流れる電流Ｉ２１に応じたレベルのバイアス電圧ｖｂ１が現れる。可変電流源２１の電流Ｉ２１を調整することにより、バイアス電圧ｖｂ１を調整することができる。バイアス電圧ｖｂ１は、図１のＮチャネルＭＯＳトランジスタ１０，１１のゲートにも与えられる。

また、バイアス発生回路２３は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ２４および可変電流源２５を含む。ＰチャネルＭＯＳトランジスタ２４のゲートは、そのドレインに接続されるとともに、演算増幅回路のＰチャネルＭＯＳトランジスタ４，５のゲートに接続される。トランジスタ２４のゲートには、可変電流源２５に流れる電流Ｉ２５に応じたレベルのバイアス電圧ｖｂ４が現れる。可変電流源２５の電流Ｉ２５を調整することにより、バイアス電圧ｖｂ４を調整することができる。バイアス電圧ｖｂ４は、図１のＰチャネルＭＯＳトランジスタ１４のゲートにも与えられる。したがって、演算増幅回路の外部に設けた制御回路から可変電流源２１，２５の電流Ｉ２１，Ｉ２５を調整することにより、演算増幅回路の製造後においても入力段および負荷段における電流源の電流駆動能力を最適値に設定することができる。

たとえば図３に示すように、図１に示した演算増幅回路と図２に示したバイアス電圧発生回路２０，２３を用いてＡ／Ｄコンバータ２６を構成した場合、Ａ／Ｄコンバータ２６の出力信号を観測することによって演算増幅回路の状態を知ることが可能である。そこで、Ａ／Ｄコンバータ２６の出力信号を制御回路２７に入力し、制御回路２７によって演算増幅回路の入力段および負荷段における電流源の電流駆動能力を最適値に設定することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態によるフォールデッドカスコード型演算増幅回路の構成を示す回路図である。 図１に示したバイアス電圧を発生するバイアス電圧発生回路の構成を示す回路図である。 図１に示した演算増幅回路を用いたＡ／Ｄコンバータの構成を示す回路ブロック図である。 従来のフォールデッドカスコード型演算増幅回路の構成を示す回路図である。

符号の説明

１〜３，８〜１３，２２，３１〜３３，３８〜４１ ＮチャネルＭＯＳトランジスタ、４〜７，１４，２４，３４〜３７ ＰチャネルＭＯＳトランジスタ、２０，２３ バイアス発生回路、２１，２５ 可変電流源、２６ Ａ／Ｄコンバータ、２７ 制御回路。

Claims (4)

1. フォールデッドカスコード型の演算増幅回路において、
   Ｎ型差動トランジスタ対および第１の電流源を含む第１の入力段と、
   Ｐ型差動トランジスタ対および第２の電流源を含む第２の入力段と、
   前記Ｎ型差動トランジスタ対に接続された１対の第３の電流源を含む第１の負荷段と、
   前記Ｐ型差動トランジスタ対に接続された１対の第４の電流源を含む第２の負荷段と、
   前記第１および第２の負荷段の間に接続された増幅段とを備え、
   前記第１の電流源の電流駆動能力は前記第３の電流源の電流駆動能力以下に設定され、
   前記第２の電流源の電流駆動能力は前記第４の電流源の電流駆動能力以下に設定されていることを特徴とする、演算増幅回路。
2. 前記第１の電流源の電流駆動能力と前記第２の電流源の電流駆動能力は等しく設定されていることを特徴とする、請求項１に記載の演算増幅回路。
3. 前記第１〜第４の電流源の電流駆動能力は制御可能になっていることを特徴とする、請求項１または請求項２に記載の演算増幅回路。
4. 請求項３に記載の演算増幅回路と、
   前記演算増幅回路の出力信号に基づいて前記第１〜第４の電流源の電流駆動能力を制御する制御回路とを備えたことを特徴とする、半導体装置。

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