JP5665641B2 - 出力回路及びデータドライバ及び表示装置 - Google Patents

Description

本発明は、出力回路とそれを用いたデータドライバ及び表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。また薄型表示デバイスとして有機発光ダイオード（Ｏｒｇａｎｉｃ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ：ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置も開発されている。

図２４を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。なお、図２４（Ａ）には、薄型表示装置の要部構成がブロック図にて示され、図２４（Ｂ）には、液晶表示装置の表示パネルの単位画素の要部構成、図２４（Ｃ）には、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成がそれぞれ示されている。図２４（Ｂ）、及び図２４（Ｃ）の単位画素は、模式的な等価回路で示す。

図２４（Ａ）を参照すると、一般に、アクティブマトリクス駆動方式の薄型表示装置は、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０で構成される。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置され（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。なお、ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、デジタル信号にてデータドライバ９８０に供給される。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は、半導体基板で構成され、特に大画面表示装置ではガラス基板やプラスチック基板等の絶縁性基板上に薄膜トランジスタ（ＴＦＴ）で画素スイッチ等を形成した半導体基板が広く使われている。

上記表示装置は、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオンとなるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像を表示するものである。

１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（画素スイッチ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、複数画素行を対応する複数の走査線で同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。

液晶表示装置の場合、図２４（Ａ）及び図２４（Ｂ）を参照すると、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。なお単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。

走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトからの光の透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。

なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して各画素電極９７３の電圧極性（正又は負）を通常１フレーム周期で切替える駆動（反転駆動）が行われる。代表的な駆動として、隣接画素間で異なる電圧極性となるようなドット反転駆動や隣接画素列間で異なる電圧極性となるようなカラム反転駆動がある。データ線９６２には、ドット反転駆動では１選択期間（１データ期間）毎に異なる電圧極性の階調電圧信号が出力され、カラム反転駆動では１フレーム期間内の各選択期間（１データ期間）は同じ電圧極性で、１フレーム期間毎に異なる電圧極性の階調電圧信号が出力される。

有機発光ダイオード表示装置の場合、図２４（Ａ）及び図２４（Ｃ）を参照すると、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリクス状に配置した半導体基板からなる。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４、９８５との間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３で構成される。

走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１により有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。なお画素スイッチ９６４、ＴＦＴ９８１はｎチャネル型トランジスタの例を示すが、ｐチャネル型トランジスタで構成することも可能である。また有機発光ダイオードは電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような反転駆動は必要なく、１選択期間（１データ期間）毎に画素に対応した階調電圧信号が出力される。

なお、有機発光ダイオード表示装置は、上記に説明したデータ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本明細書ではデータドライバから出力された階調電圧信号を受けて表示を行う構成に限定して説明するが、本発明はかかる構成にのみ限定されるものでないことは勿論である。

図２４（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データに対応した階調電圧信号をデータ線９６２に増幅出力する出力回路を備えている。

薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等においては近年高画質化の需要が高まっている。具体的には、ＲＧＢ各８ビット映像データ（約１６８０万色）以上の多色化（多階調化）や、動画特性向上や３次元表示対応のためフレーム周波数（１画面を書き換える駆動周波数）を１２０Ｈｚや更にそれ以上高くする要求も出始めている。フレーム周波数がＮ倍となると、１データ出力期間はおよそ１／Ｎとなる。

表示装置のデータドライバは、多階調化に対応した高精度な電圧出力とともに、データ線の高速駆動が求められるようになってきている。そのため、データドライバ９８０の出力回路は、データ線容量を高速に充放電するために高駆動能力が求められる。また、表示素子への階調電圧信号の書込みの均一化を図るために、充電時及び放電時のデータ線駆動波形のスルーレートの対称性も求められる。しかし、出力回路は、その高駆動能力化により消費電流が増加する。このため、出力回路では、消費電力の増加や発熱の問題も新たに生じている。

表示装置のデータ線を高速駆動する技術として以下の技術が開示されている。

図２５は、特許文献１（特開２００７−２０８３１６号公報）の図１から引用した図である。この出力回路は、Ｐ型差動入力段６０Ａ及びＮ型差動入力段６０Ｂからなる差動入力段５０と、カレントミラー部７０と、プッシュプル型の出力段８０と、第１補助電流源部６０Ｃと、第２補助電流源部６０Ｄと、制御回路９０と、出力補助回路１００とを備えている。Ｐ型差動入力段６０Ａは、電源ＶＤＤとノードＮ１との間に接続された第１電流源５１と、ノードＮ１にソースが共通接続され、ドレインがノードＮ１３、Ｎ１４に接続され、ゲートがＩＮ、ＯＵＴに接続されたＰＭＯＳトランジスタ（Ｐｃｈトランジスタ）６１、６２を備えている。

Ｎ型差動入力段６０Ｂは、ノードＮ２と電源ＶＳＳ間に接続された第２電流源５２と、ノードＮ２にソースが共通接続され、ノードＮ１１、Ｎ１２にドレインが接続され、ゲートがＩＮ、ＯＵＴに接続されたＮＭＯＳトランジスタ（Ｎｃｈトランジスタ）６３、６４を備えている。

カレントミラー部７０は、ノードＮ１２及びノードＮ１４に第１電源電流を流し、ノードＮ１１及びノードＮ１３に、第１電源電流に対応した第２電源電流を流す。カレントミラー部７０において、ＰＭＯＳトランジスタ７１と、抵抗７３と、ＮＭＯＳトランジスタ７５とがＶＤＤとＶＳＳとの間に直列に接続され、ＰＭＯＳトランジスタ７２、抵抗７４と、ＮＭＯＳトランジスタ７６がＶＤＤとＶＳＳとの間に直列に接続されている。ＰＭＯＳトランジスタ７１のゲートとドレインが接続され、ＰＭＯＳトランジスタ７１、７２のゲート同士が接続されている。ＮＭＯＳトランジスタ７５のゲートとドレインが接続され、ＮＭＯＳトランジスタ７５、７６のゲート同士が接続されている。

プッシュプル型の出力段８０は、ソースが電源ＶＤＤに接続され、ノードＮ１１にゲートが接続され、ドレインがＯＵＴに接続されたＰＭＯＳトランジスタ８１と、ソースがＶＳＳに接続され、ゲートがＮ１３に接続され、ドレインがＯＵＴに接続されたＮＭＯＳトランジスタ８２とを有する。ＰＭＯＳトランジスタ８１のゲート（ノードＮ１１）及びドレイン間には、位相補償用の容量８３が接続され、ＮＭＯＳトランジスタ８２のゲート（ノードＮ１３）及びドレイン間にも、位相補償用の容量８４が接続されている。

第１補助電流源部６０Ｃは、電源ＶＤＤに一端が接続された第３電流源５３と、第３電流源５３の他端にソースが接続され、ノードＮ１５にゲートが接続され、ドレインがノードＮ１に接続されたＰＭＯＳトランジスタ６５と、第３電流源５３の他端にソースが接続され、ノードＮ１７にゲートが接続され、ドレインがノードＮ１に接続されたＰＭＯＳトランジスタ６５−９とを備えている。第２補助電流源部６０Ｄは、電源ＶＳＳに一端が接続された第４電流源５４と、第４電流源５４の他端にソースが接続され、ノードＮ１６にゲートが接続され、ドレインがノードＮ２に接続されたＮＭＯＳトランジスタ６６と、第４電流源５４の他端にソースが接続され、ノードＮ１８にゲートが接続され、ドレインがノードＮ２に接続されたＮＭＯＳトランジスタ６６−１０とを備えている。

制御回路９０は、制御部９３と、出力段補助部９４と、電流源９１、９２とを有し、この電流源９１、制御部９３及び電流源９２が、ＶＤＤとＶＳＳとの間に直列に接続され、更に、出力段補助部９４が、ノードＮ１１とノードＮ１３との間に接続されている。制御部９３は、ドレインがノードＮ１５に接続されゲートがＩＮに接続されソースがＯＵＴに接続されたＮＭＯＳトランジスタ９３−１（第１検出トランジスタ）と、ソースがＯＵＴに接続され、ゲートがＩＮに接続され、ドレインがノードＮ１６に接続されたＰＭＯＳトランジスタ９３−２（第２検出トランジスタ）を備えている。制御部９３は、ＩＮとＯＵＴ間の電位差を検出し、ＩＮとＯＵＴ間の電位差の検出結果に基づき、ＰＭＯＳトランジスタ６５及びＰＭＯＳトランジスタ９４−７と、ＮＭＯＳトランジスタ６６及びＮＭＯＳトランジスタ９４−８のそれぞれのゲート電位を制御する。

出力段補助部９４は、ノードＮ１１にソースが接続され、ゲートがノードＮ１５に接続され、ドレインがＯＵＴに接続されたｐＭＯＳトランジスタ９４−７と、ノードＮ１３にソースが接続され、ゲートがノードＮ１６に接続され、ドレインがＯＵＴに接続されたｐＭＯＳトランジスタ９４−８とを備えている。

出力補助回路１００は、電源ＶＤＤ及びノードＮ１７間に接続された電流源１０１と、ノードＮ１８及び電源ＶＳＳ間に接続された電流源１０２と、電源ＶＤＤにソースが接続されダイオード接続されたＰＭＯＳトランジスタ１１３と、ＰＭＯＳトランジスタ１１３のドレインにソースが接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１８に接続されたＰＭＯＳトランジスタ１１１と、ＰＭＯＳトランジスタ１１３のドレインにソースが接続され、ゲートがノードＮ１７に接続され、ドレインがノードＮ１１に接続されたＰＭＯＳトランジスタ１１４と、電源ＶＳＳにソースが接続されダイオード接続されたＮＭＯＳトランジスタ１１６と、ＮＭＯＳトランジスタ１１６のドレインにソースが接続され、ゲートがノードＮ１３に接続され、ドレインがノードＮ１７に接続されたＮＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１６のドレインにソースが接続され、ゲートがノードＮ１８に接続され、ドレインがノードＮ１３に接続されたＮＭＯＳトランジスタ１１５と、を備えている。

ＰＭＯＳトランジスタ１１１は、ノードＮ１１の電位に基づき、ＮＭＯＳトランジスタ６６−１０、１１５のゲート（ノードＮ１８）電圧を制御すると共に、ＮＭＯＳトランジスタ１１５によりノードＮ１３の電位を固定するための制御を行うトランジスタである。ＮＭＯＳトランジスタ１１２は、ＰＭＯＳトランジスタ１１１に対して相補的に動作し、ノードＮ１３の電位に基づき、ＰＭＯＳトランジスタ６５−９、１１４のゲートを制御すると共に、ＰＭＯＳトランジスタ１１４によりノードＮ１１の電位を固定するための制御を行う。

制御回路９０は、入力変化時に入出力の電位差を検出（９３）して出力段（８１、８２）を深くオンさせるとともに、差動入力段５０の電流を増加させる制御回路９０を備え、スルーレート（単位時間当たりの出力電圧の変化量）を高くする。

出力補助回路１００は、出力段８０の貫通電流を抑制する。

入力端子ＩＮと出力端子ＯＵＴの電圧が同じときには、制御部９３のトランジスタ９３−１、９３−２、出力段補助部９４のトランジスタ９４−７、９４−８はそれぞれオフしている。入力端子ＩＮの電圧が出力端子ＯＵＴの電圧に対して例えばＶＤＤ側へ大きく変化すると、ＮＭＯＳトランジスタ９３−１がオンし、ＰＭＯＳトランジスタ９４−７のゲート（ノードＮ１５）を、出力端子ＯＵＴの電圧まで引き下げる。これにより、ＰＭＯＳトランジスタ９４−７がオンとなり、出力段８０のＰＭＯＳトランジスタ８１のゲート電圧（ノードＮ１１）が瞬時に引き下げられ、ＰＭＯＳトランジスタ８１がオンし、出力端子ＯＵＴは、入力端子ＩＮの電圧に近づくように電源ＶＤＤ側から急速に充電される。

このとき、ＰＭＯＳトランジスタ９４−７のゲート（ノードＮ１５）が引き下げられると、差動入力段５０の第１補助電流源部６０ＣのＰＭＯＳトランジスタ６５がオンして、ＰＭＯＳ差動対（６１、６２）の駆動は、第１電流源５１の電流に第３電流源５３の電流が加わり、容量８４の充放電を加速させる。

出力端子ＯＵＴが入力端子ＩＮの電圧に近づくと、制御部９３のＮＭＯＳトランジスタ９３−１はオフとなり、続いて出力段補助部９４のトランジスタ９４−７もオフとなり、出力端子ＯＵＴの充電動作は自動的に停止する。ノードＮ１５の電圧は電源ＶＤＤとなり、差動入力段５０の第１補助電流源部６０ＣのＰＭＯＳトランジスタ６５がオフとなる。

なお、入力端子ＩＮの電圧がＶＤＤ側へ変化するときは、制御部９３のトランジスタ９３−２、出力段補助部９４のＮＭＯＳトランジスタ９４−８、第２補助電流源部６０ＤのＮＭＯＳトランジスタ６６はオフしている。一方、入力端子ＩＮの電圧がＶＳＳ側へ大きく変化すると、今度は、制御部９３のＰＭＯＳトランジスタ９３−２、出力段補助部９４のＮＭＯＳトランジスタ９４−８がオンして、出力段８０のＮＭＯＳトランジスタ８２のゲート電圧（ノードＮ１６）が瞬時に引き上げられ、出力端子ＯＵＴを急速に放電する。そして出力端子ＯＵＴの電圧が入力端子ＩＮの電圧に近づくと、放電動作は自動的に停止する。また、差動入力段５０の第２補助電流源部６０ＤのＮＭＯＳトランジスタ６６も、制御部９３のトランジスタ９３−２が動作している間オンとなり、Ｎｃｈ差動対（６３、６４）の駆動電流を第２電流源５２に第４電流源５４を加えた電流値に増加させて、容量８３の充放電を加速させる。このとき、制御部９３のＮＭＯＳトランジスタ９３−１、出力段補助部９４のＰＭＯＳトランジスタ９４−７、第１補助電流源部６０ＣのＰＭＯＳトランジスタ６５はいずれもオフしている。

制御回路９０は、入力端子ＩＮの電圧が出力端子ＯＵＴの電圧に対して大きく変化するときに動作し、出力端子ＯＵＴを急速に力端子ＩＮの電圧に近づける。一方、差動入力段５０の補助電流源５３、５４は、制御回路９０の動作に応じて各差動対と接続され、容量８３、８４の充放電を加速させる。これにより、出力端子ＯＵＴを入力端子ＩＮの変化後の電圧に高速駆動することができる。

出力段トランジスタ８１、８２のゲートとドレイン（出力端子ＯＵＴ）の間にそれぞれ接続される位相補償容量８３、８４は素子の寄生容量に比べて十分大きい容量値とされる。

特開２００７−２０８３１６号公報 特開平０６−３２６５２９号公報

以下に関連技術の分析を与える。

図２５に示す回路においては、出力端子ＯＵＴの電圧が急速に変化すると、位相補償容量８３又は位相補償容量８４の容量性カップリングにより、出力段８０に、大きな貫通電流が流れる、という問題がある（今回、本願発明者の分析により解明された課題）。以下説明する。

差動入力段５０からの出力電流に応じた出力段８０のトランジスタ８１、８２のゲート電圧の変化に関して、出力端子ＯＵＴの充電時には、出力段８０のトランジスタ８１、８２のゲート電圧（ノードＮ１１、Ｎ１３の電圧）は、共に引き下げられる作用が生じ、位相補償容量８３、８４も出力端子電圧の変化に応じて、充放電が行われる。

一方、出力端子ＯＵＴの放電時には、出力段８０のトランジスタ８１、８２のゲート電圧（ノードＮ１１、Ｎ１３の電圧）は、共に、引き上げられる作用が生じ、位相補償容量８３、８４も出力端子電圧の変化に応じて充放電が行われる。

しかし、制御回路９０のＮＭＯＳトランジスタ９３−１のオンによるＰＭＯＳトランジスタ９４−７のオン動作、又は、ＰＭＯＳトランジスタ９３−２のオンによるＮＭＯＳトランジスタ９４−８のオン動作による、出力段８０のＰＭＯＳトランジスタ８１又はＮＭＯＳトランジスタ８２のゲート（ノードＮ１１又はＮ１３）の電圧の変化は、差動入力段５０からの出力電流に応じた出力段８０のＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２のゲート電圧の変化よりも速く、出力段８０のトランジスタ８１、８２の一方のゲート電圧変化のみしか作用しない（差動入力段５０からの出力電流に応じた出力端子の充電・放電におけるトランジスタ８１、８２のゲート電圧が共に引き下げられる、あるいは共に引き上げられるという作用は生じない）。

このため、出力端子の充電時には、出力端子電圧の急速な変化に位相補償容量８４の充放電が追随できず、位相補償容量８４の容量性カップリングにより、出力段８０のＮＭＯＳトランジスタ８２のゲート電位（Ｎ１３の電位）が上昇し、ＮＭＯＳトランジスタ８２がオンし（導通）し、出力段８０のＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２に貫通電流が流れる。

また、出力端子の放電時には、出力端子電圧の急速な変化に位相補償容量８３の充放電が追随できず、位相補償容量８３の容量性カップリングにより、出力段８０のＰＭＯＳトランジスタ８１のゲート電位が低下し、ＰＭＯＳトランジスタ８１がオンし、出力段８０のＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２に貫通電流が流れる。

このような貫通電流の発生を防ぐため、図２５に示すように、出力段８０のＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２のゲート電圧の変化に応じて動作する出力補助回路１００が設けられている。

例えば、入力端子ＩＮの電圧が出力端子ＯＵＴの電圧に対して、ＶＤＤ側へ大きく変化するとき、制御回路９０が動作して、出力段８０のＰＭＯＳトランジスタ８１のゲート電位が引き下げられ、出力端子ＯＵＴは、急速に入力端子ＩＮの電圧に近づけられる。

出力端子ＯＵＴの急速な電圧上昇に伴い、位相補償容量８４の容量性カップリングにより、出力段８０のＮＭＯＳトランジスタ８２のゲート電圧も上昇しようとする。

図２５において、仮に、出力補助回路１００が存在しない場合、出力段８０のＮＭＯＳトランジスタ８２のゲート電圧が大きく上昇すると、出力段８０には、電源ＶＤＤからＶＳＳへ大きな貫通電流が発生することになる。

これに対して、出力段８０のＰＭＯＳトランジスタ８１のゲート電位が引き下げられるとき、出力補助回路１００のＰＭＯＳトランジスタ１１１がオンし、ＮＭＯＳトランジスタ１１５のゲート電位を引き上げ、ＮＭＯＳトランジスタ１１５（ドレインが出力段８０のトランジスタ８２のゲートに接続され、ソースがダイオード接続されたＮＭＯＳトランジスタ１１６を介してＶＳＳに接続される）をオンさせ、出力段８０のＮＭＯＳトランジスタ８２のゲート電位の上昇を抑えるように作用する。これにより、出力段８０のＮＭＯＳトランジスタ８２のオン（導通）は抑制され、出力段８０の貫通電流を抑制する。

一方、入力端子ＩＮの電圧がＶＳＳ側へ大きく変化するときには、出力段８０のＮＭＯＳトランジスタ８２のゲート電位が引き上げられるとき、出力補助回路１００のＮＭＯＳトランジスタ１１２がオンし、ＰＭＯＳトランジスタ１１４のゲート電位を下げ、Ｐｃｈトランジスタ１１４をオンさせ（トランジスタ１１４はドレインが出力段８０のＰＭＯＳのトランジスタ８１のゲートに接続され、ソースがダイオード接続されたＰＭＯＳトランジスタ１１３を介して電源ＶＤＤに接続される）、容量８３の容量性カップリングによる出力段８０のＰＭＯＳトランジスタ８１のゲートの低下を抑制し、出力段８０のＰＭＯＳトランジスタ８１のオン（導通）は抑制され、出力段８０の貫通電流を抑制する。

また、出力補助回路１００は、出力端子の充電及び放電に対応して出力段トランジスタ８１、８２のゲート電圧がそれぞれ変化したときに、差動入力段５０の補助電流源５３、５４を活性化させるＮＭＯＳトランジスタ６５−９、ＰＭＯＳトランジスタ６６−１０を備えている。補助電流源５３、５４が活性化されると、容量８３、８４の充放電が加速される。

すなわち、図２５では、制御回路９０及び出力補助回路１００の動作に応じて、出力端子の充電時にトランジスタ６５、６６−１０がオンとなり、差動入力段５０の補助電流源５３、５４が共に活性化され、出力端子の放電時にトランジスタ６６、６５−９がオンとなり、差動入力段５０の補助電流源５３、５４が共に活性化される。

次に、図２３を参照して、表示用データドライバの出力レンジについて説明する。なお、図２３は、参考技術の課題を説明するために本願発明者により作成された図面である。図２３（Ａ）は、ＬＣＤドライバの出力レンジを表す。ＶＤＤ、ＶＳＳはそれぞれ高位側電源電圧、低位側電源電圧を表す（ＶＳＳは一般にグランド電位＝０Ｖ）。ＬＣＤドライバは、電源電圧ＶＤＤ及びＶＳＳの中間付近の対向基板電極のコモン電圧ＣＯＭに対して正極（高電位側）と負極（低電位側）の極性反転駆動を行う。

図２３（Ｂ）は、アクティブマトリクス駆動（電圧プログラム型）のＯＬＥＤドライバの出力レンジを表す。ＯＬＥＤドライバはＬＣＤのような極性反転駆動はない。図２３（Ｂ）では、出力レンジが、（ＶＳＳ＋Ｖｄｉｆ）〜ＶＤＤである例が示されている。電位差Ｖｄｉｆは、表示パネルに形成されたＯＬＥＤ素子が発光するに必要な電極間電位差や、ＯＬＥＤ素子に供給する電流を制御する表示パネル上のトランジスタの閾値電圧による。

図２３（Ａ）の正極出力レンジを駆動するデータドライバの出力回路（差動増幅器）、及び、図２３（Ｂ）の出力レンジを駆動するデータドライバの出力回路（差動増幅器）は、共に出力レンジが高電位側のため、Ｐｃｈ差動段をもたないＮ型差動入力段のみの差動増幅器で駆動することも可能である。また、図２３（Ａ）の負極出力レンジを駆動するデータドライバの出力回路（差動増幅器）は、出力レンジが低電位側のため、Ｎ型差動入力段をもたないＰｃｈ差動段のみの差動増幅器で駆動することも可能である。差動段の導電型がＰｃｈ又はＮｃｈの一方だけにできれば、差動増幅器を構成するトランジスタ数が削減され省面積（低コスト）の効果がある。

しかしながら、差動段の導電型がＰｃｈ又はＮｃｈの一方だけの差動増幅器は、充電時及び放電時のデータ線駆動波形のスルーレートの対称性（立ち上がり波形と立下り波形の単位時間当たりの出力電圧の変化量の符号が対称で絶対値が同等となること）の実現が難しい。

例えば、図２５の出力回路において、Ｐ型差動入力段６０Ａ（差動対６１、６２、電流源５１）を削除した場合、回路６０Ｃは、補助電流源５３の電流供給先（Ｐ型差動入力段６０Ａ）がなくなるため、機能しなくなる。これにより、差動入力段５０は、Ｎ型差動入力段６０Ｂ及び第２補助電流源部６０Ｄの作用のみとなる。

このときＮ型差動入力段６０Ｂの出力電流は、Ｎ型差動入力段６０Ｂの差動対の一方のＮＭＯＳトランジスタ６３のドレイン（ノードＮ１１）に接続される出力段８０のＰＭＯＳトランジスタ８１のゲートや容量８３には直接的に作用するが、ノードＮ１３に接続される出力段８０のＮＭＯＳトランジスタ８２のゲートや容量８４には、ＮＭＯＳトランジスタ６３のドレイン（ノードＮ１１）とノードＮ１３の間の抵抗７４を介することで、間接的に作用する。したがって、Ｎ型差動入力段６０Ｂの出力電流による増幅作用が充電と放電で非対称な作用となる。このためデータ線駆動波形は、立ち上がりと立ち下りで非対称になり易い。

以上の分析から、上記した関連技術は、制御回路９０、差動入力段５０の補助電流源５３、５４や出力補助回路１００の付加により、出力段の貫通電流を抑制して高スルーレート化することはできるが、追加のトランジスタの数が多く、面積が増加し、コストが大となる。

また、差動段を単一導電型の構成とした場合、負荷容量（出力端子に接続される容量性負荷）の充電及び放電における駆動電圧波形の対称性の実現が難しい。

したがって、本発明の目的は、高速動作に対応可能とし、消費電力を抑制可能とした出力回路と、該出力回路を備えたデータドライバ、及び、表示装置を提供することにある。

また、本発明は、上記目的を達成するとともに、差動段を単一導電型に簡素化した構成においても、負荷容量の充電及び放電における出力電圧波形の対称性を実現する出力回路、及び該出力回路を備えたデータドライバ、及び表示装置を提供することにある。

本発明によれば、特にこれらに制限されるものでないが、概略以下の構成とされる。なお、各要素の括弧内の参照符号は、あくまで本発明の理解を容易とするために、図面に対応させて付したものであり、本発明を限定するためのものとして解釈すべきものでないことは勿論である。

本発明によれば、差動入力段（１７０、１３０、１４０、１５０、１６０）と、出力増幅段（１１０）と、電流制御回路（１２０）と、入力端子（１）と、出力端子（２）、第１乃至第４電源端子（Ｅ１〜Ｅ４）を備えた出力回路が提供される。前記差動入力段は、第１の電流源（１１３）と、第１の電流源（１１３）で駆動され、入力端子（１）の入力信号（ＶＩ）と出力端子（２）の出力信号（ＶＯ）を差動で入力するトランジスタ対を備えた第１の差動対（１１１、１１２）と、第１電源端子（Ｅ１）と第１及び第２のノード（Ｎ１、Ｎ２）間に接続され、前記第１の差動対の出力電流を受ける第１導電型の第１のカレントミラー（１３０）と、第２電源端子（Ｅ２）と第３及び第４のノード（Ｎ３、Ｎ４）間に接続された第２導電型の第２のカレントミラー（１４０）と、前記第１のカレントミラーの入力が接続された前記第２のノード（Ｎ２）と前記第２のカレントミラーの入力が接続された前記第４のノード（Ｎ４）間に接続された第１の連絡回路（１５０）と、前記第１のカレントミラーの出力が接続された前記第１のノード（Ｎ１）と前記第２のカレントミラーの出力が接続された前記第３のノード（Ｎ３）間に接続された第２の連絡回路（１６０）と、を備えている。出力増幅段（１１０）は、第３電源端子（Ｅ３）と出力端子（２）と間に接続され、制御端子が前記第１のノード（Ｎ１）に接続された第１導電型の第１のトランジスタ（１０１）と、前記出力端子（２）と第４電源端子（Ｅ４）間に接続され、制御端子が前記第３のノード（Ｎ３）に接続された第２導電型（Ｎ型）の第２のトランジスタ（１０２）と、を備えている。

本発明において、電流制御回路（１２０）は、
前記第１の電源端子（Ｅ１）に接続された第２の電流源（１２３）を備え、前記出力端子（２）の出力電圧（ＶＯ）と前記第１の電源端子の電圧との電圧差が、前記入力端子（１）の前記入力電圧（ＶＩ）と前記第１の電源端子の電圧との電圧差と比較して、予め設定された第１の所定値（トランジスタ１０３の閾値電圧）より大きいか否かに応じて、前記第２の電流源（１２３）を活性化させて前記第２の電流源（１２３）からの電流（Ｉ５）を、前記第１の連絡回路（１５０）への入力側の電流、又は、前記第１の連絡回路（１５０）から出力される側の電流の一方の電流に加算結合させるか、前記第２の電流源（１２３）を非活性化させる、ように切替制御する第１の回路（１０３、１０５、１２１）と、
前記第２電源端子（Ｅ２）に接続された第３の電流源（１２４）を備え、前記出力端子（２）の出力電圧（ＶＯ）と前記第２の電源端子の電圧との電圧差が、前記入力端子（１）の前記入力電圧（Ｖ１）と前記第２の電源端子の電圧との電圧差と比較して、予め定められた第２の所定値（トランジスタ１０４の閾値電圧（絶対値））より大きいか否かに応じて、前記第３の電流源（１２４）を活性化させて前記第３の電流源（１２４）からの電流を、前記第１の連絡回路（１５０）への入力側の電流、又は、前記第１の連絡回路（１５０）から出力される側の電流の他方の電流に加算結合させるか、前記第３の電流源（１２４）を非活性させる、ように切替制御する第２の回路（１０４、１２２、１０６）と、のうち少なくとも一方を含む。

本発明において、前記電流制御回路（１２０）は、前記第１電源端子（Ｅ１）に一端が接続された前記第１の負荷素子及び第２の電流源（１２１、１２３）と、
前記出力端子（２）に接続された第１端子と、前記第１の負荷素子（１２１）の他端に接続された第２端子と、前記入力端子（１）に接続された制御端子を有する第２導電型の第３のトランジスタ（１０３）と、
前記第２の電流源（１２３）の他端に接続された第１端子と、前記第２のカレントミラー（１４０）の入力側の予め定められたノード（ノードＮ４又はＮ４に第２端子が接続するトランジスタ（１４３）の第１端子）に接続された第２端子と、前記第１の負荷素子（１２１）の他端と前記第３のトランジスタ（１０３）の第２端子との接続点（３）に接続された制御端子を有する第１導電型の第４のトランジスタ（１０５）と、
前記第２の電源（Ｅ２）に一端が接続された前記第２の負荷素子及び第３の電流源（１２２、１２４）と、
前記出力端子（２）に接続された第１端子と、前記第２の負荷素子（１２２）の他端に接続された第２端子と、前記入力端子（１）に接続された制御端子を有する第１導電型の第５のトランジスタ（１０４）と、
前記第３の電流源（１２４）の他端に接続された第１端子と、前記第１のカレントミラー（１３０）の入力側の予め定められたノード（ノードＮ２又はＮ２に第２端子が接続するトランジスタ（１３３）の第１端子）に接続された第２端子と、前記第２の負荷素子（１２２）の他端と前記第５のトランジスタ（１０４）の第２端子との接続点（４）に接続された制御端子を有する第２導電型の第６のトランジスタ（１０６）と、を備える。

あるいは、前記電流制御回路（１２０）は、前記第１の電源端子（Ｅ１）に一端が接続された前記第１の負荷素子及び第２の電流源（１２１、１２３）と、
前記出力端子（２）に接続された第１端子と、前記第１の負荷素子（１２１）の他端に接続された第２端子と、前記入力端子（１）に接続された制御端子とを有する第２導電型の第３のトランジスタ（１０３）と、
前記第２の電流源（１２３）の他端に接続された第１端子と、前記第１のカレントミラー（１３０）の入力側の予め定められたノード（ノードＮ２又はＮ２に第２端子が接続するトランジスタ（１３３）の第１端子）に接続された第２端子と、前記第１の負荷素子（１２１）の他端と前記第３のトランジスタ（１０３）の第２端子との接続点（３）に接続された制御端子とを有する第１導電型の第４のトランジスタ（１０５）と、
前記第２の電源端子（Ｅ２）に一端が接続された前記第２の負荷素子及び第３の電流源（１２２、１２４）と、
前記出力端子（２）に接続された第１端子と、前記第２の負荷素子（１２２）の他端に接続された第２端子と、前記入力端子（１）に接続された制御端子とを有する第１導電型の第５のトランジスタ（１０４）と、
前記第３の電流源（１２４）の他端に接続された第１端子と、前記第２のカレントミラー（１４０）の入力側の予め定められたノード（ノードＮ４又はＮ４に第２端子が接続するトランジスタ（１４３）の第１端子）に接続された第２端子と、前記第２の負荷素子（１２２）の他端と前記第５のトランジスタ（１０４）の第２端子との接続点（４）に接続された制御端子とを有する第２導電型の第６のトランジスタ（１０６）と、を備える。

本発明によれば、該出力回路を含む表示装置のデータドライバ、該データドライバを備えた表示装置が提供される。

本発明によれば、高速動作に対応可能とし、消費電力を抑制可能としている。また、本発明によれば、差動段を単一導電型に簡素化した構成においても、充電及び放電における出力電圧波形の対称性を実現することができる。

本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第４の実施例の構成を示す図である。 本発明の第５の実施例の構成を示す図である。 本発明の第６の実施例の構成を示す図である。 本発明の第７の実施例の構成を示す図である。 本発明の第８の実施例の構成を示す図である。 本発明の第９の実施例の構成を示す図である。 本発明の第１０の実施例の構成を示す図である。 本発明の第１１の実施例の構成を示す図である。 本発明の第１２の実施例の構成を示す図である。 本発明の第１３の実施例の構成を示す図である。 本発明の第１４の実施例の構成を示す図である。 本発明の第１５の実施例の構成を示す図である。 本発明の第１６の実施例の構成を示す図である。 本発明の第１７の実施例の構成を示す図である。 本発明の第１８の実施例の構成を示す図である。 本発明の第１のシミュレーション回路を示す図である。 本発明の第２のシミュレーション回路を示す図である。 図１９及び図２０のシミュレーション回路による波形図を示す図である。 本発明の出力回路を備えたデータドライバの構成を示す図である。 （Ａ）はＬＣＤドライバの出力レンジの一例、（Ｂ）はＯＬＥＤディスプレイドライバの出力レンジの一例を模式的に示す図である。 （Ａ）と、（Ｂ）及び（Ｃ）は表示装置と画素（液晶素子、有機ＥＬ素子）を説明する図である。 関連技術（特許文献１）の構成を示す図である。

本発明の実施形態について図面を参照して以下に説明する。

本発明の態様（ＭＯＤＥＳ）の一つにおいて、出力回路は、信号を入力する入力端子（１）と、信号を出力する出力端子（２）と、差動入力段（１７０、１３０、１４０、１５０、１６０）と、出力増幅段（１１０）と、電流制御回路（１２０）を備えている。

差動入力段は、入力端子（１）の入力信号（ＶＩ）と出力端子（２）の出力信号（ＶＯ）を差動で入力する第１の差動段（１７０）と、
第１電源端子（Ｅ１）と、第１及び第２のノード（Ｎ１、Ｎ２）間にそれぞれ接続された第１導電型（Ｐ型）の二つのトランジスタを有し、第１及び第２のノード（Ｎ１、Ｎ２）に第１の差動段（１７０）の出力対の出力電流を受ける第１のカレントミラー（１３０）と、
第２電源端子（Ｅ２）と、第３及び第４のノード（Ｎ３、Ｎ４）間にそれぞれ接続された第２導電型（Ｎ型）の二つのトランジスタを有する第２のカレントミラー（１４０）と、
第１のカレントミラー（１３０）の入力が接続された第２のノード（Ｎ２）と第２のカレントミラー（１４０）の入力が接続された第４のノード（Ｎ４）間に接続された第１の浮遊電流源回路（１５０）と、
第１のカレントミラー（１３０）の出力が接続された第１のノード（Ｎ１）と第２のカレントミラー（１４０）の出力が接続された第３のノード（Ｎ３）間に接続された第２の浮遊電流源回路（１６０）と、を備える。

出力増幅段（１１０）は、第３電源端子（Ｅ３）と出力端子（２）間に接続され、制御端子が第１のノード（Ｎ１）に接続された第１導電型（Ｐ型）の第１のトランジスタ（１０１）と、第４電源端子（Ｅ４）と出力端子（２）間に接続され、制御端子が第３のノード（Ｎ３）に接続された第２導電型（Ｎ型）の第２のトランジスタ（１０２）と、を備える。

電流制御回路（１２０）は、出力端子（２）に接続された第１端子（ソース端子）と、入力端子（１）に接続された制御端子（ゲート端子）を有する第２導電型（Ｎ型）の第３のトランジスタ（１０３）と、
第１電源端子（Ｅ１）と第３のトランジスタ（１０３）の第２端子（ドレイン端子）との間に接続された第１の負荷素子（１２１）と、
出力端子（２）に接続された第１端子（ソース端子）と、入力端子（１）に接続された制御端子（ゲート端子）を有する第１導電型（Ｐ型）の第４のトランジスタ（１０４）と、
第２電源端子（Ｅ２）と第４のトランジスタ（１０４）の第２端子（ドレイン端子）との間に接続された第２の負荷素子（１２２）と、
第１電源端子（Ｅ１）と、第２のカレントミラーの入力側の予め定められたノード（ノードＮ４又はＮ４に第２端子（ドレイン端子）が接続するトランジスタ（１４３）の第１端子（ソース端子））間に直列形態で接続された第２の電流源（１２３）及び第１導電型（Ｐ型）の第５のトランジスタ（１０５）と、
第２電源端子（Ｅ２）と第１のカレントミラーの入力側の予め定められたノード（ノードＮ２又はＮ２に第２端子（ドレイン端子）が接続するトランジスタ（１３３）の第１端子（ソース端子））間に直列形態で接続された第３の電流源（１２４）及び第２導電型（Ｎ型）の第６のトランジスタ（１０６）と、
を備えている。第５のトランジスタ（１０５）の制御端子（ゲート端子）は、第３のトランジスタ（１０３）と第１の負荷素子（１２１）との接続点（３）に接続されている。第６のトランジスタ（１０６）の制御端子（ゲート端子）は第４のトランジスタ（１０４）と第２の負荷素子（１２２）との接続点（４）に接続されている。

あるいは、電流制御回路（１２０）は、出力端子（２）に接続された第１端子（ソース端子）と、入力端子（１）に接続された制御端子（ゲート端子）を有する第２導電型（Ｎ型）の第３のトランジスタ（１０３）と、
第１の電源端子（Ｅ１）と第３のトランジスタ（１０３）の第２端子（ドレイン端子）との間に接続された第１の負荷素子（１２１）と、
出力端子（２）に接続された第１端子（ソース端子）と、入力端子（１）に接続された制御端子（ゲート端子）を有する第１導電型（Ｐ型）の第４のトランジスタ（１０４）と、
第２の電源端子（Ｅ２）と第４のトランジスタ（１０４）の第２端子（ドレイン端子）との間に接続された第２の負荷素子（１２２）と、
第１の電源端子（Ｅ１）と第１のカレントミラーの入力側の予め定められたノード（ノードＮ２又はＮ２に第２端子（ドレイン端子）が接続するトランジスタ（１３３）の第１端子（ソース端子））間に直列形態に接続された第２の電流源（１２３）及び第１導電型（Ｐ型）の第５のトランジスタ（１０５）と、
第２の電源端子（Ｅ２）と第２のカレントミラーの入力側の予め定められたノード（ノードＮ４又はＮ４に第２端子（ドレイン端子）が接続するトランジスタ（１４３）の第１端子（ソース端子））間に直列形態に接続された第３の電流源（１２４）及び第２導電型（Ｎ型）の第６のトランジスタ（１０６）と、
を備え、第５のトランジスタ（１０５）の制御端子（ゲート端子）は第３のトランジスタ（１０３）と第１の負荷素子（１２１）との接続点（３）に接続され、第６のトランジスタ（１０６）の制御端子（ゲート端子）は、第４のトランジスタ（１０４）と第２の負荷素子（１２２）との接続点（４）に接続されている。

以下、いくつかの実施例に即して説明する。なお、実施例１〜９は特願２０１０−１３０８４８号の発明の詳細な説明の実施例１〜９、実施例１０〜１８は特願２０１０−１３０８４９号の発明の詳細な説明の実施例１〜９、実施例１９は特願２０１０−１３０８４８号、特願２０１０−１３０８４９号の発明の詳細な説明の実施例１０、実施例２０は、特願２０１０−１３０８４８号、特願２０１０−１３０８４９号の発明の詳細な説明の実施例１１に記載された事項である。

＜実施例１＞
図１は、本発明の第１の実施例の出力回路の構成を示す図である。本実施例において、出力回路は、好ましくは、配線負荷を駆動する。入力端子１の入力電圧ＶＩと出力端子２の出力電圧ＶＯを差動で受ける差動入力段と、差動入力段の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して入力電圧ＶＩに応じた出力電圧ＶＯを出力端子２より出力する出力増幅段１１０と、入力電圧ＶＩと出力電圧ＶＯとの電位差を検出して、該電位差に応じてカレントミラー１３０又は１４０の電流制御を行う電流制御回路１２０を備える。

図１に示すように、本実施例において、出力端子２が差動段１７０の反転入力端子に帰還され、出力電圧ＶＯが、差動段１７０の非反転入力端子の入力電圧ＶＩに同相で追従変化するボルテージフォロワとして構成されている（以下の各実施例も同様とされる）。

差動入力段は、第１の差動段１７０と、第１のカレントミラー（Ｐｃｈカレントミラー）１３０と、第２のカレントミラー（Ｎｃｈカレントミラー）１４０と、第１及び第２の連絡回路１５０、１６０を備える。

第１の差動段１７０は、ソースが結合され、ゲートが入力電圧ＶＩが供給される入力端子１と出力電圧ＶＯが出力される出力端子２にそれぞれ接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１２、１１１）と、一端が第５の電源端子（Ｅ５）に接続され、他端がＮｃｈ差動トランジスタ対（１１２、１１１）の結合されたソースに接続された電流源１１３を備えている。

第１のカレントミラー１３０は、高位側の電源電圧を与える第１の電源端子Ｅ１にソースが共通接続され、ドレインがそれぞれ第１ノードＮ１、第２ノードＮ２にそれぞれ接続されたＰｃｈトランジスタ対（１３２、１３１）を備えている。Ｐｃｈトランジスタ対（１３２、１３１）はゲート同士が接続され、Ｐｃｈトランジスタ１３１のドレインノードであるノードＮ２に接続される。第１、第２ノードＮ１、Ｎ２は、それぞれ、カレントミラー１３０の出力と入力とされる。Ｎｃｈ差動トランジスタ対（１１２、１１１）のドレインノード（差動対の出力対）は第１、第２ノードＮ１、Ｎ２にそれぞれ接続されている。ＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタをＰｃｈトランジスタ、Ｎｃｈトランジスタと略記する。

第２のカレントミラー１４０は、低位側電源電圧を与える第２の電源端子Ｅ２にソースが共通接続され、ドレインが第３ノードＮ３、第４ノードＮ４にそれぞれ接続されたＮｃｈトランジスタ対（１４２、１４１）を備えている。Ｎｃｈトランジスタ対（１４２、１４１）はゲートは共通接続され、Ｎｃｈトランジスタ１４１のドレインノードである第４ノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー１４０の出力と入力とされる。

第１の連絡回路１５０は、第１のカレントミラー１３０の入力ノードであるノードＮ２と、第２のカレントミラー１４０の入力ノードであるノードＮ４間に接続された浮遊電流源１５１よりなる浮遊電流源回路で構成される。以後、第１の連絡回路１５０は第１の浮遊電流源回路１５０と記す。

第２の連絡回路１６０は、第１のカレントミラー１３０の出力ノードであるノードＮ１と、第２のカレントミラー１４０の出力ノードであるノードＮ３間に、並列に接続されたＰｃｈトランジスタ１５２及びＮｃｈトランジスタ１５３よりなる浮遊電流源回路で構成される。Ｐｃｈトランジスタ１５２及びＮｃｈトランジスタ１５３のゲートには、バイアス電圧ＢＰ２、ＢＮ２がそれぞれ供給される。以後、第２の連絡回路１６０は第２の浮遊電流源回路１６０と記す。

第１の浮遊電流源回路１５０は、例えば、第２の浮遊電流源回路１６０と同様の、並列に接続されたＰｃｈトランジスタ及びＮｃｈトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー１３０、１４０の入力ノード（ノードＮ２、Ｎ４）間に直列に接続されるＮｃｈトランジスタ及びＰｃｈトランジスタよりなる浮遊電流源で構成してもよい。後者の構成の場合、カレントミラー１３０、１４０の入力ノード（ノードＮ２、Ｎ４）間の電流はほぼ定電流に制御される。

出力増幅段１１０は、出力用の高位側電源電圧を与える第３の電源端子Ｅ３と出力端子２間に接続され、ゲートが差動入力段のノードＮ１に接続されたＰｃｈトランジスタ１０１と、出力用の低位側電源電圧を与える第４の電源端子Ｅ４と出力端子２間に接続され、ゲートが差動入力段のノードＮ３に接続されたＮｃｈトランジスタ１０２と、を有する。なお、Ｅ１とＥ３が共通の電源（ＶＤＤ）に接続され、Ｅ２とＥ４は共通の電源（ＧＮＤ）等に接続されている構成としてもよい。電源については後述される。

電流制御回路１２０は、ソース同士が接続されて出力端子２に接続され、ゲート同士が接続されて入力端子１に接続されたＮｃｈトランジスタ１０３及びＰｃｈトランジスタ１０４を有する。また、Ｎｃｈトランジスタ１０３のドレイン端子と第１の電源端子Ｅ１との間に接続された負荷素子として電流源１２１を有する。Ｐｃｈトランジスタ１０４のドレイン端子と第２の電源端子Ｅ２との間に接続された負荷素子として電流源１２２を有する。さらに、第１の電源端子Ｅ１と差動入力段のノードＮ４間に直列形態で接続された電流源１２３及びＰｃｈトランジスタ１０５を備えている。さらに、第２の電源端子Ｅ２と差動入力段のノードＮ２間に直列形態で接続された電流源１２４及びＮｃｈトランジスタ１０６を備える。Ｐｃｈトランジスタ１０５のゲートは、Ｎｃｈトランジスタ１０３と電流源１２１の接続点３に接続されている。Ｎｃｈトランジスタ１０６のゲートは、Ｐｃｈトランジスタ１０４と電流源１２２の接続点４に接続されている。なお、図１において、Ｐｃｈトランジスタ１０５のソースを第１の電源端子Ｅ１に接続し、電流源１２１をＰｃｈトランジスタ１０５のドレインとノードＮ４間に接続する構成としてもよい。Ｎｃｈトランジスタ１０６のソースを第２の電源端子Ｅ２に接続し、電流源１２４をＮｃｈトランジスタ１０６のドレインとノードＮ２間に接続する構成としてもよい。後に説明する実施例も同様である。あるいは、Ｐｃｈトランジスタ１０５を削除し、電流源１２３を、ノード３の電位を制御信号として、その活性、非活性化（活性化時電流出力、非活性化時、電流停止）を制御する構成としてもよい。同様に、Ｎｃｈトランジスタ１０６を削除し、電流源１２４を、ノード４の電位を制御信号として、その活性、非活性化（活性化時電流出力、非活性化時、電流停止）を制御する構成としてもよい。

なお、負荷素子は、電流源に制限されるものでなく、トランジスタ１０３又は１０４の動作に応じてノード３又は４の電位を変動させ、電流源１２３、１２４それぞれの活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子をなす電流源１２１、１２２は、抵抗素子やダイオードに置き換えてもよい。負荷素子をダイオードで構成した例は、第７の実施例として後に説明される。

図１において、電流制御回路１２０は、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して大きく変化するときに動作し、差動入力段の第２のカレントミラー１４０の入力側の電流（Ｎｃｈトランジスタ１４１のドレイン電流）に、ノードＮ４から電流源１２３の電流Ｉ５（ソース電流）を結合して電流値を増加させることにより、出力端子２の充電動作を加速させる。あるいは、電流制御回路１２０は、差動入力段の第１のカレントミラー１３０の入力側の電流（Ｐｃｈトランジスタ１３１のドレイン電流）にノードＮ２から電流源１２４の電流Ｉ６（シンク電流）を結合して電流値を増加させることにより、出力端子２の放電動作を加速させる。

図１に示した出力回路の動作について以下に説明する。なお、出力安定状態における電流源１１３、１２３、１２４の電流をＩ１、Ｉ５、Ｉ６とし、浮遊電流源１５１の電流をＩ３、浮遊電流源（１５２、１５３）の合計電流をＩ４（＝Ｉ３）とする。また入力電圧ＶＩはステップ電圧とする。

はじめに、電流制御回路１２０以外の出力回路の動作を説明する。入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、Ｎｃｈ差動対のトランジスタ１１１、１１２はそれぞれオフ（非導通）、オン（導通）となり、出力安定状態時（すなわち出力電圧ＶＯ＝入力電圧ＶＩで平衡時）に比べ、Ｐｃｈカレントミラー１３０の入力端（ノードＮ２）からＮｃｈ差動対へ流れる電流（トランジスタ１１１のドレイン電流）は減少し、Ｐｃｈカレントミラー１３０の出力端（ノードＮ１）からＮｃｈ差動対へ流れる電流（トランジスタ１１２のドレイン電流）は増加し、Ｎｃｈ差動対のトランジスタ１１１、１１２のドレイン電流の電流値の差が大きくなる。

Ｎｃｈ差動対のトランジスタ１１１のドレイン電流の減少により、ダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流は減少し、それに対応してＰｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が小さくなるため、Ｐｃｈトランジスタ１３１のゲート電位は上昇する。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流も減少する。また、Ｐｃｈトランジスタ１３２のドレイン電流が減少し、Ｐｃｈトランジスタ１３２のドレイン（ノードＮ１）からＮｃｈ差動対側へ引き抜かれる電流（トランジスタ１１２のドレイン電流）が増加する。このため、ノードＮ１に対する放電作用が生じ、ノードＮ１の電位は低下する。

ノードＮ１の電位の低下により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２（ゲート電圧＝電圧ＢＰ２）では、そのゲート・ソース間電圧（絶対値）が小さくなり、Ｐｃｈトランジスタ１５２のドレイン電流は減少する。一方、Ｎｃｈカレントミラー１４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は、浮遊電流源１５１の電流Ｉ３を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。このため、Ｐｃｈトランジスタ１５２のドレイン電流が減少し、Ｎｃｈトランジスタ１４２のドレイン電流は変わらないため、Ｎｃｈトランジスタ１４２のドレイン（ノードＮ３）に対する放電作用が生じる。このため、Ｎｃｈトランジスタ１４２のドレイン（ノードＮ３）の電位は低下する。なお、Ｎｃｈトランジスタ１４２のドレイン（ノードＮ３）の電位の低下により、浮遊電流源（１５２、１５３）のＮｃｈトランジスタ１５３のゲート・ソース間電圧が拡大するため、Ｎｃｈトランジスタ１５３の電流値が増加し、ノードＮ１の電位は更に低下する。

この結果、ノードＮ１の電位の低下により、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（ノードＮ１と第３の電源電圧Ｅ３間の差電圧の絶対値）が拡大し、出力増幅段１１０のＰｃｈトランジスタ１０１による、第３の電源端子Ｅ３から出力端子２への充電電流が増加する。一方、ノードＮ３の電位の低下により、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧が減少し、出力増幅段１１０のＮｃｈトランジスタ１０２による出力端子２から第４の電源端子Ｅ４への放電電流は減少する。これにより、出力端子２の出力電圧ＶＯは上昇する。そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動対のトランジスタ１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー１３０や浮遊電流源（１５２、１５３）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

一方、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）の電源電圧側へ大きく変化したとき、Ｎｃｈ差動トランジスタ対のトランジスタ１１１、１１２は、それぞれオン、オフとなり、出力安定状態時に比べ、カレントミラー１３０の入力端（ノードＮ２）からＮｃｈ差動対へ流れる電流（＝トランジスタ１１１のドレイン電流）は増加し、Ｐｃｈカレントミラー１３０の出力端（ノードＮ１）からＮｃｈ差動対へ流れる電流（＝トランジスタ１１２のドレイン電流）は減少し、Ｎｃｈ差動対のトランジスタ１１１、１１２のドレイン電流の電流値の差が大きくなる。

Ｎｃｈ差動対のトランジスタ１１１のドレイン電流の増加により、ダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流は増加し、それに対応してＰｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が増加するため、Ｐｃｈトランジスタ１３１のゲート電位は低下する。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流も増加する。また、Ｐｃｈトランジスタ１３２のドレイン電流が増加し、Ｐｃｈトランジスタ１３２のドレイン（ノードＮ１）からＮｃｈ差動対側へ引き抜かれる電流（＝トランジスタ１１２のドレイン電流）が減少するため、Ｐｃｈトランジスタ１３２のドレイン（ノードＮ１）に対する充電作用が生じる。このため、ノードＮ１の電位は上昇する。

ノードＮ１の電位上昇により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２のゲート・ソース間電圧（絶対値）が拡大し、Ｐｃｈトランジスタ１５２に流れる電流が増加する。一方、Ｎｃｈカレントミラー１４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は、浮遊電流源１５１の電流Ｉ３を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。このためＮｃｈトランジスタ１４２のドレイン（ノードＮ３）の電位は、Ｐｃｈトランジスタ１５２に流れる電流が増加し、Ｎｃｈトランジスタ１４２のドレイン電流は変わらないため、ノードＮ３に対する充電作用が生じる。このため、ノードＮ３の電位は上昇する。

この結果、ノードＮ１の電位の上昇により、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）が減少し、出力増幅段１１０のＰｃｈトランジスタ１０１による、第３の電源端子Ｅ３から出力端子２への充電電流が減少する。一方、ノードＮ３の電位上昇により、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧が拡大し、出力増幅段１１０のＮｃｈトランジスタ１０２による出力端子２から第４の電源端子Ｅ４への放電電流が増加する。これにより、出力端子２の出力電圧ＶＯは低下する。そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動対のトランジスタ１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー１３０や浮遊電流源（１５２、１５３）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

次に、電流制御回路１２０の動作を説明する。電流制御回路１２０の動作は、電流制御回路１２０の制御を受けない通常の差動増幅動作への追加の作用となる。入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化し、Ｎｃｈトランジスタ１０３のゲート・ソース間電圧が、その閾値電圧Ｖｔｎを超えたときたとき、すなわち、出力電圧ＶＯと第１の電源端子Ｅ１の電圧ＶＥ１との電圧差が、入力電圧ＶＩと第１の電源端子Ｅ１の電圧ＶＥ１との電圧差と比較して、Ｎｃｈトランジスタ１０３の閾値電圧Ｖｔｎを超えたとき（ＶＩ−ＶＯ＞Ｖｔｎ＞０）、Ｎｃｈトランジスタ１０３はオンする。

このため、Ｎｃｈトランジスタ１０３のドレインと電流源１２１の接続点３の電圧が第１の電源端子Ｅ１の電圧から出力電圧ＶＯ側に引き下げられ、接続点３にゲートが接続されたＰｃｈトランジスタ１０５がオンとなる。

これにより、電流源１２３の電流Ｉ５が、オン状態のＰｃｈトランジスタ１０５を介して、Ｎｃｈカレントミラー１４０の入力端（ノードＮ４）に供給される。このとき、Ｐｃｈトランジスタ１０４はオフ状態とされ、Ｐｃｈトランジスタ１０４のドレインと電流源１２２の接続点４の電圧は第２の電源端子Ｅ２の電圧とされ、接続点４にゲートが接続されたＮｃｈトランジスタ１０６はオフ状態とされる。

なお、図１の出力回路は、電流制御回路１２０の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の減少及び増加）により、ノードＮ１、Ｎ３の電位が引き下げられ、出力増幅段１１０のトランジスタ１０１、１０２による出力端子２の充電作用が生じる。この出力端子２の充電作用に加えて、電流制御回路１２０の電流源１２３の電流Ｉ５がノードＮ４に供給されると、Ｎｃｈカレントミラー１４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）が増加する。このため、Ｎｃｈカレントミラー１４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）も増加し、ノードＮ３に対する放電作用が更に強まる。このためノードＮ３の電位は、低下する。また、ノードＮ３の電位低下により、浮遊電流源（１５２、１５３）のＮｃｈトランジスタ１５３のゲート・ソース間電圧が拡大し、Ｎｃｈトランジスタ１５３に流れるドレイン電流が増加するため、ノードＮ１に対する放電作用が更に強まる。このため、ノードＮ１の電位も低下する。

この結果、ノードＮ１、Ｎ３の電位低下が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）が更に拡大し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は速やかに減少し、出力端子２の出力電圧ＶＯの上昇が速くなる。すなわち、電流制御回路１２０から供給される電流Ｉ５が、第１の浮遊電流源回路１５０から出力される側の電流に結合され、Ｎｃｈカレントミラー１４０の入力電流に加算されることにより、出力端子２の充電動作が加速され、出力電圧ＶＯの上昇が速くなる。

なお、出力信号ＶＯが入力電圧ＶＩに近づき、その電圧差（Ｎｃｈトランジスタ１０３のゲート・ソース間電圧）がＮｃｈトランジスタ１０３の閾値電圧以下に小さくなると、すなわち、出力電圧ＶＯと第１の電源端子電圧ＶＥ１との電圧差が、入力電圧ＶＩと第１の電源端子電圧ＶＥ１との電圧差と比較して、Ｎｃｈトランジスタ１０３の閾値電圧Ｖｔｎ以下に小さくなると（ＶＩ−ＶＯ≦Ｖｔｎ）、Ｎｃｈトランジスタ１０３はオフ（非導通）となり、接続点３の電圧が上昇し、その結果、Ｐｃｈトランジスタ１０５がオフとなる。このため、ノードＮ４への電流源１２３からの電流Ｉ５の供給は停止され、出力端子２の充電加速作用も停止される。この後は、上記で説明した、電流制御回路１２０の作用を受けない通常の差動増幅動作に移行して出力端子２の充電動作が行われ、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

一方、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化し、Ｐｃｈトランジスタ１０４のゲート・ソース間電圧の絶対値が、その閾値電圧（絶対値）を超えたとき、すなわち、出力電圧ＶＯと第２の電源端子Ｅ２の電圧ＶＥ２との電圧差が、入力電圧ＶＩと第２の電源端子Ｅ２の電圧ＶＥ２との電圧差と比較して、Ｐｃｈトランジスタ１０４の閾値電圧Ｖｔｐの絶対値を超えたとき（ＶＩ−ＶＯ＜Ｖｔｐ＜０、すなわち、｜ＶＩ−ＶＯ｜＞｜Ｖｔｐ｜）、Ｐｃｈトランジスタ１０４がオンとなる。

Ｐｃｈトランジスタ１０４のオンにより、接続点４の電圧（Ｎｃｈトランジスタ１０６のゲート電圧）が引き上げられ、Ｎｃｈトランジスタ１０６がオンとなる。これにより、電流源１２４の電流Ｉ６が、シンク電流として、Ｐｃｈカレントミラー１３０の入力端（ノードＮ２）から電流制御回路１２０側へ吸い込まれる。このとき、Ｎｃｈトランジスタ１０３はオフ状態とされ、接続点３は第１の電源端子Ｅ１の電圧とされ、Ｐｃｈトランジスタ１０５はオフ状態とされる。

なお、図１の出力回路は、電流制御回路１２０の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧ＶＩが出力電圧ＶＯに対して電源端子Ｅ２（低電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の増加及び減少）により、ノードＮ１、Ｎ３の電位が引き上げられ、出力増幅段１１０のトランジスタ１０１、１０２による出力端子２の放電作用が生じる。この出力端子２の放電作用に加えて、電流制御回路１２０により、電流源１２４の電流Ｉ６がノードＮ２からの吸い込まれると、Ｐｃｈカレントミラー１３０のＰｃｈトランジスタ１３１の入力電流の電流値は増加する。このため、Ｐｃｈカレントミラー１３０の出力電流（Ｐｃｈトランジスタ１３２のドレイン電流）も増加し、ノードＮ１に対する充電作用が更に強まる。このため、ノードＮ１の電位は上昇する。また、ノードＮ１の電位上昇により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２のゲート・ソース間電圧（絶対値）が拡大し、Ｐｃｈトランジスタ１５２に流れるドレイン電流が増加するため、ノードＮ３に対する充電作用が更に強まる。このため、ノードＮ３の電位も上昇する。

この結果、ノードＮ１、Ｎ３の電位上昇が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）は速やかに減少し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は更に拡大し、出力端子２の出力電圧ＶＯの低下が速くなる。すなわち、電流制御回路１２０の電流源１２４の電流Ｉ６（シンク電流）が、第１の浮遊電流源回路１５０へ入力される側の電流に結合され、Ｐｃｈカレントミラー１３０の入力電流に加算されることにより、出力端子２の放電動作が加速され、出力電圧ＶＯの低下が速くなる。

なお、出力信号ＶＯが入力電圧ＶＩに近づき、その電圧差（絶対値）がＰｃｈトランジスタ１０４の閾値電圧（絶対値）以下に小さくなると、すなわち、出力電圧ＶＯと第２の電源端子電圧ＶＥ２との電圧差が、入力電圧ＶＩと第２の電源端子電圧ＶＥ２との電圧差と比較して、Ｐｃｈトランジスタ１０４の閾値電圧Ｖｔｐの絶対値以下に小さくなると（｜ＶＩ−ＶＯ｜≦｜Ｖｔｐ｜）、Ｐｃｈトランジスタ１０４はオフとなり、接続点４の電圧が低下して、Ｎｃｈトランジスタ１０６がオフとなり、ノードＮ４からの吸い込み電流Ｉ６は停止され、出力端子２の放電加速作用も停止される。この後は、上記で説明した、電流制御回路１２０の作用を受けない通常の差動増幅動作に移行して出力端子２の放電動作が行われ、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

以上より、電流制御回路１２０は、入力電圧ＶＩと出力信号ＶＯの電圧差が大きいときに動作して、出力端子２の充電動作又は放電動作を加速させ、出力電圧ＶＯが入力電圧ＶＩに近づくと自動的に停止する。入力電圧ＶＩの変化が小さく、入力電圧ＶＩと出力信号ＶＯの電圧差がＮｃｈトランジスタ１０３の閾値電圧又はＰｃｈトランジスタ１０４の閾値電圧（絶対値）以下のときは、電流制御回路１２０は動作しない。なお、トランジスタ１０３、１０４は十分小さいサイズの素子としてよく、入力端子１に接続されているトランジスタ１０３、１０４のゲート寄生容量を小さく抑え、図１の出力回路の入力容量の増加が最小限に抑えられることが好ましい。

＜放電時と充電時の出力電圧波形の対称性と面積＞
次に、本実施例における、出力電圧波形について説明する。

なお、入力電圧ＶＩが第２の電源端子Ｅ２（低電圧）側へ大きく変化したときの電流制御回路１２０の電流Ｉ６の作用は、Ｐｃｈカレントミラー１３０（１３１、１３２）の入力側の電流を増加させる作用である。この作用は、Ｎｃｈ差動対（１１２、１１１）の駆動電流Ｉ１が、トランジスタ１１１に流れてＰｃｈカレントミラー１３０（１３１、１３２）の入力側の電流を増加させる作用と同じである。すなわち、電流制御回路１２０の電流Ｉ６は、Ｎｃｈ差動対（１１２、１１１）による増幅作用と同等の作用がある。

一方、入力電圧ＶＩが第１の電源端子Ｅ１（高電圧）側へ大きく変化したときの電流制御回路１２０の電流Ｉ５の作用は、Ｎｃｈカレントミラー１４０（１４１、１４２）の入力側の電流を増加させる作用である。この作用は、Ｐｃｈ差動対がある場合と同等の作用とみなすことができる。

したがって、電流制御回路１２０が動作している間の出力端子２の充電動作及び放電動作は、Ｎｃｈ差動対とＰｃｈ差動対を共に備えた差動増幅器の動作と同等とみなせる。

したがって、図１において、Ｎｃｈ差動対を駆動する電流源の電流Ｉ１を考慮して、電流制御回路１２０の電流源１２３、１２４の電流Ｉ５、Ｉ６を調整することにより、Ｎｃｈ差動対と、Ｐｃｈ差動対を共に備えた差動増幅器と同等動作が可能であり、充電時と放電時の出力電圧波形の対称性が容易に実現できる。

なお、図１の実施例によれば、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減されて面積も削減できる。

＜位相補償容量＞
次に本実施例における位相補償容量について説明する。

図１に示した実施例において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図１において、位相補償容量は、例えば、出力端子２と出力増幅段１１０のＰｃｈトランジスタ１０１とＮｃｈトランジスタ１０２の一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）と間に設けることができる。位相補償容量の接続に応じて、電流制御回路１２０の電流源１２３、１２４の電流Ｉ５、Ｉ６を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性も実現できる。

＜駆動速度、消費電力＞
次に、本実施例における駆動速度、消費電力について説明する。

図１の実施例では、入力電圧ＶＩが出力電圧ＶＯに対して大きく変化したときに、電流制御回路１２０が動作して充電動作及び放電動作が加速される。

充電加速及び放電加速の期間は、出力電圧ＶＯが大きく変化する間だけであり、データ出力期間に対して十分に短期間のため、電流制御回路１２０の動作による消費電力の増加は十分小さい。

入力電圧ＶＩの変化が小さい場合や、出力電圧ＶＯが入力電圧ＶＩへ到達した後は、電流制御回路１２０は停止している。したがって、出力安定状態におけるアイドリング電流（電流Ｉ１、Ｉ３、Ｉ４及び出力増幅段１１０のＰｃｈトランジスタ１０１、１０２の電流）を小さくして静消費電力を抑えても、出力端子２の高速充電、高速放電が可能でデータ線負荷の高速駆動が実現できる。このため、図１の出力回路は低消費電力、高速駆動が実現できる。

＜電源端子の供給電圧＞
次に、本実施例における電源端子の供給電圧について説明する。例えば図１の構成を、図２３（Ｂ）のＯＬＥＤドライバの出力レンジを駆動する出力回路として用いる場合には、第１、第３の電源端子Ｅ１、Ｅ３の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第５の電源端子Ｅ２、Ｅ４、Ｅ５の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。

一方、図１の構成を、図２３（Ａ）のＬＣＤドライバの正極及び負極出力レンジを駆動する出力回路として用いる場合には、ＯＬＥＤドライバ用出力回路と同様に、第１、第３の電源端子Ｅ１、Ｅ３の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第５の電源端子Ｅ２、Ｅ４、Ｅ５の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。また、コモン電圧（ＣＯＭ）付近の正極出力レンジの下限に対応した電源電圧ＶＭＬ、負極出力レンジの上限に対応した電源電圧ＶＭＨが更に供給される場合もある。このとき、正極出力レンジを駆動する出力回路の場合には、第１、第３の電源端子Ｅ１、Ｅ３の電源電圧は共にＶＤＤ、第２、第４の電源端子Ｅ２、Ｅ４の電源電圧は共にＶＭＬ、第５の電源端子Ｅ５の電源電圧はＶＳＳとしてもよい。特に、流れる電流が大きい出力増幅段１１０の第３、第４の電源端子Ｅ４、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。

なお、Ｎ型差動入力段１７０の電流源１１３に接続されている第５の電源端子Ｅ５の電源電圧に関して、Ｎ型差動入力段１７０の動作範囲下限は、第５の電源端子Ｅ５からＮｃｈ差動トランジスタ対（１１２、１１１）の閾値電圧分高い電圧となる。

Ｎｃｈ差動トランジスタ対（１１２、１１１）の閾値電圧がある程度大きい場合でも、第５の電源端子Ｅ５をＶＳＳとすれば、ＶＭＬ〜ＶＤＤの正極出力レンジの駆動に支障はない。Ｎｃｈ差動トランジスタ対（１１２、１１１）の閾値電圧がほぼゼロ付近の場合には、第５の電源端子Ｅ５をＶＭＬとしてもよいことは勿論である。

また、第１、第３の電源端子Ｅ１、Ｅ３の電源電圧は共にＶＤＤ、第２、第５の電源端子Ｅ２、Ｅ５の電源電圧は共にＶＳＳ、第４の電源端子Ｅ４の電源電圧のみＶＭＬとしてもよい。

なお、図１では、電流制御回路１２０の第１、第２の電源端子をＥ１、Ｅ２としているが、カレントミラー１３０、１４０の電源端子と分離して、出力増幅段１１０の第３、第４の電源端子Ｅ４、Ｅ４に合わせることも可能である。

＜本実施例と関連技術との比較＞
以下に、図１の本実施例の電流制御回路１２０と、図２５に示した関連技術とを比較して説明する。

図１の電流制御回路１２０と、図２５の制御回路９０のトランジスタ９３−１、９３−２、電流源９１、９２、及び差動入力段５０のトランジスタ６５、６６、６５−９、６６−１０、補助電流源５３、５４とは、いずれも、入力電圧が大きく変化したときに動作して、電流を供給又は吸い込む作用を有する。

しかしながら、両者は電流の供給及び吸い込み作用の接続先が異なる。

図２５の出力回路では、Ｎｃｈ差動対（６３、６４）及びＰｃｈ差動対（６１、６２）の駆動電流を増加させるように接続されている。このため、出力電圧波形の対称性を実現するには、差動入力段がＮｃｈ差動対とＰｃｈ差動対を共に備えた出力回路でなければならない。

一方、図１の実施例において、電流制御回路１２０の電流源１２３、１２４は、それぞれの電流Ｉ５、Ｉ６がカレントミラー１３０、１４０の入力側の電流に結合されて電流値を増加させるように接続され、入力電圧が大きく変化したときに動作して、Ｎｃｈ差動対及びＰｃｈ差動対と同等の増幅作用を行う。このため、差動入力段を一方の導電型の差動対のみの構成でも、出力電圧波形の対称性を実現するのが容易である。

さらに、図１の実施例では、差動対を単一導電型で構成できることにより、素子数の削減、面積の削減、差動対の静消費電流の削減を実現することができる。

また、図１の実施例では、電流制御回路１２０からの追加電流（Ｉ５、Ｉ６）が、差動対を介さずに、カレントミラー１３０、１４０の入力電流に加算されるため、差動トランジスタのオン抵抗の影響等を受けず、充電加速及び放電加速の応答特性も優れる。

また、図１の実施例では、電流制御回路１２０による出力端子２の充電加速及び放電加速の各動作において、位相補償容量の容量性カップリングによる出力増幅段１１０の貫通電流はほとんど生じない。これは、電流制御回路１２０からの電流（Ｉ５又はＩ６）によるカレントミラー１３０又は１４０の出力電流の増加により、出力増幅段１１０のトランジスタ１０１、１０２のゲート（ノードＮ１、Ｎ３）の電圧変化が加速されると同時に、位相補償容量（例えば、出力端子２と出力増幅段１１０のＰｃｈトランジスタ１０１とＮｃｈトランジスタ１０２の一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）と間に設けた場合）の充放電も加速されるためである。したがって、図１では、図２５の出力補助回路１００のような貫通電流を抑えるための追加回路は必要としない。

＜実施例２＞
次に本発明の第２の実施例を説明する。図２は、本発明の第２の実施例の出力回路の構成を示す図である。図２の出力回路は、図１のカレントミラー１３０、１４０を、低電圧カスコード・カレントミラー１３０’、１４０’に変更したものである。図２の出力回路も、図１と同様に、入力電圧ＶＩと出力電圧ＶＯを差動で受ける差動入力段と、差動入力段の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して入力電圧ＶＩに応じた出力電圧ＶＯを出力端子２より出力する出力増幅段１１０と、入力電圧ＶＩと出力電圧ＶＯとの電位差を検出して、該電位差に応じて、カレントミラー１３０’又は１４０’の電流制御を行う電流制御回路１２０を備える。カレントミラー１３０’、１４０’の構成以外は図１と同様である。

差動入力段は、第１の差動段１７０と、Ｐｃｈのカレントミラー１３０’と、Ｎｃｈのカレントミラー１４０’と、第１及び第２の浮遊電流源回路１５０、１６０を備える。以下では、カレントミラー１３０’、１４０’の構成について説明し、第１の差動段１７０、第１及び第２の浮遊電流源回路１５０、１６０、電流制御回路１２０の構成の詳細説明は省略する。

Ｐｃｈのカレントミラー１３０’は、第１の電源端子Ｅ１とノード対（Ｎ１、Ｎ２）間に接続された低電圧カスコード・カレントミラーで構成されている。

具体的には、ゲートが共通接続され、ソースが第１の電源端子Ｅ１に共通接続された１段目のＰｃｈトランジスタ対（１３２、１３１）と、ゲートが共通接続されてバイアス電圧ＢＰ１を受け、ソースが１段目のＰｃｈトランジスタ対（１３２、１３１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ１、Ｎ２）に接続された２段目のＰｃｈトランジスタ対（１３４、１３３）と、で構成される。１段目のＰｃｈトランジスタ対（１３２、１３１）の共通接続ゲートはノードＮ２に接続されている。ノード対（Ｎ１、Ｎ２）は、それぞれＰｃｈカレントミラー１３０’の出力と入力とされる。第１の差動段１７０のＮｃｈ差動トランジスタ対（１１２、１１１）の出力対は、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）とＰｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）に接続されている。

Ｎｃｈのカレントミラー１４０’は、第２の電源端子Ｅ２とノード対（Ｎ３、Ｎ４）間に接続された低電圧カスコード・カレントミラーで構成される。具体的には、ゲートが共通接続され、ソースが第２の電源端子Ｅ２に共通接続された１段目のＮｃｈトランジスタ対（１４２、１４１）と、ゲートが共通接続されてバイアス電圧ＢＮ１を受け、ソースが１段目のＮｃｈトランジスタ対（１４２、１４１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ３、Ｎ４）に接続された２段目のＮｃｈトランジスタ対（１４４、１４３）と、で構成される。１段目のＮｃｈトランジスタ対（１４２、１４１）の共通接続ゲートはノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー１４０’の出力と入力とされる。

電流制御回路１２０の電流源１２３は、トランジスタ１０５を介してＮｃｈカレントミラー１４０’の入力端（ノードＮ４）に接続され、電流源１２４は、トランジスタ１０６を介してＰｃｈカレントミラー１３０’の入力端（ノードＮ２）に接続されている。

図２に示した出力回路の動作について以下に説明する。まず、電流制御回路１２０以外の出力回路の動作を説明する。入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、Ｎｃｈ差動対のトランジスタ１１１、１１２は、それぞれオフ、オンとなり、出力安定状態時に比べ、カレントミラー１３０’の入力側のＰｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）からＮｃｈ差動対へ流れる電流（＝トランジスタ１１１のドレイン電流）は減少し、Ｐｃｈカレントミラー１３０’の出力側のＰｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）からＮｃｈ差動対へ流れる電流（＝トランジスタ１１２のドレイン電流）は増加し、Ｎｃｈ差動対のトランジスタ１１１、１１２のドレイン電流の電流値の差が大きくなる。

Ｎｃｈ差動対のトランジスタ１１１のドレイン電流の減少により、Ｐｃｈトランジスタ１３１のドレイン電流は減少する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧（ノードＮ６と第１の電源端子Ｅ１間の差電圧の絶対値）を小さくする作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（電圧ＢＰ１とノードＮ６間の差電圧の絶対値）が増加する。このため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の充電作用が生じる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流の減少に対応して、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が上昇する。

一方、Ｐｃｈトランジスタ１３１と共にゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流も減少する。このとき、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は、Ｐｃｈトランジスタ１３２のドレイン電流が減少し、Ｎｃｈ差動対側へ引き抜かれるトランジスタ１１２のドレイン電流が増加するため、ノードＮ５に対する放電作用が生じて、低下する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が減少し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流が減少する。このため、ノードＮ１に対する放電作用が生じ、ノードＮ１の電位は低下する。

ノードＮ１の電位の低下により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２に流れる電流が減少する。一方、Ｎｃｈカレントミラー１４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）は、浮遊電流源１５１の電流Ｉ３のミラー電流となっており、出力安定状態とほぼ同程度に保持される。Ｐｃｈトランジスタ１５２のドレイン電流が減少し、Ｎｃｈトランジスタ１４４のドレイン電流は変わらないため、Ｎｃｈトランジスタ１４４のドレイン（ノードＮ３）に対する放電作用が生じ、Ｎｃｈトランジスタ１４４のドレイン（ノードＮ３）の電位は低下する。なお、Ｎｃｈトランジスタ１４４のドレイン（ノードＮ３）の電位の低下により、浮遊電流源（１５２、１５３）のＮｃｈトランジスタ１５３のゲート・ソース間電圧が拡大する。このため、Ｎｃｈトランジスタ１５３の電流値が増加し、ノードＮ１の電位は更に低下する。

この結果、ノードＮ１の電位の低下により、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）が拡大し、出力増幅段１１０のＰｃｈトランジスタ１０１による、第３の電源端子Ｅ３から出力端子２への充電電流が増加する。一方、ノードＮ３の電位の低下により、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧が減少し、出力増幅段１１０のＮｃｈトランジスタ１０２による出力端子２から第４の電源端子Ｅ４への放電電流は減少する。これにより、出力端子２の出力電圧ＶＯは上昇する。そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動対のトランジスタ１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー１３０や浮遊電流源（１５２、１５３）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

一方、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、Ｎｃｈ差動対のトランジスタ１１１、１１２は、それぞれオン、オフとなり、出力安定状態時に比べ、カレントミラー１３０’の入力側のＰｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）からＮｃｈ差動対へ流れる電流（＝トランジスタ１１１のドレイン電流）は増加し、Ｐｃｈカレントミラー１３０’の出力側のＰｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）からＮｃｈ差動対へ流れる電流（＝トランジスタ１１２のドレイン電流）は減少し、Ｎｃｈ差動対のトランジスタ１１１、１１２のドレイン電流の電流値の差が大きくなる。

Ｎｃｈ差動対のトランジスタ１１１のドレイン電流が増加することにより、Ｐｃｈトランジスタ１３１のドレイン電流は増加する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧（絶対値）の拡大作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（絶対値）が減少するため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）に放電作用が生じる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流の増加に対応してＰｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が低下する。

一方、Ｐｃｈトランジスタ１３１と共にゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流も増加する。このとき、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は、Ｐｃｈトランジスタ１３２のドレイン電流が増加し、ノードＮ５からＮｃｈ差動対側へ引き抜かれる電流（＝トランジスタ１１２のドレイン電流）が減少するため、ノードＮ５に対する充電作用が生じて上昇する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が拡大し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流が増加する。このため、ノードＮ１に対する充電作用を生じ、ノードＮ１の電位は上昇する。

ノードＮ１の電位の上昇により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２のゲート・ソース間電圧（絶対値）が拡大し、Ｐｃｈトランジスタ１５２に流れる電流が増加する。一方、Ｎｃｈカレントミラー１４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）は、浮遊電流源１５１の電流Ｉ３のミラー電流となっており、出力安定状態とほぼ同程度に保持される。Ｎｃｈトランジスタ１４４のドレイン（ノードＮ３）の電位は、Ｐｃｈトランジスタ１５２のドレイン電流が増加し、Ｎｃｈトランジスタ１４４のドレイン電流は変わらないため、ノードＮ３に対する充電作用が生じる。このため、ノードＮ３の電位は上昇する。

この結果、ノードＮ１の電位の上昇により、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（ノードＮ１と第３の電源電圧Ｅ３間の差電圧の絶対値）が減少し、出力増幅段１１０のＰｃｈトランジスタ１０１による、第３の電源端子Ｅ３から出力端子２への充電電流が減少する。一方、ノードＮ３の電位上昇により、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧が拡大し、出力増幅段１１０のＮｃｈトランジスタ１０２による出力端子２から第４の電源端子Ｅ４への放電電流は増加する。これにより、出力端子２の出力電圧ＶＯは低下する。そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動対のトランジスタ１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー１３０’や浮遊電流源（１５２、１５３）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

次に、電流制御回路１２０の動作を簡単に説明する。電流制御回路１２０の動作は、電流制御回路１２０の制御を受けない通常の差動増幅動作への追加の作用となる。電流制御回路１２０の構成及び詳細な動作は図１での説明と同様である。すなわち、電流制御回路１２０は、入力電圧ＶＩが出力電圧ＶＯに対して第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、電流源１２３の電流Ｉ５をＮｃｈカレントミラー１４０’の入力端（ノードＮ４）に供給する。

なお、図２の出力回路は、電流制御回路１２０の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の減少及び増加）により、ノードＮ１、Ｎ３の電位が引き下げられ、出力増幅段１１０のトランジスタ１０１、１０２による出力端子２の充電作用が生じる。この出力端子２の充電作用に加えて、電流制御回路１２０により、電流源１２３の電流Ｉ５がノードＮ４に供給されると、Ｎｃｈカレントミラー１４０’の入力電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）が増加する。これにより、Ｎｃｈカレントミラー１４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）も増加し、ノードＮ３に対する放電作用が更に強まる。このため、ノードＮ３の電位は低下する。また、ノードＮ３の電位低下により、浮遊電流源（１５２、１５３）のＮｃｈトランジスタ１５３のゲート・ソース間電圧が拡大し、Ｎｃｈトランジスタ１５３に流れる電流が増加するため、ノードＮ１に対する放電作用が更に強まる。このため、ノードＮ１の電位も低下する。

この結果、ノードＮ１、Ｎ３の電位低下が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）が更に拡大し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は速やかに減少し、出力端子２の出力電圧ＶＯの上昇が速くなる。すなわち、電流制御回路１２０から供給される電流Ｉ５が、Ｎｃｈカレントミラー１４０’の入力電流に加算されることにより、出力端子２の充電動作が加速され、出力電圧ＶＯの上昇が速くなる。

一方、電流制御回路１２０は、入力電圧ＶＩが出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、電流源１２４の電流Ｉ６をＰｃｈカレントミラー１３０’の入力端（ノードＮ２）から吸い込む。

なお、図２の出力回路は、電流制御回路１２０の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧ＶＩが出力電圧ＶＯに対して電源端子Ｅ２（低電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の増加及び減少）により、ノードＮ１、Ｎ３の電位が引き上げられ、出力増幅段１１０のトランジスタ１０１、１０２による出力端子２の放電作用が生じる。この出力端子２の放電作用に加えて、電流制御回路１２０により、電流源１２４の電流Ｉ６がノードＮ２から吸い込まれると、Ｐｃｈカレントミラー１３０’の入力電流（Ｐｃｈトランジスタ１３１、１３３のドレイン電流）が増加する。これにより、Ｐｃｈカレントミラー１３０’の出力電流（Ｐｃｈトランジスタ１３２、１３４のドレイン電流）も増加し、ノードＮ１に対する充電作用が更に強まる。このため、ノードＮ１の電位は上昇する。また、ノードＮ１の電位上昇により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２のゲート・ソース間電圧（絶対値）が拡大し、Ｐｃｈトランジスタ１５２に流れるドレイン電流が増加するため、ノードＮ３に対する充電作用が更に強まる。このため、ノードＮ３の電位も上昇する。

この結果、ノードＮ１、Ｎ３の電位上昇が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）は速やかに減少し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は更に拡大し、出力端子２の出力電圧ＶＯの低下が速くなる。すなわち、電流制御回路１２０の吸い込み電流Ｉ６が、Ｐｃｈカレントミラー１３０’の入力電流に加算されることにより、出力端子２の放電動作が加速され、出力電圧ＶＯの低下が速くなる。

なお、出力端子２の充電時、放電時ともに、出力信号ＶＯが入力電圧ＶＩに近づき、その電圧差がＮｃｈトランジスタ１０３、Ｐｃｈトランジスタ１０４の閾値電圧（絶対値）以下に小さくなると、Ｎｃｈトランジスタ１０３、Ｐｃｈトランジスタ１０４はオフとなり、ノードＮ４への電流Ｉ５の供給、又は、ノードＮ２からの電流Ｉ６の吸い込みは停止され、出力端子２の充電又は放電の加速作用も停止される。この後は、電流制御回路１２０の制御を受けない通常の差動増幅動作に移行し、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。

以上のように、図２の出力回路においても、電流制御回路１２０は、入力電圧ＶＩと出力信号ＶＯの電圧差が大きいときに動作して、出力端子２の充電動作又は放電動作を加速させ、出力電圧ＶＯが入力電圧ＶＩに近づくと自動的に停止する。なお、入力電圧ＶＩの変化が小さく、入力電圧ＶＩと出力信号ＶＯとの電圧差の絶対値が、Ｎｃｈトランジスタ１０３の閾値電圧（Ｖｔｎ）又はＰｃｈトランジスタ１０４の閾値電圧（絶対値＝｜Ｖｔｐ｜）以下のときは（すなわち、｜ＶＩ−ＶＯ｜≦｜Ｖｔｎ｜、又は、｜ＶＩ−ＶＯ｜≦｜Ｖｔｐ｜）、電流制御回路１２０は動作しない。また、図１と同様に、電流制御回路１２０が動作している間の出力端子２の充電動作及び放電動作は、Ｎｃｈ差動対とＰｃｈ差動対を共に備えた差動増幅器と同等動作のため、充電時と放電時の出力電圧波形の対称性が容易に実現できる。

なお、図２の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図２において、位相補償容量は、例えば、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）と出力端子２の間や、Ｎｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）と出力端子２の間の一方又は両方に設けることができる。あるいは、出力増幅段１１０のＮｃｈトランジスタ１０１、Ｐｃｈトランジスタ１０２の一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）と出力端子２の間に設けてもよい。位相補償容量の接続に応じて、電流制御回路１２０の電流源１２３、１２４の電流Ｉ５、Ｉ６を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性が実現できる。

また、図２の出力回路は、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減され、面積も削減することができる。また、図１と同様に、出力増幅段１１０の貫通電流を抑制する追加回路も必要ない。

さらに、図２の出力回路は、アイドリング電流（電流Ｉ１、Ｉ３、Ｉ４及び出力増幅段１１０のＰｃｈトランジスタ１０１、１０２の電流）を小さくして静消費電力を抑えても、電流制御回路１２０の作用により高速動作が可能であるため、低消費電力、高速駆動が実現できる。本実施例において、各電源端子に供給される電源電圧については、図１と同様であり、図１における説明が参照される。

＜実施例３＞
次に本発明の第３の実施例を説明する。図３は、本発明の第３の実施例の出力回路の構成を示す図である。図３の出力回路は、図２の出力回路において電流制御回路１２０の接続先を変更した構成である。図３において、電流制御回路１２０の電流源１２３は、Ｐｃｈトランジスタ１０５を介してＮｃｈカレントミラー１４０’のトランジスタ１４１、１４３の接続点（ノードＮ８）に接続されている。電流源１２４は、Ｎｃｈトランジスタ１０６を介してＰｃｈカレントミラー１３０’のトランジスタ１３１、１３３の接続点（ノードＮ６）に接続されている。その他の構成は図２と同様である。

図２と同様に図３においても、電流制御回路１２０の制御を受けない通常の差動増幅動作では、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ大きく変化したとき、ノードＮ１、Ｎ３の電位が引き下げられ、出力増幅段１１０のトランジスタ１０１、１０２による出力端子２の充電作用が生じる。この出力端子２の充電作用に加えて、電流制御回路１２０より、電流源１２３の電流Ｉ５がノードＮ８に供給されると、Ｎｃｈカレントミラー１４０’の入力側の電流（Ｎｃｈトランジスタ１４１のドレイン電流）が増加する。このときＮｃｈトランジスタ１４１のドレイン・ソース間電圧の拡大作用を生じるが、Ｎｃｈトランジスタ１４３のゲート・ソース間電圧が減少するため、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）に対して充電作用が生じ、結果として、Ｎｃｈトランジスタ１４１のドレイン電流の増加に対応して、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の電位が上昇する。このため、Ｎｃｈトランジスタ１４１とゲートが共通接続されたＮｃｈトランジスタ１４２のドレイン電流も増加し、Ｎｃｈカレントミラー１４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）が増加する。このＮｃｈカレントミラー１４０’の出力電流の増加作用は、図２において、電流制御回路１２０の電流源１２３の電流Ｉ５がノードＮ４に供給された場合と同じ作用であり、ノードＮ３、Ｎ１の電位は、強い放電作用によって引き下げられることになる。したがって、図２と同様に、出力端子２の充電動作が加速される。

また、図３において、電流制御回路１２０の制御を受けない通常の差動増幅動作では、入力電圧ＶＩが出力電圧ＶＯに対して電源端子Ｅ２（低電圧）側へ大きく変化したとき、ノードＮ１、Ｎ３の電位が引き上げられ、出力増幅段１１０のトランジスタ１０１、１０２による出力端子２の放電作用が生じる。この出力端子２の放電作用に加えて、電流制御回路１２０より電流源１２４の電流Ｉ６がノードＮ６から吸い込まれると、Ｐｃｈカレントミラー１３０’の入力側の電流（トランジスタ１３１のドレイン電流）が増加する。このときＰｃｈトランジスタ１３１のドレイン・ソース間電圧（絶対値）の拡大作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（絶対値）が減少するため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）に対して放電作用が生じ、結果として、Ｐｃｈトランジスタ１３１のドレイン電流の増加に対応してＰｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が低下する。このため、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流も増加し、Ｐｃｈカレントミラー１３０’の出力電流（Ｐｃｈトランジスタ１３２、１３４のドレイン電流）が増加する。このＰｃｈカレントミラー１３０’の出力電流の増加作用は、図２において、電流制御回路１２０の電流源１２４の電流Ｉ６がノードＮ２から吸い込まれた場合と同じ作用であり、ノードＮ１、Ｎ３の電位は、強い充電作用により引き上げられることになる。したがって、図２と同様に、出力端子２の放電動作が加速される。

以上より、図３の出力回路は、図２と同等作用であり、図２と同様の特性となる。なお、図２と図３の出力回路は、電流制御回路１２０の電流源１２３、１２４からの電流をカレントミラー１３０’、１４０’の入力側の電流に結合する位置が異なるが、どちらもカレントミラー１３０’、１４０’の入力側の電流を増加させる作用により、出力端子２の充電動作及び放電動作の加速を実現している。

＜実施例４＞
次に本発明の第４の実施例を説明する。図４は、本発明の第４の実施例の出力回路の構成を示す図である。図４の出力回路は、図１の出力回路において、Ｐｃｈ差動段を第２の差動段１８０として追加し、入力ダイナミックレンジを拡大したものである。すなわち、図４において、第２の差動段１８０は、ソースが共通接続されたＰｃｈトランジスタ１１５、１１４（Ｐｃｈ差動トランジスタ対）と、Ｐｃｈ差動トランジスタ対（１１５、１１４）の共通ソースと第６の電源端子Ｅ６間に接続された電流源１１６を備えている。Ｐｃｈ差動トランジスタ対（１１５、１１４）のゲートは、Ｎｃｈ差動トランジスタ対（１１２、１１１）のゲートとそれぞれ共通接続され、Ｐｃｈ差動トランジスタ対（１１５、１１４）の出力対（ドレイン対）はそれぞれノード対（Ｎ３、Ｎ４）と接続されている。

図４の出力回路は、Ｎｃｈ差動対及びＰｃｈ差動対を共に備えた構成に、電流制御回路１２０が付加された出力回路である。図１の出力回路と比較した場合、素子数削減による省面積効果は劣るが、電流制御回路１２０を備えたことにより、図１と同様に出力端子２の充電動作及び放電動作の高速化が可能になる。そして、図１と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力化が可能になる。

なお、図４の出力回路の電流制御回路１２０と、図２５の関連技術の制御回路９０（トランジスタ９３−１、９３−２、電流源９１、９２、及び差動入力段５０のトランジスタ６５、６６、６５−９、６６−１０、補助電流源５３、５４）とは、追加電流の供給及び吸い込み作用の接続先が異なる。図４の電流制御回路１２０は、追加電流（電流Ｉ５、Ｉ６）の接続先をカレントミラー１３０、１４０の入力側の電流の増加に寄与する接続点（ノードＮ２、Ｎ４）としており、図２５のような差動トランジスタのオン抵抗の影響を受けないため、追加電流（電流Ｉ５、Ｉ６）に対する充電加速及び放電加速の応答特性が優れる。

＜実施例５＞
次に本発明の第５の実施例を説明する。図５は、本発明の第５の実施例の出力回路の構成を示す図である。図５の出力回路は、図２の出力回路において、第２の差動段１８０が追加された構成である。第２の差動段１８０は、Ｐｃｈ差動トランジスタ対（１１５、１１４）と、Ｐｃｈ差動トランジスタ対（１１５、１１４）を駆動する電流源１１６で構成される。Ｐｃｈ差動トランジスタ対（１１５、１１４）のゲートはＮｃｈ差動トランジスタ対（１１２、１１１）のゲートとそれぞれ共通接続されている。Ｐｃｈ差動トランジスタ対（１１５、１１４）の出力対（ドレイン対）はそれぞれノード対（Ｎ７、Ｎ８）と接続されている。

図５の出力回路は、Ｎｃｈ差動対及びＰｃｈ差動対を共に備えた構成に、電流制御回路１２０が付加された出力回路である。電流制御回路１２０以外の構成は、図２５に示した特許文献１（特開２００７−２０８３１６号公報）が参照される。

図５の出力回路は、図２の出力回路と比較して、素子数削減による省面積効果はないが、電流制御回路１２０を備えたことにより、図２と同様に出力端子２の充電動作及び放電動作の高速化が可能になる。また、図２と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力化が可能になる。電流制御回路１２０は、追加電流（電流Ｉ５、Ｉ６）の接続先をカレントミラー１３０、１４０の入力側の電流の増加に寄与する接続点（ノードＮ２、Ｎ４）としており、追加電流（電流Ｉ５、Ｉ６）に対する充電加速及び放電加速の応答特性が優れる。

なお、本発明の第３の実施例の変形例として、図３の出力回路に、第２の差動段１８０を追加することもできる。この場合も、図５の出力回路と同等の性能を有する。

＜実施例６＞
次に本発明の第６の実施例を説明する。図６は、本発明の第６の実施例の出力回路の構成を示す図である。図６の出力回路は、図１の出力回路において、第１の差動段１７０を削除し、代わりに、図４に示した第２の差動段１８０を備えた構成である。第２の差動段１８０は、ソースが共通接続され、ゲートが入力電圧ＶＩが供給される入力端子１と出力電圧ＶＯが出力される出力端子２にそれぞれ接続されたＰｃｈ差動トランジスタ対（１１５、１１４）と、第６の電源端子Ｅ６とＰｃｈ差動トランジスタ対（１１５、１１４）の共通ソース間に接続された電流源１１６を備えている。Ｐｃｈ差動トランジスタ対（１１５、１１４）の出力対（ドレイン対）はそれぞれノード対（Ｎ３、Ｎ４）と接続されている。

図６の出力回路は、差動段の作用がＮｃｈ差動対からＰｃｈ差動対の作用に変わっただけであり、電流制御回路１２０構成及びその作用は、図１と同様である。したがって、図１の出力回路と同様の性能を有する。

なお、図６の出力回路における電源端子の供給電圧について説明する。例えば図６の構成を、図２３（Ａ）のＬＣＤドライバの負極出力レンジを駆動する出力回路として用いる場合には、第１、第３、第６の電源端子Ｅ１、Ｅ３、Ｅ６の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４の電源端子Ｅ２、Ｅ４の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。また、負極出力レンジを駆動する出力回路として用いる場合で、コモン電圧（ＣＯＭ）付近の負極出力レンジの上限に対応した電源電圧ＶＭＨが供給される場合には、第１、第３の電源端子Ｅ１、Ｅ３の電源電圧は共にＶＭＨ、第２、第４の電源端子Ｅ２、Ｅ４の電源電圧は共にＶＳＳ、第６の電源端子Ｅ６の電源電圧はＶＤＤとしてもよい。特に、流れる電流が大きい出力増幅段１１０の第３、第４の電源端子Ｅ４、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。

なお、Ｐ型差動入力段１８０の電流源１１６に接続されている第６の電源端子Ｅ６の電源電圧に関して、Ｐ型差動入力段１８０の動作範囲上限は、第６の電源端子Ｅ６からＰｃｈ差動トランジスタ対（１１５、１１４）の閾値電圧の絶対値分低い電圧となる。

Ｐｃｈ差動トランジスタ対（１１５、１１４）の閾値電圧の絶対値がある程度大きい場合でも、第６の電源端子Ｅ６をＶＤＤとすれば、ＶＭＨ〜ＶＳＳの負極出力レンジの駆動に支障はない。Ｐｃｈ差動トランジスタ対（１１５、１１４）の閾値電圧がほぼゼロ付近の場合には、第６の電源端子Ｅ６をＶＭＨとしてもよいことは勿論である。

また、第１、第６の電源端子Ｅ１、Ｅ６の電源電圧は共にＶＤＤ、第２、第４の電源端子Ｅ２、Ｅ４は共にＶＳＳ、第３の電源端子Ｅ３の電源電圧のみＶＭＨとしてもよい。

なお、図２、図３に示した第２、第３の実施例の変形例として、第６の実施例と同様、第１の差動段１７０を第２の差動段１８０に置き換え、差動対の導電型を変更することが可能である。

＜実施例７＞
次に本発明の第７の実施例を説明する。図７は、本発明の第７の実施例の出力回路の構成を示す図である。図７の出力回路は、図１の出力回路において、電流制御回路１２０を一部変更した構成である。

図７の電流制御回路１２０では、図１の電流源１２１をダイオード接続のＰｃｈトランジスタ１２１に置き換え、電流源１２２をダイオード接続のＮｃｈトランジスタ１２２に置き換えている。

電流制御回路１２０において、ダイオード接続のＰｃｈトランジスタ（負荷素子）１２１は、Ｎｃｈトランジスタ１０３がオフしたときに、Ｐｃｈトランジスタ１０５のゲート（接続点３）を第１の電源端子Ｅ１（高電圧）側へ変化させ、カレントミラー１４０の入力側の電流への電流Ｉ５の加算を停止させる作用を担っている。また、ダイオード接続のＮｃｈトランジスタ（負荷素子）１２２は、Ｐｃｈトランジスタ１０４がオフしたときに、Ｎｃｈトランジスタ１０６のゲート（接続点４）を第２の電源端子Ｅ２（低電圧）側へ変化させ、カレントミラー１３０の入力側の電流への電流Ｉ６の加算を停止させる作用を担っている。

図１の電流制御回路１２０は、負荷素子１２１、１２２を電流源で構成しているが、図７のようなダイオード接続のトランジスタで構成しても、同様の作用を実現できる。このとき、ダイオード接続のトランジスタ１２１、１２２は、トランジスタ１０５、１０６よりも、それぞれ閾値電圧（絶対値）が小さくなるように構成される。また、図示しないが、負荷素子１２１、１２２を抵抗素子で構成してもよい。

なお、電流制御回路１２０において、負荷素子１２１、１２２を、電流源からダイオード接続トランジスタへ変更した構成は、図１〜図６の各実施例の出力回路の電流制御回路１２０にも適用できる。

＜実施例８＞
次に本発明の第８の実施例を説明する。図８は、本発明の第８の実施例の出力回路の構成を示す図である。図８の出力回路は、図１の出力回路において、同一導電型の差動段を複数個（Ｎ個）（１７０−１、１７０−２、…、１７０−Ｎ）備えた構成である。図８を参照すると、差動入力段は、電流源１１３＿１で駆動され、入力電圧ＶＩ＿１、出力電圧ＶＯを差動入力するＮｃｈ差動トランジスタ対（１１２＿１、１１１＿１）、電流源１１３＿２で駆動され、入力電圧ＶＩ＿２、出力電圧ＶＯを差動入力するＮｃｈ差動トランジスタ対（１１２＿２、１１１＿２）、…、電流源１１３＿Ｎで駆動され、入力電圧ＶＩ＿Ｎ、出力電圧ＶＯを差動入力するＮｃｈ差動トランジスタ対（１１２＿Ｎ、１１１＿Ｎ）を備え、各差動トランジスタ対の第１出力同士がノードＮ１に共通接続され、第２出力同士がノードＮ２に共通接続されている。

差動対のトランジスタ対をなすトランジスタ同士のサイズを等しく、且つ、それぞれを駆動する電流源の電流値を等しくした場合、Ｎ個の入力電圧ＶＩ＿１、ＶＩ−２、…、ＶＩ−Ｎに対して、出力端子２の出力電圧ＶＯとして、Ｎ個の入力電圧の平均電圧
ＶＯ＝｛（ＶＩ−１）＋（ＶＩ−２）＋…＋（ＶＩ−Ｎ）｝／Ｎ
が出力される。

電流制御回路１２０のトランジスタ１０３、１０４の共通接続されたゲートは、Ｎ個の入力端子（１−１〜１−Ｎ）のうちの入力電圧ＶＩ＿１を受ける入力端子１−１に接続されている。

図８の出力回路においても、電流制御回路１２０は、入力電圧ＶＩ−１と出力電圧ＶＯの電圧差が大きいときに動作して、出力端子２の充電動作又は放電動作を加速させる作用を有する。なお、Ｎ個の入力電圧（ＶＩ＿１、ＶＩ−２、…、ＶＩ−Ｎ）間の電圧差は、Ｎ個の差動対をなすトランジスタの閾値電圧より十分小さいことが好ましい。

図８に示した第８の実施例と同様に、図２〜図７の各実施例の出力回路において、同一導電型の差動段を複数個備えた構成に変更することができる。

＜実施例９＞
次に本発明の第９の実施例を説明する。図９は、本発明の第９の実施例の出力回路の構成を示す図である。図９の出力回路は、図２の出力回路において、Ｎｃｈカレントミラー１４０’を削除し、代わりに、図１に示したＮｃｈカレントミラー１４０を備えた構成である。Ｎｃｈカレントミラー１４０’とＮｃｈカレントミラー１４０はどちらも同様の作用を有しており置換が可能である。なお、図３の出力回路においても、Ｎｃｈカレントミラー１４０’を図１のＮｃｈカレントミラー１４０に置換することができる。但し、その場合には、電流制御回路１２０の電流源１２３の電流Ｉ５はノードＮ４に供給される。また、第１の差動段１７０の代わりに第２の差動段１８０のみを備え、カレントミラーが低電圧カスコード・カレントミラー１３０’、１４０’で構成された出力回路については、Ｐｃｈカレントミラー１３０’（図２、図３）をＰｃｈカレントミラー１３０（図１）に置換することができる。

＜実施例１０＞
次に本発明の第１０の実施例を説明する。図１０は、本発明の第１０の実施例の出力回路の構成を示す図である。図１０の出力回路も図１と同様に、入力電圧ＶＩと出力電圧ＶＯを差動で受ける差動入力段と、差動入力段の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して入力電圧ＶＩに応じた出力電圧ＶＯを出力端子２より出力する出力増幅段１１０と、入力電圧ＶＩと出力電圧ＶＯとの電位差を検出して、該電位差に応じてカレントミラー１３０又は１４０の電流制御を行う電流制御回路を備えている。図１０の出力回路は、図１の出力回路において電流制御回路１２０の接続先を変更し、第１の浮遊電流源回路１５０を変更した構成である。差動入力段の第１の差動段１７０、第１のカレントミラー（Ｐｃｈカレントミラー）１３０、第２のカレントミラー（Ｎｃｈカレントミラー）１４０、第２の浮遊電流源回路１６０、及び、出力増幅段１１０の構成は図１と同様である。

図１０の電流制御回路は、電流源１２３の電流Ｉ５（ソース電流）を、第１の浮遊電流源回路１５０を介して第２のカレントミラー１４０の入力側の電流（Ｎｃｈトランジスタ１４１のドレイン電流）に加算結合して電流値を増加させることにより、出力端子２の充電動作を加速させる構成とされる。あるいは、電流源１２４の電流Ｉ６（シンク電流）を、第１の浮遊電流源回路１５０を介して第１のカレントミラー１３０の入力側の電流（Ｐｃｈトランジスタ１３１のドレイン電流）に加算結合して電流値を増加させることにより、出力端子２の放電動作を加速させる構成とされる。このような第１の浮遊電流源回路１５０を介してカレントミラー１３０の入力側の電流を増加させる電流制御回路を電流制御回路１２０’とする。

電流制御回路１２０’に好適な第１の浮遊電流源回路１５０として、図１０の第１の浮遊電流源回路１５０は、ノードＮ２、Ｎ４間に並列接続されたＰｃｈトランジスタ１５４及びＮｃｈトランジスタ１５５よりなる浮遊電流源で構成され、Ｐｃｈトランジスタ１５４、１５５のそれぞれのゲートにはバイアス電圧ＢＰ３、ＢＮ３が供給される。電流制御回路１２０’に対応する第１の浮遊電流源回路１５０は、ノードＮ２又はノードＮ４の電位変動によりノードＮ２、Ｎ４間の電流が変動する浮遊電流源回路で構成される。

電流制御回路１２０’は、図１の電流制御回路１２０と接続先が異なるだけで構成素子は同じである。したがって電流制御回路１２０’の素子番号は、便宜上、図１の電流制御回路１２０と同じ素子番号を用いる。電流制御回路１２０との相違点としては、電流制御回路１２０’において、Ｐｃｈトランジスタ１０５が、第１の電源端子Ｅ１と差動入力段のノードＮ２間に電流源１２３と直列形態で接続され、Ｎｃｈトランジスタ１０６が、第２の電源端子Ｅ２と差動入力段のノードＮ４間に電流源１２４と直列形態で接続される。なお、電流制御回路１２０と同様に、Ｐｃｈトランジスタ１０５と電流源１２３の接続順、及び、Ｎｃｈトランジスタ１０６と電流源１２４の接続順が入れ替わってもよい。また、電流制御回路１２０’についても、図１の電流制御回路１２０において可能な素子の置き換えが適用できる。

図１０において、電流制御回路１２０’は、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して大きく変化するときに動作して、ＶＩ−ＶＯ＞Ｖｔｎ＞０（ただし、ＶｔｎはＮｃｈトランジスタ１０３の閾値電圧）のとき、差動入力段のＰｃｈカレントミラー１３０の入力端（ノードＮ２）に、電流源１２３からの電流Ｉ５を供給する。電流Ｉ５は、第１の浮遊電流源回路１５０へ入力される側の電流に結合され、第１の浮遊電流源回路１５０を介してＮｃｈカレントミラー１４０の入力電流に加算され、この結果、出力端子２の充電動作を加速させる。

電流制御回路１２０’は、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して低電位側に大きく変化し、ＶＩ−ＶＯ＜Ｖｔｐ＜０（ただし、ＶｔｐはＰｃｈトランジスタ１０４の閾値電圧）のとき、差動入力段のＮｃｈカレントミラー１４０の入力端（ノードＮ４）から電流源１２４の電流Ｉ６を引き抜く（シンク電流をノードＮ４に供給する）。電流Ｉ６は、第１の浮遊電流源回路１５０から出力される側の電流に結合され、第１の浮遊電流源回路１５０を介してＰｃｈカレントミラー１４０の入力電流に加算結合され、この結果、出力端子２の放電動作を加速させる。

図１０に示した本実施例の出力回路の動作について以下に説明する。なお、出力安定状態における電流源１１３、１２３、１２４の電流をＩ１、Ｉ５、Ｉ６とし、浮遊電流源（１５４、１５５）の合計電流をＩ３、浮遊電流源（１５２、１５３）の合計電流をＩ４（＝Ｉ３）とする。また入力電圧ＶＩはステップ電圧とする。

図１０の出力回路において、電流制御回路１２０’の制御を受けない通常の差動増幅動作は、入力電圧ＶＩが出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、ノードＮ１とＮ３の電位が低下し、出力増幅段１１０による出力端子２の充電作用が生じる。また、入力電圧ＶＩが出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、ノードＮ１とＮ３の電位が上昇し、出力増幅段１１０による出力端子２の放電作用が生じる。このときの動作は、図１の出力回路における、電流制御回路１２０の制御を受けない通常の差動増幅動作と同じであり、詳細は図１の説明が参照される。

次に、電流制御回路１２０’の動作を説明する。電流制御回路１２０’の動作は、電流制御回路１２０’の制御を受けない通常の差動増幅動作への追加の作用となる。入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して第１の電源端子Ｅ１（高電圧）側へ大きく変化し、Ｎｃｈトランジスタ１０３のゲート・ソース間電圧が、その閾値電圧Ｖｔｎを超えたときたとき、すなわち、出力電圧ＶＯと第１の電源端子Ｅ１の電圧ＶＥ１との電圧差が、入力電圧ＶＩと第１の電源端子Ｅ１の電圧ＶＥ１との電圧差と比較して、Ｎｃｈトランジスタ１０３の閾値電圧Ｖｔｎを超えたとき（ＶＩ−ＶＯ＞Ｖｔｎ＞０）、Ｎｃｈトランジスタ１０３がオンとなり、Ｎｃｈトランジスタ１０３のドレインと電流源１２１の接続点３の電圧が引き下げられ、Ｐｃｈトランジスタ１０５がオンとなる。

これにより、電流源１２３の電流Ｉ５が、オン状態のＰｃｈトランジスタ１０５を介して、Ｐｃｈカレントミラー１３０の入力端（ノードＮ２）に供給される。このとき、Ｐｃｈトランジスタ１０４はオフ状態とされ、Ｐｃｈトランジスタ１０４のドレインと電流源１２２の接続点４の電圧は、第２の電源端子Ｅ２の電圧とされ、Ｎｃｈトランジスタ１０６はオフ状態とされる。

なお、図１０の出力回路は、電流制御回路１２０’の制御を受けない通常の差動増幅動作において、入力電圧ＶＩが出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の減少及び増加）により、ノードＮ１とＮ３の電位が低下し、出力増幅段１１０による出力端子２の充電作用が生じる。この差動増幅動作に加えて、電流制御回路１２０’において、電流源１２３の電流Ｉ５がノードＮ２に供給されると、ノードＮ２の電位が上昇し、浮遊電流源（１５４、１５５）のＰｃｈトランジスタ１５４のゲート・ソース間電圧（絶対値）が拡大する。このため、電流Ｉ５は、Ｐｃｈトランジスタ１５４を介してノードＮ４に供給され、Ｎｃｈカレントミラー１４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）が増加する。このとき、Ｎｃｈトランジスタ１４１、１４２の共通ゲート（ノードＮ４）の電位が上昇し、Ｎｃｈカレントミラー１４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）が増加する。これにより、ノードＮ３に対する放電作用が強まり、ノードＮ３の電位は更に低下する。また、ノードＮ３の電位の低下により、浮遊電流源（１５２、１５３）のＮｃｈトランジスタ１５３のゲート・ソース間電圧が拡大し、Ｎｃｈトランジスタ１５３に流れるドレイン電流が増加する。これにより、ノードＮ１に対する放電作用も強まり、ノードＮ１の電位も更に低下する。

また、電流源１２３の電流Ｉ５がノードＮ２に供給され、ノードＮ２の電位が上昇すると、ノードＮ２にゲートが共通接続されたＰｃｈトランジスタ１３１、１３２のゲート・ソース間電圧（絶対値）が減少し、Ｐｃｈカレントミラー１３０の出力電流（Ｐｃｈトランジスタ１３２のドレイン電流）が減少する。したがって、ノードＮ１の電位の低下は、Ｐｃｈカレントミラー１３０の出力電流の減少によっても後押しされる。

この結果、ノードＮ１とＮ３の電位の低下が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）が更に拡大し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は速やかに減少し、出力端子２の出力電圧ＶＯの上昇が速くなる。すなわち、電流制御回路１２０’より、電流源１２３の電流Ｉ５が、Ｐｃｈカレントミラー１３０の入力端（ノードＮ２）から浮遊電流源（１５４、１５５）へ流れる電流（Ｐｃｈカレントミラー１３０の入力側の電流）に結合され、浮遊電流源（１５４、１５５）を介して、Ｎｃｈカレントミラー１４０の入力電流に加算結合されることにより、出力端子２の充電動作が加速され、出力電圧ＶＯの上昇が速くなる。

なお、出力信号ＶＯが入力電圧ＶＩに近づき、その電圧差がＮｃｈトランジスタ１０３の閾値電圧以下に小さくなると、すなわち、出力電圧ＶＯと第１の電源端子電圧ＶＥ１との電圧差が、入力電圧ＶＩと第１の電源端子電圧ＶＥ１との電圧差と比較して、Ｎｃｈトランジスタ１０３の閾値電圧Ｖｔｎ以下に小さくなると（ＶＩ−ＶＯ≦Ｖｔｎ）、Ｎｃｈトランジスタ１０３はオフとなり、接続点３の電位が上昇して、Ｐｃｈトランジスタ１０５がオフとなり、ノードＮ２への電流Ｉ５の供給は停止され、出力端子２の充電加速作用も停止される。

この後は、電流制御回路１２０’の制御を受けない通常の差動増幅動作に移行して出力端子２の充電動作が行われ、出力電圧ＶＯが入力電圧ＶＩに到達すると出力安定状態となる。

一方、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化し、Ｐｃｈトランジスタ１０４のゲート・ソース間電圧の絶対値が、その閾値電圧（絶対値）を超えたとき、すなわち、出力電圧ＶＯと第２の電源端子Ｅ２の電圧ＶＥ２との電圧差が、入力電圧ＶＩと第２の電源端子Ｅ２の電圧ＶＥ２との電圧差と比較して、Ｐｃｈトランジスタ１０４の閾値電圧Ｖｔｐの絶対値を超えたとき（ＶＩ−ＶＯ＜Ｖｔｐ＜０、すなわち、｜ＶＩ−ＶＯ｜＞｜Ｖｔｐ｜）、Ｐｃｈトランジスタ１０４がオンとなり、接続点４の電圧が引き上げられ、Ｎｃｈトランジスタ１０６がオンとなる。

これにより、電流源１２４の電流Ｉ６（シンク電流）がＮｃｈカレントミラー１３０の入力端（ノードＮ４）から電流制御回路１２０’側へ吸い込まれる。このとき、Ｎｃｈトランジスタ１０３はオフとされ、接続点３は第１の電源端子Ｅ１の電圧とされ、Ｐｃｈトランジスタ１０５はオフとされる。

なお、図１０の出力回路は、電流制御回路１２０’の制御を受けない通常の差動増幅動作において、入力電圧ＶＩが出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の増加及び減少）により、ノードＮ１とＮ３の電位が上昇し、出力増幅段１１０による出力端子２の放電作用が生じる。この差動増幅動作に加えて、電流制御回路１２０’の電流源１２４の電流Ｉ６がノードＮ４から吸い込まれると、ノードＮ４の電位が低下し、浮遊電流源（１５４、１５５）のＮｃｈトランジスタ１５５のゲート・ソース間電圧が拡大する。このため、電流Ｉ６が、Ｎｃｈトランジスタ１５５を介してノードＮ２から吸い込まれ、Ｐｃｈカレントミラー１３０の入力電流（Ｐｃｈトランジスタ１３１のドレイン電流）が増加する。このとき、Ｐｃｈトランジスタ１３１、１３２の共通ゲート（ノードＮ２）の電位が低下し、Ｐｃｈカレントミラー１３０の出力電流（Ｐｃｈトランジスタ１３２のドレイン電流）が増加する。これにより、ノードＮ１に対する充電作用が強まり、ノードＮ１の電位は更に上昇する。また、ノードＮ１の電位の上昇により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２のゲート・ソース間電圧が拡大し、Ｐｃｈトランジスタ１５２に流れるドレイン電流が増加する。これにより、ノードＮ３に対する充電作用が強まり、ノードＮ３の電位も更に上昇する。

また、電流源１２４の電流Ｉ６がノードＮ４から吸い込まれ、ノードＮ４の電位が低下すると、ノードＮ４にゲートが共通接続されたＮｃｈトランジスタ１４１、１４２のゲート・ソース間電圧が減少し、Ｎｃｈカレントミラー１４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）が減少する。したがって、ノードＮ３の電位の上昇は、Ｎｃｈカレントミラー１４０の出力電流の減少によっても後押しされる。

この結果、ノードＮ１とＮ３の電位の上昇が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）は速やかに減少し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は更に拡大し、出力端子２の出力電圧ＶＯの低下が速くなる。すなわち、電流制御回路１２０’より、電流源１２４の電流Ｉ６が、浮遊電流源（１５４、１５５）からＮｃｈカレントミラー１４０の入力端（ノードＮ４）へ流れる電流（Ｎｃｈカレントミラー１４０の入力側の電流）にシンク電流として結合され、浮遊電流源（１５４、１５５）を介して、Ｐｃｈカレントミラー１３０の入力電流に加算されることにより、出力端子２の放電動作が加速され、出力電圧ＶＯの低下が速くなる。

なお、出力信号ＶＯが入力電圧ＶＩに近づき、その電圧差（絶対値）がＰｃｈトランジスタ１０４の閾値電圧（絶対値）以下に小さくなると、すなわち、出力電圧ＶＯと第２の電源端子電圧ＶＥ２との電圧差が、入力電圧ＶＩと第２の電源端子電圧ＶＥ２との電圧差と比較して、Ｐｃｈトランジスタ１０４の閾値電圧Ｖｔｐの絶対値以下に小さくなると（｜ＶＩ−ＶＯ｜≦｜Ｖｔｐ｜）、Ｐｃｈトランジスタ１０４はオフとなり、接続点４の電圧が低下して、Ｎｃｈトランジスタ１０６がオフとなり、ノードＮ４からの吸い込み電流Ｉ６は停止され、出力端子２の放電加速作用も停止される。この後は、上記で説明した、電流制御回路１２０’の制御を受けない通常の差動増幅動作に移行して出力端子２の放電動作が行われ、出力電圧ＶＯが入力電圧ＶＩに到達すると出力安定状態となる。

以上より、電流制御回路１２０’は、入力電圧ＶＩと出力信号ＶＯの電圧差が大きいときに動作して、出力端子２の充電動作又は放電動作を加速させ、出力電圧ＶＯが入力電圧ＶＩに近づくと自動的に停止する。なお、入力電圧ＶＩの変化が小さく、入力電圧ＶＩと出力信号ＶＯの電圧差がトランジスタ１０３又は１０４の閾値電圧（絶対値）以下のときは、電流制御回路１２０’は動作しない。また、図１と同様に、電流制御回路１２０’が動作している間の出力端子２の充電動作及び放電動作は、Ｎｃｈ差動対とＰｃｈ差動対を共に備えた差動増幅器と同等動作のため、充電時と放電時の出力電圧波形の対称性が容易に実現できる。

なお、図１０の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図１０において、位相補償容量は、例えば、出力増幅段１１０のＰｃｈトランジスタ１０１、１０２の一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）と、出力端子２との間に設けてもよい。位相補償容量の接続に応じて、電流制御回路１２０’の電流源１２３、１２４の電流Ｉ５、Ｉ６を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性が実現できる。

また、図１０の出力回路は、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減され、回路面積も削減することができる。また、アイドリング電流（電流Ｉ１、Ｉ３、Ｉ４及び出力増幅段１１０のＰｃｈトランジスタ１０１、１０２の電流）を小さくして静消費電力を抑えても、電流制御回路１２０’の制御により、高速動作が可能であるため、低消費電力、高速駆動を実現することができる。

また、図１０の出力回路の各電源端子に供給される電源電圧については、図１と同様の設定や変更が可能である。例えば図１０の回路を、図２３（Ｂ）のＯＬＥＤドライバの出力レンジを駆動する出力回路として用いることや、図２３（Ａ）のＬＣＤドライバの出力レンジを駆動する出力回路として用いることも可能である。電源電圧の設定例の詳細は図１の説明が参照される。また、電流制御回路１２０’の第１、第２の電源端子の設定例についても、図１の電流制御回路１２０の場合と同様である。

＜実施例１１＞
次に本発明の第１１の実施例を説明する。図１１は、本発明の第１１の実施例の出力回路の構成を示す図である。図１１の出力回路は、図１０のカレントミラー１３０、１４０を、それぞれ図２と同様の低電圧カスコード・カレントミラー１３０’、１４０’に変更した構成である。電流制御回路は、図１０と同様に、第１の浮遊電流源回路１５０を介してカレントミラー１３０’又は１４０’の入力電流を増加させる電流制御回路１２０’を備える。カレントミラー１３０’、１４０’について、図２と同一の要素、素子には同一の参照符号が付され、電流制御回路１２０’について、図１０と同一の要素、素子には同一の参照符号が付されている。

図１１の出力回路の動作について以下に説明する。図１１の出力回路において、電流制御回路１２０’の制御を受けない通常の差動増幅動作は、入力電圧ＶＩが出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、ノードＮ１とＮ３の電位が低下し、出力増幅段１１０による出力端子２の充電作用が生じる。また、入力電圧ＶＩが出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、ノードＮ１とＮ３の電位が上昇し、出力増幅段１１０による出力端子２の放電作用が生じる。このときの動作は、図２の出力回路における、電流制御回路１２０の制御を受けない通常の差動増幅動作と同じであり、詳細は図２の説明が参照される。

次に、電流制御回路１２０’の動作を簡単に説明する。電流制御回路１２０’の動作は、電流制御回路１２０’の制御を受けない通常の差動増幅動作への追加の作用となる。電流制御回路１２０’の構成及び詳細な動作は図１０での説明と同様である。すなわち電流制御回路１２０’は、入力電圧ＶＩが出力電圧ＶＯに対して第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、電流源１２３の電流Ｉ５をＰｃｈカレントミラー１３０の入力端（ノードＮ２）に供給する。

なお、図１１の出力回路は、電流制御回路１２０’の制御を受けない通常の差動増幅動作において、入力電圧ＶＩが出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の減少及び増加）により、ノードＮ１とＮ３の電位が低下し、出力増幅段１１０による出力端子２の充電作用が生じる。この差動増幅動作に加えて、電流制御回路１２０’により、電流源１２３の電流Ｉ５がノードＮ２に供給されると、ノードＮ２の電位が上昇し、浮遊電流源（１５４、１５５）のＰｃｈトランジスタ１５４のゲート・ソース間電圧（絶対値）が拡大する。このため、電流Ｉ５は、Ｐｃｈトランジスタ１５４を介してノードＮ４に供給され、Ｎｃｈカレントミラー１４０’の入力電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）が増加する。このとき、Ｎｃｈトランジスタ１４１、１４２の共通ゲート（ノードＮ４）の電位が上昇し、Ｎｃｈカレントミラー１４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）が増加する。これにより、ノードＮ３に対する放電作用が強まり、ノードＮ３の電位は更に低下する。また、ノードＮ３の電位低下により、浮遊電流源（１５２、１５３）のＮｃｈトランジスタ１５３のゲート・ソース間電圧が拡大し、Ｎｃｈトランジスタ１５３に流れるドレイン電流が増加する。これにより、ノードＮ１に対する放電作用が強まり、ノードＮ１の電位も更に低下する。

また、電流源１２３の電流Ｉ５が、ノードＮ２に供給され、ノードＮ２の電圧が上昇すると、ノードＮ２にゲートが共通接続されたＰｃｈトランジスタ１３１、１３２のゲート・ソース間電圧（絶対値）が減少し、Ｐｃｈトランジスタ１３１、１３２のドレイン電流が減少する。したがって、ノードＮ１の電位の低下は、Ｐｃｈカレントミラー１３０’の出力電流（Ｐｃｈトランジスタ１３１、１３２のドレイン電流）の減少によっても後押しされる。

この結果、ノードＮ１とＮ３の電位の低下が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）が更に拡大し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は速やかに減少し、出力端子２の出力電圧ＶＯの上昇が速くなる。すなわち、電流制御回路１２０’より、電流源１２３の電流Ｉ５が、Ｐｃｈカレントミラー１３０’の入力端（ノードＮ２）から浮遊電流源（１５４、１５５）へ流れる電流（Ｐｃｈカレントミラー１３０’の入力側の電流）に結合され、浮遊電流源（１５４、１５５）を介して、Ｎｃｈカレントミラー１４０’の入力電流に加算されることにより、出力端子２の充電動作が加速され、出力電圧ＶＯの上昇が速くなる。

一方、電流制御回路１２０’は、入力電圧ＶＩが出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、電流源１２４の電流Ｉ６をＮｃｈカレントミラー１４０’の入力端（ノードＮ４）から吸い込む。

なお、図１１の出力回路は、電流制御回路１２０’の制御を受けない通常の差動増幅動作において、入力電圧ＶＩが出力電圧ＶＯに対して、第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、Ｎｃｈ差動対の出力電流の変化（Ｎｃｈトランジスタ１１１、１１２のドレイン電流の増加及び減少）により、ノードＮ１とＮ３の電位が上昇し、出力増幅段１１０による出力端子２の放電作用が生じる。この差動増幅動作に加えて、電流制御回路１２０’により、電流源１２４の電流Ｉ６がノードＮ４から吸い込まれると、ノードＮ４の電圧が低下し、浮遊電流源（１５４、１５５）のＮｃｈトランジスタ１５５のゲート・ソース間電圧が拡大する。このため、電流Ｉ６が、Ｎｃｈトランジスタ１５５を介してノードＮ２から吸い込まれ、Ｐｃｈカレントミラー１３０’の入力電流（Ｐｃｈトランジスタ１３１、１３３のドレイン電流）が増加する。このとき、Ｐｃｈトランジスタ１３１、１３２の共通ゲート（ノードＮ２）の電位が低下し、Ｐｃｈカレントミラー１３０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）が増加する。これにより、ノードＮ１に対する充電作用が強まり、ノードＮ１の電位は更に上昇する。また、ノードＮ１の電位上昇により、浮遊電流源（１５２、１５３）のＰｃｈトランジスタ１５２のゲート・ソース間電圧（絶対値）が拡大し、Ｐｃｈトランジスタ１５２に流れるドレイン電流が増加する。これにより、ノードＮ３に対する充電作用が強まり、ノードＮ３の電位も更に上昇する。

また、電流源１２４の電流Ｉ６がノードＮ４から吸い込まれ、ノードＮ４の電位が低下すると、ノードＮ４にゲートが共通接続されたＮｃｈトランジスタ１４１、１４２のゲート・ソース間電圧が減少し、Ｎｃｈカレントミラー１４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）が減少する。したがって、ノードＮ３の電位の上昇は、Ｎｃｈカレントミラー１４０’の出力電流の減少によっても後押しされる。

この結果、ノードＮ１とＮ３の電位上昇が促進され、出力増幅段１１０のＰｃｈトランジスタ１０１のゲート・ソース間電圧（絶対値）は速やかに減少し、出力増幅段１１０のＮｃｈトランジスタ１０２のゲート・ソース間電圧は更に拡大し、出力端子２の出力電圧ＶＯの低下が速くなる。すなわち、電流制御回路１２０’より、電流源１２４の電流Ｉ６が、浮遊電流源（１５４、１５５）からＮｃｈカレントミラー１４０’の入力端（ノードＮ４）へ流れる電流（Ｎｃｈカレントミラー１４０’の入力側の電流）にシンク電流として結合され、浮遊電流源（１５４、１５５）を介して、Ｐｃｈカレントミラー１３０’の入力電流に加算されることにより、出力端子２の放電動作が加速され、出力電圧ＶＯの低下が速くなる。

なお、出力端子２の充電時、放電時ともに、出力信号ＶＯが入力電圧ＶＩに近づき、その電圧差がＮｃｈトランジスタ１０３、Ｐｃｈトランジスタ１０４の閾値電圧（絶対値）よりも小さくなると、Ｎｃｈトランジスタ１０３、Ｐｃｈトランジスタ１０４はオフとなり、ノードＮ２への電流Ｉ５の供給、又は、ノードＮ４からの電流Ｉ６の吸い込みは停止され、出力端子２の充電又は放電の加速作用も停止される。この後は、電流制御回路１２０’の制御を受けない通常の差動増幅動作に移行して、出力電圧ＶＯが入力電圧ＶＩに到達すると出力安定状態となる。

以上のように、図１１の出力回路においても、電流制御回路１２０’は、入力電圧ＶＩと出力信号ＶＯの電圧差が大きいときに動作して、出力端子２の充電動作又は放電動作を加速させ、出力電圧ＶＯが入力電圧ＶＩに近づくと自動的に停止する。

なお、入力電圧ＶＩの変化が小さく、入力電圧ＶＩと出力信号ＶＯの電圧差がトランジスタ１０３又は１０４の閾値電圧（絶対値）以下のときは、電流制御回路１２０’は動作しない。また、図１０と同様に、電流制御回路１２０’が動作している間の出力端子２の充電動作及び放電動作は、Ｎｃｈ差動対とＰｃｈ差動対を共に備えた差動増幅器と同等動作のため、充電時と放電時の出力電圧波形の対称性が容易に実現できる。

なお、図１１の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図１１において、位相補償容量は、例えば、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）と出力端子２間や、Ｎｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）と出力端子２との間の一方又は両方に設けることができる。あるいは出力増幅段１１０のＰｃｈトランジスタ１０１、１０２の一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）との間に設けてもよい。位相補償容量の接続に応じて、電流制御回路１２０’の電流源１２３、１２４の電流Ｉ５、Ｉ６を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性が実現できる。

また、図１１の出力回路は、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減され、回路面積も削減することができる。また、アイドリング電流（電流Ｉ１、Ｉ３、Ｉ４及び出力増幅段１１０のＰｃｈトランジスタ１０１、１０２の電流）を小さくして静消費電力を抑えても、電流制御回路１２０’の制御により、高速動作が可能であるため、低消費電力、高速駆動を実現することができる。各電源端子に供給される電源電圧については、図１と同様の設定又は変更が可能であり、図１の説明が参照される。

＜実施例１２＞
次に本発明の第１２の実施例を説明する。図１２は、本発明の第１２の実施例の出力回路の構成を示す図である。なお、図１２において、図１１と同一の要素、素子には同一の参照符号が付されている。図１２の出力回路は、図１１の出力回路において電流制御回路１２０’の接続先を変更した構成である。又は、図１２の出力回路は、図３の出力回路において電流制御回路１２０を電流制御回路１２０’に置き換えた構成である。図１２において、電流制御回路１２０’の電流源１２３は、Ｐｃｈトランジスタ１０５を介してＰｃｈカレントミラー１３０’のトランジスタ１３１、１３３の接続点（ノードＮ６）に接続され、電流源１２４は、Ｎｃｈトランジスタ１０６を介してＮｃｈカレントミラー１４０’のトランジスタ１４１、１４３の接続点（ノードＮ８）に接続される。その他の構成は図１１と同様である。

図１１と同様に図１２においても、電流制御回路１２０’の制御を受けない通常の差動増幅動作では、入力電圧ＶＩが出力電圧ＶＯに対して、第１の電源端子Ｅ１（高電圧）側へ大きく変化したとき、ノードＮ１とＮ３の電位が低下し、出力増幅段１１０による出力端子２の充電作用が生じる。この差動増幅動作に加えて、電流制御回路１２０’より、電流源１２３の電流Ｉ５がノードＮ６に供給されると、ノードＮ６の電位が上昇し、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧が拡大する。このため、電流Ｉ５はＰｃｈトランジスタ１３３を介してノードＮ２に供給され、ノードＮ２の電位が上昇する。また、ノードＮ２の電位の上昇により、浮遊電流源（１５４、１５５）のＰｃｈトランジスタ１５４のゲート・ソース間電圧（絶対値）が拡大する。これにより、電流Ｉ５は、Ｐｃｈトランジスタ１５４を介してノードＮ４に供給され、Ｎｃｈカレントミラー１４０’の入力電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）が増加する。すなわち、ノードＮ６への電流Ｉ５の供給は、図１１のノードＮ２への電流Ｉ５の供給と同様の作用となる。したがって、出力端子２の充電動作が加速される。

また、図１２において、電流制御回路１２０’の制御を受けない通常の差動増幅動作では、入力電圧ＶＩが出力電圧ＶＯに対して第２の電源端子Ｅ２（低電圧）側へ大きく変化したとき、ノードＮ１とＮ３の電位が上昇し、出力増幅段１１０による出力端子２の放電作用が生じる。この差動増幅動作に加えて、電流源１２４の電流Ｉ６がノードＮ８から吸い込まれると、ノードＮ８の電位が低下し、Ｎｃｈトランジスタ１４３のゲート・ソース間電圧が拡大する。このため、ノードＮ４からＮｃｈトランジスタ１４３を介して電流Ｉ６が吸い込まれ、ノードＮ４の電位が低下する。また、ノードＮ４の電位の低下により、浮遊電流源（１５４、１５５）のＮｃｈトランジスタ１５５のゲート・ソース間電圧が拡大する。このため、電流Ｉ６が、Ｎｃｈトランジスタ１５５を介してノードＮ２から吸い込まれ、Ｐｃｈカレントミラー１３０’の入力電流（Ｐｃｈトランジスタ１３１、１３３のドレイン電流）が増加する。すなわち、ノードＮ８からの電流Ｉ６の吸い込みは、図１１のノードＮ４からの電流Ｉ６の吸い込みと同様の作用となる。したがって、出力端子２の放電動作が加速される。

以上より、図１２の出力回路は、図１１と同等作用であり、図１１と同様の特性となる。なお、図１１と図１２の出力回路は、電流制御回路１２０’の電流源１２３、１２４からの電流Ｉ５、Ｉ６をカレントミラー１３０’、１４０’の入力側の電流に結合する位置が異なるが、どちらも電流結合した位置から浮遊電流源（１５４、１５５）を介した反対側のカレントミラーの入力側の電流を増加させる作用により、出力端子２の充電動作及び放電動作の加速を実現している。

＜実施例１３＞
次に本発明の第１３の実施例を説明する。図１３は、本発明の第１３の実施例の出力回路の構成を示す図である。なお、図１３において、図１０と同一の要素、素子には同一の参照符号が付されている。図１３の出力回路は、図１０の出力回路において、Ｐｃｈ差動段を第２の差動段１８０として追加し、入力ダイナミックレンジを拡大したものである。なお図１３の出力回路は、図４の出力回路において電流制御回路１２０を電流制御回路１２０’に置き換えた構成でもある。第２の差動段１８０は、図４の差動段１８０と同じ構成及び同じ接続で、図４の説明が参照される。

図１３の出力回路は、Ｎｃｈ差動対及びＰｃｈ差動対を共に備えた構成に、電流制御回路１２０が付加された出力回路である。図１０の出力回路と比較して、素子数削減による省面積効果はないが、電流制御回路１２０’を備えたことにより、出力端子２の充電動作及び放電動作の高速化が可能になる。そして、図１０と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力の低減が可能になる。

なお、図１３の出力回路の電流制御回路１２０’と、図２５の関連技術の制御回路９０（トランジスタ９３−１、９３−２、電流源９１、９２、及び差動入力段５０のトランジスタ６５、６６、補助電流源５３、５４）とは、追加電流の供給及び吸い込み作用の接続先が異なる。図１３の電流制御回路１２０’は、追加電流（電流Ｉ５、Ｉ６）の接続先をカレントミラー１３０、１４０の入力側端子（ノードＮ２、Ｎ４）としている。

＜実施例１４＞
次に本発明の第１４の実施例を説明する。図１４は、本発明の第１４の実施例の出力回路の構成を示す図である。なお、図１４において、図１１と同一の要素、素子には同一の参照符号が付されている。図１４の出力回路は、図１１の出力回路において、Ｐｃｈ差動段を第２の差動段１８０として追加し、入力ダイナミックレンジを拡大したものである。なお図１４の出力回路は、図５の出力回路において電流制御回路１２０を電流制御回路１２０’に置き換えた構成でもある。第２の差動段１８０は、図５の差動段１８０と同じ構成及び同じ接続で、図５の説明が参照される。

図１４の出力回路は、Ｎｃｈ差動対及びＰｃｈ差動対を共に備えた構成に、電流制御回路１２０’が付加された出力回路である。電流制御回路１２０’以外の構成は、特許文献２（特開平０６−３２６５２９号公報）の図１が参照される。特許文献２の図１の差動増幅器に対応し、出力端子を反転入力端子へ帰還接続したボルテージフォロワの構成である。図１３の出力回路は、図１１の出力回路と比較して、素子数削減による省面積効果はないが、電流制御回路１２０’を備えたことにより、出力端子２の充電動作及び放電動作の高速化が可能になる。また、図１１と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力の低減が可能になる。電流制御回路１２０’は、追加電流（電流Ｉ５、Ｉ６）の接続先をカレントミラー１３０、１４０の入力側端子（ノードＮ２、Ｎ４）としている。

なお、本発明の第１２の実施例の変形例として、図１２の出力回路に、第２の差動段１８０を追加することもできる。この場合、図１４の出力回路と同等の性能を有する。

＜実施例１５＞
次に本発明の第１５の実施例を説明する。図１５は、本発明の第１５の実施例の出力回路の構成を示す図である。なお、図１５において、図１０と同一の要素、素子には同一の参照符号が付されている。図１５の出力回路は、図１０の出力回路において、第１の差動段１７０を第２の差動段１８０に置き換えた構成である。又は、図１５の出力回路は、図６の出力回路において電流制御回路１２０を電流制御回路１２０’に置き換えた構成である。第２の差動段１８０は、図６の差動段１８０と同じ構成及び同じ接続で、図６の説明が参照される。

図１５の出力回路は、差動段の作用がＮｃｈ差動対からＰｃｈ差動対の作用に変わるだけで、電流制御回路１２０’の作用は、図１０と同様である。したがって、本実施例も図１０の出力回路と同様の性能を有する。

なお、図１５の出力回路における各電源端子の供給電圧については、図６と同様の設定や変更が可能である。例えば図１５の構成を、図２３（Ａ）のＬＣＤドライバの負極出力レンジを駆動する出力回路として用いることも可能である。電源電圧の設定例の詳細は図６の説明が参照される。

また、図１１、図１２に示した第１１、第１２の実施例の変形例として、第１５の実施例と同様、第１の差動段１７０を第２の差動段１８０に置き換え、差動対の導電型を変更することが可能である。

＜実施例１６＞
次に本発明の第１６の実施例を説明する。図１６は、本発明の第１６の実施例の出力回路の構成を示す図である。なお、図１６において、図１１と同一の要素、素子には同一の参照符号が付されている。図１６の出力回路は、図１１の出力回路において、電流制御回路１２０’を一部変更した構成である。図１６の電流制御回路１２０’では、図１０の電流源１２１をダイオード接続のＰｃｈトランジスタ１２１に置き換え、電流源１２２をダイオード接続のＮｃｈトランジスタ１２２に置き換えている。また、図１６の出力回路は、図７の出力回路において電流制御回路１２０を電流制御回路１２０’に置き換えた構成でもある。

図１６の電流制御回路１２０’において、負荷素子１２１は、トランジスタ１０３がオフしたときに、トランジスタ１０５のゲート（接続点３）を第１の電源端子Ｅ１（高電圧）側へ変化させ、カレントミラー１４０の入力側の電流への電流Ｉ５の加算を停止させる作用を担っている。また、負荷素子１２２は、トランジスタ１０４がオフしたときに、トランジスタ１０６のゲート（接続点４）を第２の電源端子Ｅ２（低電圧）側へ変化させ、カレントミラー１３０の入力側の電流への電流Ｉ６の加算を停止させる作用を担っている。

図１０の電流制御回路１２０’は、負荷素子１２１、１２２を電流源とした構成であるが、図１６のようなダイオード接続トランジスタで構成しても同様の作用を実現できる。このとき、ダイオード接続のトランジスタ１２１、１２２は、トランジスタ１０５、１０６よりも、それぞれ閾値電圧（絶対値）が小さくなるように構成される。また、図示しないが、負荷素子１２１、１２２を抵抗素子で構成してもよい。

なお、電流制御回路１２０’において、負荷素子１２１、１２２を電流源からダイオード接続のトランジスタへ変更した構成は、図１０〜図１５の出力回路の電流制御回路１２０’にも適用できる。

＜実施例１７＞
次に本発明の第１７の実施例を説明する。図１７は、本発明の第１７の実施例の出力回路の構成を示す図である。なお、図１７において、図１０と同一の要素、素子には同一の参照符号が付されている。図１７の出力回路は、図１０の出力回路において、同一導電型の差動段を複数個（Ｎ個）（１７０−１、１７０−２、…、１７０−Ｎ）備えた構成である。また、図１７の出力回路は、図８の出力回路において電流制御回路１２０を電流制御回路１２０’に置き換えた構成でもある。複数個（１７０−１、１７０−２、…、１７０−Ｎ）の差動段は図８と同じ構成で、図８の説明が参照される。図１７の出力回路においても、Ｎ個の入力電圧ＶＩ−１、ＶＩ−２、…、ＶＩ−Ｎに対して、出力端子２の出力電圧ＶＯとして、Ｎ個の入力電圧の平均電圧
ＶＯ＝（（ＶＩ−１）＋（ＶＩ−２）＋…＋（ＶＩ−Ｎ））／Ｎ）
を出力することができる。

図１７の出力回路においても、電流制御回路１２０’は、入力電圧ＶＩ−１と出力電圧ＶＯの電圧差が大きいときに動作して、出力端子２の充電動作又は放電動作を加速させる作用を有する。なお、Ｎ個の入力電圧（ＶＩ＿１、ＶＩ−２、…、ＶＩ−Ｎ）間の電圧差は、Ｎ個の差動対をなすトランジスタの閾値電圧より十分小さいことが好ましい。

図１７と同様に、図１１〜図１６の出力回路において、同一導電型の差動段を複数個備えた構成に変更することができる。

＜実施例１８＞
次に本発明の第１８の実施例を説明する。図１８は、本発明の第１８の実施例の出力回路の構成を示す図である。図１８の出力回路は、図１１の出力回路において、Ｎｃｈカレントミラー１４０’を削除し、代わりに、図１０に示したＮｃｈカレントミラー１４０を備えた構成である。Ｎｃｈカレントミラー１４０’とＮｃｈカレントミラー１４０は同様の作用を有しており、置き換えが可能である。なお、図１２の出力回路においても、Ｎｃｈカレントミラー１４０’を図１０のＮｃｈカレントミラー１４０に置換することができる。但し、その場合には、電流制御回路１２０’の電流源１２４の電流Ｉ６はノードＮ４に供給される。また、第１の差動段１７０の代わりに、第２の差動段１８０のみを備え、カレントミラーが低電圧カスコード・カレントミラー１３０’、１４０’で構成された出力回路については、Ｐｃｈカレントミラー１３０’（図１１、図１２）をＰｃｈカレントミラー１３０（図１０）に置換してもよい。

＜実施例１９＞
次に本発明の第１９の実施例を説明する。本実施例では、本発明に係る出力回路を回路シミュレーションした。図１９及び図２０は、本発明の第１９の実施例として、回路シミュレーションに用いた出力回路の構成を示す図である。図１９及び図２０の構成は、それぞれ図２及び図１１に示した出力回路において、位相補償容量Ｃ１が、Ｎｃｈカレントミラー１４０’のＮｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）と出力端子２間に接続されている。図１９及び図２０には、図示されないが、出力端子２には、データ線相当の負荷回路が接続されている（回路シミュレーションでは負荷回路を接続した状態でシミュレーションを行った）。

図２１は、図１９の出力回路における出力端子２の出力波形図のシミュレーション結果（過渡解析結果）を示す図である。第１、第３の電源端子Ｅ１、Ｅ３の電源電圧は１３．５Ｖ、第２、第４、第５の電源端子Ｅ２、Ｅ４、Ｅ５の電源電圧は０Ｖとしている。入力電圧ＶＩは図示していないが、１．５Ｖ−１２Ｖのステップ信号で、時刻ｔ０で１．５Ｖから１２Ｖ、又は、１２Ｖから１．５Ｖへ変化している。

図２１の出力波形ＶＯ＿１は、入力電圧ＶＩの１．５Ｖから１２Ｖへの変化（立ち上がり）に対応しており、出力波形ＶＯ＿２は、入力電圧ＶＩの１２Ｖから１．５Ｖへの変化（立下り）に対応している。

出力波形ＶＯ＿１、ＶＯ＿２ともに、時刻ｔ０から時刻ｔａの間に電流制御回路１２０が動作したことにより、電圧変化が加速されて、出力波形の傾きが大きくなっている。時刻ｔａ以降は、電流制御回路１２０が停止し、通常の差動増幅動作に移行して変化している。なお、出力波形ＶＯ＿１、ＶＯ＿２の振幅に対して電流制御回路１２０が動作する電圧範囲（時間ｔ０−ｔａの電圧変動範囲）は、主に電流制御回路１２０のトランジスタ１０３、１０４の基板バイアス効果を含む閾値電圧の大きさに依存する。トランジスタ１０３、１０４の基板バイアス効果を含む閾値電圧を小さくすれば、電流制御回路１２０が動作する電圧範囲が広がり、電圧変化の加速期間も広がる。

図２１の出力波形ＶＯ＿１、ＶＯ＿２より、図１９の電流制御回路１２０による出力端子２の充電動作及び放電動作の加速効果が確認された。なお、図２０の出力回路における出力端子２の出力波形図のシミュレーション結果（過渡解析結果）についても、電流制御回路１２０’の電流Ｉ５、Ｉ６の調整により、図２１の出力波形とＶＯ＿１、ＶＯ＿２とほぼ同等の波形が実現できた。このため、図２０の電流制御回路１２０’による出力端子２の充電動作及び放電動作の加速効果も確認された。

また、差動段が単一導電型で構成され、位相補償容量Ｃ１も非対称な接続であっても、出力端子２の充電時及び放電時の波形対称性も実現できることが確認された。

＜実施例２０＞
図２２は、本発明の第２０の実施例の表示装置のデータドライバの要部構成を示す図である。図２２を参照すると、例えば図２４（Ａ）のデータドライバ９８０に対応している。図２２を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフト回路群（レベルシフタ群）８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、を含んで構成される。

出力回路群８０６の各出力回路は、図１乃至図２１を参照して説明した各実施例の出力回路を用いることができる。出力回路群８０６は、出力数に対応して、出力回路を複数個備えている。

シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフト回路群８０３に出力する。レベルシフト回路群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。デコーダ回路群８０５は、各出力毎に、参照電圧発生回路８０４で生成された参照電圧群から、レベル変換されたデジタルデータ信号に応じた参照電圧を選択する。出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、その参照電圧に対応した階調信号を増幅出力する。出力回路群８０６の出力端子群は表示装置のデータ線に接続されている。シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ（ＶＳＳ）〜１８Ｖ（ＶＤＤ））で構成され、対応する電源電圧が供給されている。

図１乃至図２１を参照して説明した各実施例、実施例の出力回路は、出力回路の出力端子に接続するデータ線の充電動作及び放電動作が加速され、充電時及び放電時の波形対称性が実現可能とされており、さらに面積、消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群８０６の各出力回路として好適な構成とされている。

本実施例によれば、低消費電力で高速駆動が可能なデータドライバ、表示装置を実現可能としている。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。例えば、本発明で用いた電流源は、ソースに所定の電源が供給され、ゲートに所定のバイアス電圧が供給されるトランジスタとしてよい。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

上記実施形態の全部又は一部は以下のように付記される（ただし、下記に限定されない）。なお、特許請求の範囲の請求項１−２０は特願２０１０−１３０８４８号の請求項１−２０に対応し（付記３１−５０）、請求項２１−４０は特願２０１０−１３０８４９号の請求項１−２０に対応する（付記５１−７０）。請求項４１は、請求項１と請求項２１を包括した請求項である（付記１）。

(付記１）
差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記入力端子の入力電圧と前記出力端子の出力電圧を差動で入力するトランジスタ対を備えた第１の差動対と、
前記第１の差動対を駆動する第１の電流源と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記電流制御回路は、
前記第１の電源端子に接続される第２の電流源を有し、前記出力端子の出力電圧と前記第１の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第１の電源端子の電圧との電圧差と比較して、予め定められた第１の所定値より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流、又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する第１の回路と、
前記第２の電源端子間に接続される第３の電流源を有し、前記出力端子の出力電圧と前記第２の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第２の電源端子の電圧との電圧差と比較して、予め定められた第２の所定値より大きいか否かに応じて、
前記第３の電流源を活性化させて前記第３の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流、又は前記第１の浮遊電流源回路から出力される側の電流の他方の電流に結合させるか、
前記第３の電流源を非活性化させる、
ように切替制御する第２の回路と、
のうち少なくとも一方を含む、ことを特徴とする出力回路。
(付記２）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子と前記第２のカレントミラーの間に接続される前記第２の電流源を有し、前記出力端子の出力電圧と前記第１の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第１の電源端子の電圧との電圧差と比較して、予め定められた第１の所定値より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第２のカレントミラーの入力側の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御し、
前記第２の回路が、
前記第２の電源端子と前記第１のカレントミラーの間に接続される前記第３の電流源を有し、前記出力端子の出力電圧と前記第２の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第２の電源端子の電圧との電圧差と比較して、予め定められた第２の所定値より大きいか否かに応じて、
前記第３の電流源を活性化させて前記第３の電流源からの電流を前記第１のカレントミラーの入力側の電流に結合させるか、
前記第３の電流源を非活性化させる、
ように切替制御する、ことを特徴とする付記１記載の出力回路。
(付記３）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子と前記第２のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第１のスイッチは、前記出力電圧と前記第１の電源端子の電圧との電圧差が、前記入力電圧と前記第１の電源端子の電圧との電圧差と比較して、前記第１の所定値より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第２の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第２のスイッチは、前記出力電圧と前記第２の電源端子の電圧との電圧差が、前記入力電圧と前記第２の電源端子の電圧との電圧差と比較して、前記第２の所定値より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記２記載の出力回路。
(付記４）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子に一端が共通に接続された第１の負荷素子及び前記第２の電流源と、
前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
前記第２の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
を備え、
前記第２の回路が、
前記第２の電源端子に一端が共通に接続された第２の負荷素子及び前記第３の電流源と、
前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第１導電型の第５のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
を備えている、ことを特徴とする付記２記載の出力回路。
(付記５）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記１乃至４のいずれか１に記載の出力回路。
(付記６）
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目トランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記１乃至５のいずれか１に記載の出力回路。
(付記７）
前記差動入力段は、
入力対が前記第１の差動対の入力対と共通接続され、出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第１の差動対と逆導電型のトランジスタ対を備えた第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
をさらに備えている、ことを特徴とする付記１乃至４のいずれか１に記載の出力回路。
(付記８）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続され、
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端同士子が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第２の差動対の出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記７記載の出力回路。
(付記９）
前記第１導電型の第４のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続され、
前記第２導電型の第６のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続されている、ことを特徴とする付記４乃至８のいずれか１に記載の出力回路。
(付記１０）
前記第１導電型の第４のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記６又は８記載の出力回路。
(付記１１）
前記第２導電型の第６のトランジスタの第２端子が、前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記５又は８記載の出力回路。
(付記１２）
前記第１の浮遊電流源回路が、電流源を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、ことを特徴とする付記１又は２記載の出力回路。
(付記１３）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子と前記第１のカレントミラーの間に接続される前記第２の電流源を有し、前記出力端子の出力電圧と前記第１の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第１の電源端子の電圧との電圧差と比較して、予め定められた第１の所定値より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第１のカレントミラーの入力側の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御し、
前記第２の回路が、
前記第２の電源端子と前記第２のカレントミラーの間に接続される前記第３の電流源を有し、前記出力端子の出力電圧と前記第２の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第２の電源端子の電圧との電圧差と比較して、予め定められた第２の所定値より大きいか否かに応じて、
前記第３の電流源を活性化させて前記第３の電流源からの電流を前記第２のカレントミラーの入力側の電流に結合させるか、
前記第３の電流源を非活性化させる、
ように切替制御する、ことを特徴とする付記１記載の出力回路。
(付記１４）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第１のスイッチは、前記出力電圧と前記第１の電源端子の電圧との電圧差が、前記入力電圧と前記第１の電源端子の電圧との電圧差と比較して、前記第１の所定値より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第２の電源端子と前記第２のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第２のスイッチは、前記出力電圧と前記第２の電源端子の電圧との電圧差が、前記入力電圧と前記第２の電源端子の電圧との電圧差と比較して、前記第２の所定値より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記１３記載の出力回路。
(付記１５）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子に一端が共通に接続された第１の負荷素子及び前記第２の電流源と、
前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第２導電型の第３のトランジスタと、
前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
を備え、
前記第２の回路が、
前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び前記第３の電流源と、
前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第１導電型の第５のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
を備えている、ことを特徴とする付記１３記載の出力回路。
(付記１６）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記１３乃至１５のいずれか１に記載の出力回路。
(付記１７）
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記１３乃至１６のいずれか１に記載の出力回路。
(付記１８）
前記差動入力段は、
入力対が前記第１の差動対の入力対と共通接続され、出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第１の差動対と逆導電型のトランジスタ対を備えた第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
をさらに備えている、ことを特徴とする付記１３乃至１５に記載の出力回路。
(付記１９）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続され、
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端同士子が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第２の差動対の出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記１８記載の出力回路。
(付記２０）
前記第１導電型の第４のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続され、
前記第２導電型の第６のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続されている、ことを特徴とする付記１５乃至１９のいずれか１に記載の出力回路。
(付記２１）
前記第１導電型の第４のトランジスタの第２端子が、前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記１６又は１９記載の出力回路。
(付記２２）
前記第２導電型の第６のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記１７又は１９記載の出力回路。
(付記２３）
前記第１及び第２の負荷素子が、それぞれ、電流源を含む、ことを特徴とする付記４又は１４に記載の出力回路。
(付記２４）
前記第１及び第２の負荷素子が、それぞれダイオードを含む、ことを特徴とする付記４又は１４に記載の出力回路。
(付記２５）
前記第１及び第２の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする付記４又は１４に記載の出力回路。
(付記２６）
前記入力端子に加えて、Ｎ−１個（だし、Ｎは２以上の整数）の入力端子をさらに備え、
前記差動入力段が、
前記第１の差動対及び前記第１の電流源に加えて、
前記第１の差動対と出力対が共通に接続された、前記第１の差動対と同一極性のＮ−１個の差動対と、
前記Ｎ−１個の差動対をそれぞれ駆動するＮ−１個の電流源と、
をさらに備え、
前記第１の差動対の入力対の一方は前記入力端子に接続され、
前記Ｎ−１個の差動対の入力対の一方は前記Ｎ−１個の入力端子にそれぞれ接続され、
前記Ｎ−１個の差動対の入力対の他方は、前記第１の差動対の入力対の他方と共通に前記出力端子に接続されている、ことを特徴とする付記４又は１４に記載の出力回路。
(付記２７）
前記第１の差動対のトランジスタ対が第１導電型である、ことを特徴とする付記１、２、７、１３、１５、１８、２６のいずれか１に記載の出力回路。
(付記２８）
前記第１の差動対のトランジスタ対が第２導電型である、ことを特徴とする付記１、２、７、１３、１５、１８、２６のいずれか１に記載の出力回路。
(付記２９）
前記第１の浮遊電流源回路が、
前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、ことを特徴とする付記１３又は１５記載の出力回路。
(付記３０）
参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、
前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、付記１乃至２８のいずれか１に記載の出力回路と、
を備えたデータドライバ、あるいは、該データドライバを備えた表示装置。
（付記３１）
差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記入力端子の入力電圧と前記出力端子の出力電圧を差動で入力するトランジスタ対を備えた第１の差動対と、
前記第１の差動対を駆動する第１の電流源と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記電流制御回路は、
前記第１の電源端子と前記第２のカレントミラーの間に接続される第２の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第１の所定値以上高いか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第２のカレントミラーの入力側の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する第１の回路と、
前記第２の電源端子と前記第１のカレントミラーの間に接続される第３の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、
前記入力電圧が前記出力電圧よりも予め定められた第２の所定値以上低いか否かに応じて、
前記第３の電流源を活性化させて前記第３の電流源からの電流を前記第１のカレントミラーの入力側の電流に結合させるか、
前記第３の電流源を非活性化させる、
ように切替制御する第２の回路と、
のうち少なくとも一方を含む、ことを特徴とする出力回路。
（付記３２）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子と前記第２のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第１のスイッチは、前記入力電圧が前記出力電圧よりも前記第１の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第２の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第２のスイッチは、前記入力電圧が前記出力電圧より前記第２の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記３１記載の出力回路。
（付記３３）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び前記第２の電流源と、
前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
前記第２の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
を備え、
前記第２の回路が、
前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び前記第３の電流源と、
前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第１導電型の第５のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
を備えている、ことを特徴とする付記３１記載の出力回路。
（付記３４）
差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子を備えた出力回路であって、
前記差動入力段は、
前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
前記第１の差動対を駆動する第１の電流源と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記出力端子と前記第４の電源端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記電流制御回路は、
前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び第２の電流源と、
前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
前記第２の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び第３の電流源と、
前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第１導電型の第５のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
を含む、ことを特徴とする出力回路。
（付記３５）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記３１乃至３４のいずれか１に記載の出力回路。
（付記３６）
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目トランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記３１乃至３５のいずれか１に記載の出力回路。
（付記３７）
前記差動入力段は、
入力対が前記第１の差動対の入力対と共通接続され、出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第１の差動対と逆導電型のトランジスタ対を備えた第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
をさらに備えている、ことを特徴とする付記３１乃至３４のいずれか１に記載の出力回路。
（付記３８）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続され、
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端同士子が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第２の差動対の出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記３７記載の出力回路。
（付記３９）
前記第１導電型の第４のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続され、
前記第２導電型の第６のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続されている、ことを特徴とする付記３３乃至３８のいずれか１に記載の出力回路。
（付記４０）
前記第１導電型の第４のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記３６又は３８記載の出力回路。
（付記４１）
前記第２導電型の第６のトランジスタの第２端子が、前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記３５又は３８記載の出力回路。
（付記４２）
前記第１及び第２の負荷素子が、それぞれ、電流源を含む、ことを特徴とする付記３３又は３４記載の出力回路。
（付記４３）
前記第１及び第２の負荷素子が、それぞれダイオードを含む、ことを特徴とする付記３３又は３４記載の出力回路。
（付記４４）
前記第１及び第２の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする付記３３又は３４記載の出力回路。
（付記４５）
前記入力端子に加えて、Ｎ−１個（だし、Ｎは２以上の整数）の入力端子をさらに備え、
前記差動入力段が、
前記第１の差動対及び前記第１の電流源に加えて、
前記第１の差動対と出力対が共通に接続された、前記第１の差動対と同一極性のＮ−１個の差動対と、
前記Ｎ−１個の差動対をそれぞれ駆動するＮ−１個の電流源と、
をさらに備え、
前記第１の差動対の入力対の一方は前記入力端子に接続され、
前記Ｎ−１個の差動対の入力対の一方は前記Ｎ−１個の入力端子にそれぞれ接続され、
前記Ｎ−１個の差動対の入力対の他方は、前記第１の差動対の入力対の他方とともに共通に前記出力端子に接続されている、ことを特徴とする付記３１又は３４記載の出力回路。
（付記４６）
前記第１の差動対のトランジスタ対が第１導電型である、ことを特徴とする付記３１、３４、３７、４５のいずれか１に記載の出力回路。
（付記４７）
前記第１の差動対のトランジスタ対が第２導電型である、ことを特徴とする付記３１、３４、３７、４５のいずれか１に記載の出力回路。
（付記４８）
前記第１の浮遊電流源回路が、電流源を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、ことを特徴とする付記３１又は３４記載の出力回路。
（付記４９）
参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、
前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、付記３１乃至４８のいずれか１に記載の出力回路と、
を備えたデータドライバ。
（付記５０）
付記４９記載のデータドライバを備えた表示装置。
（付記５１）
差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
前記第１の差動対を駆動する第１の電流源と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記電流制御回路は、
前記第１の電源端子と前記第１のカレントミラーの間に接続される第２の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第１の所定値以上高いか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第１のカレントミラーの入力側の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する第１の回路と、
前記第２の電源端子と前記第２のカレントミラーの間に接続される第３の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、
前記入力電圧が前記出力電圧よりも予め定められた第２の所定値以上低いか否かに応じて、
前記第３の電流源を活性化させて前記第３の電流源からの電流を前記第２のカレントミラーの入力側の電流に結合させるか、
前記第３の電流源を非活性化させる、
ように切替制御する第２の回路と、
のうち少なくとも一方を含む、ことを特徴とする出力回路。
（付記５２）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第１のスイッチは、前記入力電圧が前記出力電圧よりも前記第１の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第２の電源端子と前記第２のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第２のスイッチは、前記入力電圧が前記出力電圧より前記第２の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記５１記載の出力回路。
（付記５３）
前記電流制御回路において、
前記第１の回路が、
前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び前記第２の電流源と、
前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第２導電型の第３のトランジスタと、
前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
を備え、
前記第２の回路が、
前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び前記第３の電流源と、
前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第１導電型の第５のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
を備えている、ことを特徴とする付記５１記載の出力回路。
（付記５４）
差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
前記第１の差動対を駆動する第１の電流源と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記出力端子と前記第４の電源端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記電流制御回路は、
前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び第２の電流源と、
前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び第３の電流源と、
前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第１導電型の第５のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
を含む、ことを特徴とする出力回路。
（付記５５）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記５１乃至５４のいずれか１に記載の出力回路。
（付記５６）
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記５１乃至５５のいずれか１に記載の出力回路。
（付記５７）
前記差動入力段は、
入力対が前記第１の差動対の入力対と共通接続され、出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第１の差動対と逆導電型のトランジスタ対を備えた第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
をさらに備えている、ことを特徴とする付記５１乃至５４のいずれか１に記載の出力回路。
（付記５８）
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続され、
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端同士子が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第２の差動対の出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記５７記載の出力回路。
（付記５９）
前記第１導電型の第４のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続され、
前記第２導電型の第６のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続されている、ことを特徴とする付記５３乃至５７のいずれか１に記載の出力回路。
（付記６０）
前記第１導電型の第４のトランジスタの第２端子が、前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記５５又は５８記載の出力回路。
（付記６１）
前記第２導電型の第６のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする付記５６又は５８記載の出力回路。
（付記６２）
前記第１及び第２の負荷素子が、それぞれ、電流源を含む、ことを特徴とする付記５３又は５４記載の出力回路。
（付記６３）
前記第１及び第２の負荷素子が、それぞれダイオードを含む、ことを特徴とする付記５３又は５４記載の出力回路。
（付記６４）
前記第１及び第２の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする付記５３又は５４記載の出力回路。
（付記６５）
前記入力端子に加えて、Ｎ−１個（だし、Ｎは２以上の整数）の入力端子をさらに備え、
前記差動入力段が、
前記第１の差動対及び前記第１の電流源に加えて、
前記第１の差動対と出力対が共通に接続された、前記第１の差動対と同一極性のＮ−１個の差動対と、
前記Ｎ−１個の差動対をそれぞれ駆動するＮ−１個の電流源と、
をさらに備え、
前記第１の差動対の入力対の一方は前記入力端子に接続され、
前記Ｎ−１個の差動対の入力対の一方は前記Ｎ−１個の入力端子にそれぞれ接続され、
前記Ｎ−１個の差動対の入力対の他方は、前記第１の差動対の入力対の他方と共通に前記出力端子に接続されている、ことを特徴とする付記５１又は５４記載の出力回路。
（付記６６）
前記第１の差動対のトランジスタ対が第１導電型である、ことを特徴とする付記５１、５４、５７、６５のいずれか１に記載の出力回路。
（付記６７）
前記第１の差動対のトランジスタ対が第２導電型である、ことを特徴とする付記５１、５４、５７、６５のいずれか１に記載の出力回路。
（付記６８）
前記第１の浮遊電流源回路が、
前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、ことを特徴とする付記５１又は５４記載の出力回路。
（付記６９）
参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、
前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、付記５１乃至６８のいずれか１に記載の出力回路と、
を備えたデータドライバ。
（付記７０）
付記６９記載のデータドライバを備えた表示装置。

１ 入力端子
２ 出力端子
３、４ 接続点
８０ 第２の差動段
１０１、１０４、１０５ Ｐｃｈトランジスタ
１０２、１０３、１０６ Ｎｃｈトランジスタ
１１０ 出力増幅段
１１１、１１２ Ｎｃｈトランジスタ
１１３、１２３、１２４ 電流源
１１４、１１５ Ｐｃｈトランジスタ
１１６、１２１、１２２ 電流源
１２０、１２０’ 電流制御回路
１３０、１３０’ 第１のカレントミラー（Ｐｃｈカレントミラー）
１３１、１３２、１３３、１３４ Ｐｃｈトランジスタ
１４１、１４２、１４３、１４４ Ｎｃｈトランジスタ
１４０、１４０’ 第２のカレントミラー（Ｎｃｈカレントミラー）
１５０ 第１の浮遊電流源回路（第１の連絡回路）
１５１ 浮遊電流源
１５２ Ｐｃｈトランジスタ
１５３ Ｎｃｈトランジスタ
１６０ 第２の浮遊電流源回路（第２の連絡回路）
１７０ 第１の差動段
１８０ 第２の差動段
５００ 制御信号発生回路
５１０、５１１、５２０、５２１ スイッチ部
８０１ シフトレジスタ（ラッチアドレスセレクタ）
８０２ データレジスタ／ラッチ
８０３ レベルシフタ群
８０４ 参照電圧発生回路
８０５ デコーダ回路群
８０５Ｐ 正極デコーダ
８０５Ｎ 負極デコーダ
８０６ 出力回路群
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示パネル
９６１ 走査線
９６２ データ線
９６３ 表示素子
９６４ 画素スイッチ（薄膜トランジスタ：ＴＦＴ）
９６５ 液晶容量
９６６ 補助容量
９６７ 対向基板電極
９６９ 表示素子
９７０ ゲートドライバ
９７１ 液晶容量
９７２ 補助容量
９７３ 画素電極
９７４ 対向基板電極
９８０ データドライバ
９８１ 薄膜トランジスタ（ＴＦＴ）
９８２ 有機発光ダイオード
９８３ 補助容量
９８４、９８５ 電源端子

Claims (41)

1. 差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
   前記差動入力段は、
   前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
   前記第１の差動対を駆動する第１の電流源と、
   前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
   前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
   前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の連絡回路と、
   前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の連絡回路と、
   を備え、
   前記出力増幅段は、
   前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
   前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
   を備え、
   前記電流制御回路は、
   前記第１の電源端子側に接続される第２の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第１の所定値以上高いか否かに応じて、
   前記第２の電流源を活性化させ、前記第２及び第４のノードの一方のノードにて前記第２の電流源の出力端からの電流を加算した電流を、前記第２のカレントミラーの入力側の電流とするか、
   前記第２の電流源を非活性化させる、
   ように切替制御する第１の回路と、
   前記第２の電源端子側に接続される第３の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、
   前記入力電圧が前記出力電圧よりも予め定められた第２の所定値以上低いか否かに応じて、
   前記第３の電流源を活性化させ、前記第２及び第４のノードの他方のノードにて前記第３の電流源の出力端からの電流を加算した電流を、前記第１のカレントミラーの入力側の電流とするか、
   前記第３の電流源を非活性化させる、
   ように切替制御する第２の回路と、
   を含む、ことを特徴とする出力回路。
2. 前記電流制御回路において、
   前記第１の回路が、
   前記第１の電源端子と前記第２のカレントミラーの入力側の前記第４のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
   前記第１のスイッチは、前記入力電圧が前記出力電圧よりも前記第１の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、
   前記第２の回路が、
   前記第２の電源端子と前記第１のカレントミラーの入力側の前記第２のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
   前記第２のスイッチは、前記入力電圧が前記出力電圧より前記第２の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする請求項１記載の出力回路。
3. 前記電流制御回路において、
   前記第１の回路が、
   前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び前記第２の電流源と、
   前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
   前記第２の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の前記第４のノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
   を備え、
   前記第２の回路が、
   前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び前記第３の電流源と、
   前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第１導電型の第５のトランジスタと、
   前記第３の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の前記第２のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
   を備えている、ことを特徴とする請求項１記載の出力回路。
4. 差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子を備えた出力回路であって、
   前記差動入力段は、
   前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
   前記第１の差動対を駆動する第１の電流源と、
   前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
   前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
   前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の連絡回路と、
   前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の連絡回路と、
   を備え、
   前記出力増幅段は、
   前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
   前記出力端子と前記第４の電源端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
   を備え、
   前記電流制御回路は、
   前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び第２の電流源と、
   前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
   前記第２の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の前記第４のノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
   前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び第３の電流源と、
   前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第１導電型の第５のトランジスタと、
   前記第３の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の前記第２のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
   を含む、ことを特徴とする出力回路。
5. 前記第１のカレントミラーが、
   前記第１導電型のトランジスタ対として、
   前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
   第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
   を備え、
   前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目トランジスタ対の制御端子に接続され、
   前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項１乃至４のいずれか１項に記載の出力回路。
6. 前記第２のカレントミラーが、
   前記第２導電型のトランジスタ対として、
   前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目トランジスタ対と、
   第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
   備え、
   前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする請求項１乃至５のいずれか１項に記載の出力回路。
7. 前記差動入力段は、
   入力対が前記第１の差動対の入力対と共通接続され、出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第１の差動対と逆導電型のトランジスタ対を備えた第２の差動対と、
   前記第２の差動対を駆動する第４の電流源と、
   をさらに備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載の出力回路。
8. 前記第１のカレントミラーが、
   前記第１導電型のトランジスタ対として、
   前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
   第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
   を備え、
   前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
   前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続され、
   前記第２のカレントミラーが、
   前記第２導電型のトランジスタ対として、
   前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
   第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端同士子が接続された第２導電型の２段目のトランジスタ対と、
   備え、
   前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
   前記第２の差動対の出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項７記載の出力回路。
9. 前記第１導電型の第４のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続され、
   前記第２導電型の第６のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続されている、ことを特徴とする請求項３乃至８のいずれか１項に記載の出力回路。
10. 前記第１導電型の第４のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする請求項６又は８記載の出力回路。
11. 前記第２導電型の第６のトランジスタの第２端子が、前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする請求項５又は８記載の出力回路。
12. 前記第１及び第２の負荷素子が、それぞれ、電流源を含む、ことを特徴とする請求項３又は４記載の出力回路。
13. 前記第１及び第２の負荷素子が、それぞれダイオードを含む、ことを特徴とする請求項３又は４記載の出力回路。
14. 前記第１及び第２の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする請求項３又は４記載の出力回路。
15. 前記入力端子に加えて、Ｎ−１個（だし、Ｎは２以上の整数）の入力端子をさらに備え、
    前記差動入力段が、
    前記第１の差動対及び前記第１の電流源に加えて、
    前記第１の差動対と出力対が共通に接続された、前記第１の差動対と同一極性のＮ−１個の差動対と、
    前記Ｎ−１個の差動対をそれぞれ駆動するＮ−１個の電流源と、
    をさらに備え、
    前記第１の差動対の入力対の一方は前記入力端子に接続され、
    前記Ｎ−１個の差動対の入力対の一方は前記Ｎ−１個の入力端子にそれぞれ接続され、
    前記Ｎ−１個の差動対の入力対の他方は、前記第１の差動対の入力対の他方とともに共通に前記出力端子に接続されている、ことを特徴とする請求項１又は４記載の出力回路。
16. 前記第１の差動対のトランジスタ対が第１導電型である、ことを特徴とする請求項１、４、７、１５のいずれか１項に記載の出力回路。
17. 前記第１の差動対のトランジスタ対が第２導電型である、ことを特徴とする請求項１、４、７、１５のいずれか１項に記載の出力回路。
18. 前記第１の連絡回路が、電流源を備え、
    前記第２の連絡回路が、
    前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
    前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
    を備えている、ことを特徴とする請求項１又は４記載の出力回路。
19. 参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、
    前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、請求項１乃至１８のいずれか１項に記載の出力回路と、
    を備えたデータドライバ。
20. 請求項１９記載のデータドライバを備えた表示装置。
21. 差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子、第１乃至第４の電源端子と、を備えた出力回路であって、
    前記差動入力段は、
    前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
    前記第１の差動対を駆動する第１の電流源と、
    前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
    前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
    前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の連絡回路と、
    前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の連絡回路と、
    を備え、
    前記出力増幅段は、
    前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
    前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
    を備え、
    前記電流制御回路は、
    前記第１の電源端子と前記第１のカレントミラーの入力側の前記第２のノードとの間に接続される第２の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第１の所定値以上高いか否かに応じて、
    前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第２のノードにて前記第１のカレントミラーの入力側の電流に結合させるか、
    前記第２の電流源を非活性化させる、
    ように切替制御する第１の回路と、
    前記第２の電源端子と前記第２のカレントミラーの入力側の前記第４のノードとの間に接続される第３の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、
    前記入力電圧が前記出力電圧よりも予め定められた第２の所定値以上低いか否かに応じて、
    前記第３の電流源を活性化させて前記第３の電流源からの電流を前記第４のノードにて前記第２のカレントミラーの入力側の電流に結合させるか、
    前記第３の電流源を非活性化させる、
    ように切替制御する第２の回路と、
    のうち少なくとも一方を含む、ことを特徴とする出力回路。
22. 前記電流制御回路において、
    前記第１の回路が、
    前記第１の電源端子と前記第１のカレントミラーの入力側の前記第２のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
    前記第１のスイッチは、前記入力電圧が前記出力電圧よりも前記第１の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、
    前記第２の回路が、
    前記第２の電源端子と前記第２のカレントミラーの入力側の前記第４のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
    前記第２のスイッチは、前記入力電圧が前記出力電圧より前記第２の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする請求項２１記載の出力回路。
23. 前記電流制御回路において、
    前記第１の回路が、
    前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び前記第２の電流源と、
    前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第２導電型の第３のトランジスタと、
    前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の前記第２のノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
    を備え、
    前記第２の回路が、
    前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び前記第３の電流源と、
    前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子とを有する第１導電型の第５のトランジスタと、
    前記第３の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の前記第４のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
    を備えている、ことを特徴とする請求項２１記載の出力回路。
24. 差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
    前記差動入力段は、
    前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第１の差動対と、
    前記第１の差動対を駆動する第１の電流源と、
    前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
    前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
    前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の連絡回路と、
    前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の連絡回路と、
    を備え、
    前記出力増幅段は、
    前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
    前記出力端子と前記第４の電源端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
    を備え、
    前記電流制御回路は、
    前記第１の電源端子に一端が共通に接続された前記第１の負荷素子及び第２の電流源と、
    前記出力端子に接続された第１端子と、前記第１の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第２導電型の第３のトランジスタと、
    前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の前記第２のノードに接続された第２端子と、前記第１の負荷素子の他端と前記第３のトランジスタの第２端子との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
    前記第２の電源端子に一端が共通に接続された前記第２の負荷素子及び第３の電流源と、
    前記出力端子に接続された第１端子と、前記第２の負荷素子の他端に接続された第２端子と、前記入力端子に接続された制御端子を有する第１導電型の第５のトランジスタと、
    前記第３の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の前記第４のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第５のトランジスタの第２端子との接続点に接続された制御端子とを有する第２導電型の第６のトランジスタと、
    を含む、ことを特徴とする出力回路。
25. 前記第１のカレントミラーが、
    前記第１導電型のトランジスタ対として、
    前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
    第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
    を備え、
    前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
    前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項２１乃至２４のいずれか１項に記載の出力回路。
26. 前記第２のカレントミラーが、
    前記第２導電型のトランジスタ対として、
    前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
    第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
    備え、
    前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする請求項２１乃至２５のいずれか１項に記載の出力回路。
27. 前記差動入力段は、
    入力対が前記第１の差動対の入力対と共通接続され、出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第１の差動対と逆導電型のトランジスタ対を備えた第２の差動対と、
    前記第２の差動対を駆動する第４の電流源と、
    をさらに備えている、ことを特徴とする請求項２１乃至２４のいずれか１項に記載の出力回路。
28. 前記第１のカレントミラーが、
    前記第１導電型のトランジスタ対として、
    前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
    第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
    を備え、
    前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続され、
    前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続され、
    前記第２のカレントミラーが、
    前記第２導電型のトランジスタ対として、
    前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
    第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が、前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端同士子が接続された第２導電型の２段目のトランジスタ対と、
    備え、
    前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
    前記第２の差動対の出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項２７記載の出力回路。
29. 前記第１導電型の第４のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続され、
    前記第２導電型の第６のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続されている、ことを特徴とする請求項３乃至７のいずれか１項に記載の出力回路。
30. 前記第１導電型の第４のトランジスタの第２端子が、前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする請求項２５又は２８記載の出力回路。
31. 前記第２導電型の第６のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする請求項２６又は２８記載の出力回路。
32. 前記第１及び第２の負荷素子が、それぞれ、電流源を含む、ことを特徴とする請求項２３又は２４記載の出力回路。
33. 前記第１及び第２の負荷素子が、それぞれダイオードを含む、ことを特徴とする請求項２３又は２４記載の出力回路。
34. 前記第１及び第２の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする請求項２３又は２４記載の出力回路。
35. 前記入力端子に加えて、Ｎ−１個（だし、Ｎは２以上の整数）の入力端子をさらに備え、
    前記差動入力段が、
    前記第１の差動対及び前記第１の電流源に加えて、
    前記第１の差動対と出力対が共通に接続された、前記第１の差動対と同一極性のＮ−１個の差動対と、
    前記Ｎ−１個の差動対をそれぞれ駆動するＮ−１個の電流源と、
    をさらに備え、
    前記第１の差動対の入力対の一方は前記入力端子に接続され、
    前記Ｎ−１個の差動対の入力対の一方は前記Ｎ−１個の入力端子にそれぞれ接続され、
    前記Ｎ−１個の差動対の入力対の他方は、前記第１の差動対の入力対の他方と共通に前記出力端子に接続されている、ことを特徴とする請求項２１又は２４記載の出力回路。
36. 前記第１の差動対のトランジスタ対が第１導電型である、ことを特徴とする請求項２１、２４、２７、３５のいずれか１項に記載の出力回路。
37. 前記第１の差動対のトランジスタ対が第２導電型である、ことを特徴とする請求項２１、２４、２７、３５のいずれか１項に記載の出力回路。
38. 前記第１の連絡回路が、
    前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
    を備え、
    前記第２の連絡回路が、
    前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
    を備えている、ことを特徴とする請求項２１又は２４記載の出力回路。
39. 参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、
    前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、請求項２１乃至３８のいずれか１項に記載の出力回路と、
    を備えたデータドライバ。
40. 請求項３９記載のデータドライバを備えた表示装置。
41. 差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
    前記差動入力段は、
    前記入力端子の入力電圧と前記出力端子の出力電圧を差動で入力するトランジスタ対を備えた第１の差動対と、
    前記第１の差動対を駆動する第１の電流源と、
    前記第１の電源端子と第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける第１導電型のトランジスタ対を含む第１のカレントミラーと、
    前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
    前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
    前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
    を備え、
    前記出力増幅段は、
    前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
    前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
    を備え、
    前記電流制御回路は、
    前記第１の電源端子に接続される第２の電流源を有し、前記出力端子の出力電圧と前記第１の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第１の電源端子の電圧との電圧差と比較して、予め定められた第１の所定値より大きいか否かに応じて、
    前記第２の電流源を活性化させて前記第２の電流源からの電流を、前記第２及び第４のノードの一方にて前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、
    前記第２の電流源を非活性化させる、
    ように切替制御する第１の回路と、
    前記第２の電源端子間に接続される第３の電流源を有し、前記出力端子の出力電圧と前記第２の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第２の電源端子の電圧との電圧差と比較して、予め定められた第２の所定値より大きいか否かに応じて、
    前記第３の電流源を活性化させて前記第３の電流源からの電流を、前記第２及び第４のノードの他方にて前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の他方の電流に結合させるか、
    前記第３の電流源を非活性化させる、
    ように切替制御する第２の回路と、
    のうち少なくとも一方を含む、ことを特徴とする出力回路。

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