JP3664720B2 - 半導体装置用多層回路基板の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 164
- 238000004519 manufacturing process Methods 0.000 title claims description 50
- 238000000034 method Methods 0.000 title claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 128
- 239000002184 metal Substances 0.000 claims description 128
- 229910000679 solder Inorganic materials 0.000 claims description 45
- 239000002131 composite material Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 30
- 239000000853 adhesive Substances 0.000 claims description 20
- 230000001070 adhesive effect Effects 0.000 claims description 20
- 238000009413 insulation Methods 0.000 claims description 11
- 238000009713 electroplating Methods 0.000 claims description 8
- 239000004744 fabric Substances 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000010419 fine particle Substances 0.000 claims description 7
- 238000005304 joining Methods 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000004760 aramid Substances 0.000 claims description 3
- 229920003235 aromatic polyamide Polymers 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 238000002048 anodisation reaction Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 154
- 239000010949 copper Substances 0.000 description 79
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 78
- 229910052802 copper Inorganic materials 0.000 description 78
- 239000011347 resin Substances 0.000 description 42
- 229920005989 resin Polymers 0.000 description 42
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 24
- 238000010586 diagram Methods 0.000 description 18
- 239000004020 conductor Substances 0.000 description 17
- 229910052759 nickel Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 239000009719 polyimide resin Substances 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004840 adhesive resin Substances 0.000 description 1
- 229920006223 adhesive resin Polymers 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001955 polyphenylene ether Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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Description
【0001】
本発明は、半導体装置用多層回路基板の製造方法に関し、更に詳細には、複数組の配線層と絶縁層、すなわち交互に形成した配線層と絶縁層の積層体、から形成した多層回路基板本体であって、半導体素子を搭載するための面と外部接続端子用のもう一方の面とを有し、半導体素子を搭載するための面には搭載しようとする半導体素子にそれを通して多層回路基板が接続するパッドが設けられ、外部接続端子用の面には外部の電気回路にそれを通して多層回路基板が接続するパッドが設けられた多層回路基板本体を有する半導体装置用多層回路基板の製造方法に関する。
【背景技術】
【0002】
特開2000−323613(米国特許第6418615号に対応)には、図13に示す半導体装置用多層回路基板が提案されている。図13に示す半導体装置用多層回路基板100には、導体配線102がポリイミド又はボリフェニレンエーテル等の樹脂からなる絶縁層104を介して積層されてなる多層回路基板本体105が含まれている。かかる多層回路基板本体105の一面側は、搭載する半導体素子106の電極端子108を接続する半導体素子接続用パッド120aが形成された半導体素子搭載面であり、多層回路基板本体105の他面側は、外部接続端子としてのはんだボール122を装着する外部接続端子用パッド124が形成された外部接続端子装着面である。この多層回路基板本体105の半導体素子搭載面及び外部接続端子装着面は、半導体素子接続用パッド120a及び外部接続端子用パッド124を除き、ソルダレジスト126によって覆われている。
【0003】
このような多層回路基板本体105において、各絶縁層104の両面に形成された導体配線102及び/又はパッド(配線層どうしを接続するためのパッド120、外部接続端子用パッド124、あるいは半導体素子接続用パッド120a)は、絶縁層104を貫通して形成されたヴィア128によって電気的に接続されている。ヴィア128は、絶縁層104の外部接続端子装着面側に開口されているとともに、同じ絶縁層104の半導体素子搭載面側に形成された導体配線102又はパッド120、120aの面によって底面が形成された開口部130内に形成されている。更に、半導体装置用多層回路基板100の搬送等の取扱性等を向上すべく、多層回路基板本体105の周縁部に、所定の強度を有する金属製の枠体117を接合することができる。
【0004】
図13に示すような半導体装置用多層回路基板100は、図14〜16を参照して以下に説明するように、半導体素子搭載面を有する半導体素子搭載層から外部接続端子装着面を有する外部接続端子装着層の方向に導体配線層及び絶縁層を交互に形成して製造できる。
【0005】
まず、金属板としての銅板140の一面側にシードレイヤ142を形成する(図14A)。このシードレイヤ142は、図14AにAで示した円の部分の拡大図である図15に示したように、銅板140の面に直接接触するクロム(Cr)層141aと、クロム層141a上に形成した銅(Cu)層141bとからなる。
【0006】
銅板140の一面側に形成したシードレイヤ142上にフォトレジストパターン(図示せず)を形成して、半導体素子接続用パッド120aを形成する部分のシードレイヤ142を露出させ、次いでシードレイヤ142、特に銅層141bを給電層とする電解めっきによって、半導体素子106(図13)の電極端子108が後に接続される、銅からなる半導体素子接続用パッド120aを形成する(図14B)。
【0007】
こうして形成した半導体素子接続用パッド120aを覆うように、熱硬化性樹脂であるボリイミド樹脂を印刷等によって塗布し、硬化させて絶縁層104を形成する(図14C)。続いて、絶縁層104にYAGレーザ光や炭酸ガスレーザ光等のレーザ光によってヴィア形成用の開口部130を形成する(図14D)。
【0008】
形成された開口部130の内壁面を含む絶縁層104の全表面に、クロム層と銅層とからなるシードレイヤ142’を形成し(図14E)、次にシードレイヤ142’上に形成したレジストパターン(図示せず)をマスクとして使用し、且つシードレイヤ142’を給電層として使用する電解銅めっきにより、ヴィア128と導体配線102(図13)とに相当する部分を形成する。
次いで、ヴィア128と導体配線102とに相当する部分以外のシードレイヤ142’をエッチングして除去することにより、図14Fに示ように、絶縁層104の表面にヴィア128及び導体配線102を形成する。
【0009】
続いて、図14C〜14Fの工程を繰り返すことによって、半導体素子搭載面を有する半導体素子搭載層側から外部接続端子装着面を有する外部接続端子装着層の方向に順次導体配線及び絶縁層を交互に形成し、図16に示す中間体100aを得ることができる。得られた中間体100aの多層回路基板本体105の一面側には、半導体素子接続用パッド120aが形成された半導体素子搭載面に、シードレイヤ142を介して銅板140が接合され、中間体100aの他面側には、外部接続端子用パッド124が形成されている。銅板140は、中間体100aの補強板としての役割を果たし、中間体100aの搬送等の取扱を容易にできる。
【0010】
最終的に図13に示す半導体装置用多層回路基板100を得るためには、中間体100aから銅板140をエッチングによって除去することが必要である。シードレイヤ142の一部として銅板140のエッチング液にエッチングされないクロム層141aを形成しておくことによって、銅板140のエッチングの際に、エッチングがシードレイヤ142のクロム層141aに到達したとき、エッチングの進行を阻止でき、シードレイヤ142のクロム層141aの全面が露出した時点で銅板140のエッチングが終了する。次いで、クロム層141aと銅層141bをエッチングで除去することによって、半導体素子接続用パッド120aの表面を露出させ、図13に示す半導体装置用多層回路基板100を得ることができる。
【0011】
図14〜16を参照して説明した半導体装置用多層回路基板の製造方法によれば、半導体素子が搭載される面が可及的に平坦で、旦つ厚さも可及的に薄い半導体装置用多層回路基板を得ることができる。しかしながら、銅板140と樹脂からなる絶縁層104との熱膨張率差等により、図16に示す中問体110aが反ってしまうことのあるのが判明した。反った中間体110aにその後の加工を施すことは、信頼性の高い半導体装置を得る観点からは許されない。
【0012】
一方、反りを防止すべく、厚い銅板140を用いることは、実質的に銅板140の全体をエッチングによって除去して多層回路基板本体105の半導体素子接続用パッド120aの表面を露出させる工程での処理時問が極めて長時間となり、工業的に採用できない。
【0013】
銅板の片面側に製造しようとする多層回路基板に必要とされる絶縁層を形成し、他面側にそれと同数の絶縁層をダミー層として形成することにより、銅板の両面側に同数の絶縁層を形成すると、製造工程での反りを防止できる。ところが、銅板の一方の側に形成する絶縁層は、それらの間に導体配線を形成しないダミー層であり、本来不要なものである上に、製造工程を煩雑にする。
【0014】
【特許文献1】
特開2000−323613
【発明の開示】
【発明が解決しようとする課題】
【0015】
そこで、本発明の目的は、半導体素子が搭載される搭載面が可及的に平坦で且つ厚さも可及的に薄い半導体装置用多層回路基板を、その製造工程での反りの発生を防止して容易に得ることのできる半導体装置用多層回路基板の製造方法を提供することにある。
【課題を解決するための手段】
【0016】
本発明者らは、2枚の金属板を貼り合せた複合金属板の両面に多層回路基板本体を形成した後、複合金属板を分離することによって、1枚の金属板の一面側に多層回路基板本体が形成された2個の中間体を実質的に反りを発生させるこなく得ることができるのを見いだし、本発明に到達した。
【0017】
すなわち、本発明は、複数組の配線層と絶縁層、すなわち交互に形成した配線層と絶縁層の積層体、から形成した多層回路基板本体であって、半導体素子を搭載するための面と外部接続端子用のもう一方の面とを有し、半導体素子を搭載するための面には搭載しようとする半導体素子にそれを通して多層回路基板が接続するパッドが設けられ、外部接続端子用の面には外部の電気回路にそれを通して基板が接続するパッドが設けられた多層回路基板本体を有し、多層回路基板本体の半導体素子搭載面にその搭載領域を取り囲む枠体を備えた半導体装置用多層回路基板の製造方法であって、
2枚の金属板を向き合わせて一体化して複合金属板を作製し、
この複合金属板の両面に、金属板のためのエッチング液に実質的にエッチングされない金属材料製の半導体素子接続用パッドと、当該パッドを露出させる開口部を持つ絶縁層の形成に続き、配線層と絶縁層を交互に形成する工程を必要な回数実施して、所定数の配線層と絶縁層を有する多層回路基板本体を作製し、
上記複合金属板を分離して、上記金属板の片面に上記多層回路基板本体を備えた中間体を得、
この中間体から上記金属板をエッチングにより除去して半導体素子接続用パッドを含む半導体素子搭載面を露出させ、
そして露出した半導体素子搭載面に枠体を接合することを含む、半導体装置用多層回路基板の製造方法にある。
【0018】
複合金属板を分離する前に、多層回路基板本体の最外層の絶縁層上に、その上に位置する外部接続端子用パッドを露出させる貫通孔を備えた絶縁層を、貫通孔の内壁面を含めて全面を絶縁処理した金属板を前記多層回路基板本体の最外層の絶縁層に接合することにより形成することができる。多層回路基板の外部接続端子装着面に位置するこの絶縁処理した金属板は、半導体素子搭載面の枠体とともに多層回路基板本体を挟み込み、それにより製造工程で多層回路基板本体に生じがちな反りを防止でき、そしてまた最終的に得られる多層回路基板の強度の向上にも寄与する。
多層回路基板本体の最外層の絶縁層への絶縁処理した金属板の接合は、接着剤を使って行うことができる。好ましくは、この接着剤は、接合後に多層回路基板本体の最外層の絶縁層と絶縁処理した金属板との間に、当該接着剤が絶縁処理金属板の貫通孔内にはみ出すのを防止できる間隙を形成し得る径の絶縁性微粒子を含有する。
外部接続端子装着面に絶縁処理した金属板(補強板)を接合する代わりに、半導体素子搭載面の枠体(補強板)と強度や熱膨張係数を合わせたセラミック板や樹脂板を接合してもよい。
本発明では、半導体素子接続用パッドと当該パッドを露出させる開口部を持つ絶縁層を形成する際に、まず複合金属板の両面に当該開口部を持つ絶縁層を形成し、当該開口部底 面に露出した金属板の部分に凹部を形成し、次いで当該凹部又は当該凹部と当該開口部内にはんだを充填することにより、半導体素子接続用パッドを半導体素子搭載面から突出したバンプ状に形成することもできる。
あるいは、複合金属板の両面に形成した絶縁層にレーザー光を照射して、絶縁層表面の径に比べ底部の径が小さい開口部を当該絶縁層に形成し、当該開口部の底部に露出した金属板をエッチングして、上記開口部に通じる箇所の径が当該開口部の底面の径と等しいかそれより大きい空洞を、上記凹部として当該金属板に形成し、そして当該空洞及び開口部内にはんだを充填することにより、半導体素子接続用パッドを半導体素子搭載面から突出したバンプ状に形成することもできる。
上記のはんだの充填は、凹部あるいは空洞を形成した金属板を給電層として使用する電解めっきにより、あるいははんだペーストを用いて、行うことができる。
多層回路基板本体の外部接続端子装着面側の最外層の絶縁層は、ガラスクロスプリプレグにより形成してもよい。
本発明においては、複合金属板の両面に多層回路基板本体を作製後、その最外層の絶縁層上に、その上に位置する外部接続端子用パッドを露出させる貫通孔を備えた絶縁層を、貫通孔の内壁面を含めて全面を絶縁処理した金属板を当該多層回路基板本体の最外層の絶縁層に接合して形成し、そして複合金属板を分離して、上記金属板の片面に上記多層回路基板本体を備えた中間体を得、この中間体から金属板をエッチングにより除去して半導体素子接続用パッドを含む半導体素子搭載面を露出させて、半導体素子接続用パッドを含む半導体素子搭載面を露出した半導体装置用多層回路基板を製造することもできる。この露出した半導体素子搭載面に枠体を接合することにより、多層回路基板本体の半導体素子搭載面にその搭載領域を取り囲む枠体を備えた半導体装置用多層回路基板を製造することもできる。あるいはまた、金属板の除去を部分的に行い、半導体素子搭載面の半導体素子搭載領域の周囲に金属板の一部を枠体として残すこともできる。
【発明を実施するための最良の形態】
【0019】
本発明の半導体装置用多層回路基板の製造方法の一例を図1A〜1Gに示す。図1A〜1Gに示す製造方法では、2枚の金属板として、厚さO.3mm程度の銅板11を用い、その片側面にニッケル膜12を形成する。このニッケル膜12は、銅板11のためのエッチング液にエッチングされ難い金属膜である。ニッケル膜12は、めっきやスパッタリング等によって形成できる。
【0020】
このように片面にニッケル膜12が形成された2枚の銅板11を、ニッケル膜12が内側となるように貼り合わせて一体化して複合金属板14を形成する(図1A)。複合金属板14は、図2に示す様に、銅板11の周縁近傍(端縁から破線16までの領域)を接着剤で接着し一体化して形成される。この複合金属板14は、接着剤で接着した領域の内側近傍の破線18に沿って切断することにより、後に説明するように個々の銅板11に容易に分離できる。
【0021】
図1Bに示したように、複合金属板14の両面側に、ポリイミド樹脂やエポキシ樹脂等の熱硬化性樹脂又は感光性樹脂を印刷等によって塗布し硬化して、絶縁性樹脂層20aを形成する。YAGレーザ光や炭酸ガスレーザ光等のレーザ光により、又はフォトリソグラフィー法により、絶縁性樹脂層20aにヴィア形成用の開口部22を形成する。各開口部22の底面に一部が露出した銅板11を給電層とする電解めっきによって、開口部22の底面にはんだ層24を形成する。あるいは、銅板11の半導体素子接続用パッドを形成する部分にはんだ層24を形成した後、はんだ層24を覆う絶縁性樹脂層20aを形成し、次いで絶縁性樹脂層2Oaにレーザ光又はフォトリソグラフィー法によってはんだ層24が底面に露出する開口部22を形成してもよい。はんだ層24は、銅板11のためのエッチング液に実質的にエッチングされない金属からなる層であって、半導体素子接続用パッドを構成する。絶縁性樹脂層20aは、ポリイミド樹脂やエポキシ樹脂等の樹脂からなるフィルムを接着して形成してもよい。
【0022】
次に、複合金属板14の両面側に、公知の方法で導体配線層26と絶縁性樹脂層20aを交互に形成して、所定の数の配線層を有する多層回路基板本体20を作製する(図1C)。
【0023】
導体配線層26の形成は、例えば次のように行うことができる。既に形成されている絶縁層20aの上に、この絶縁層20aに形成された開口部22を通してその下のはんだ層24又は配線層26に通じる銅層を、例えばめっきあるいはスパッタリング法により形成する。この銅層上にレジストパターンを形成し、このレジストパターンをマスクとしそして銅層を給電層として電解銅めっきを行って、ヴィアを含む導体配線層26を形成する。その後、レジストパターンを除去し、ヴィアを含む導体配線層26に相当する部分以外の銅層(電解銅めっきの前にめっきあるいはスパッタリングによって形成した銅層)をエッチングして除去する。
【0024】
絶縁性樹脂層20aの形成は、例えば、形成した導体配線層26上にボリイミド樹脂やエポキシ樹脂等の熱硬化性樹脂からなる絶縁性樹脂膜を形成し、この絶縁性樹脂膜にYAGレーザ光等によりヴィア形成用の開口部22を形成することにより行うことができる。
【0025】
複合金属板14の両面側に形成したおのおのの多層回路基板本体20の最外層の、外部接続端子用パッド33を含む配線層26の上に、絶縁処理金属板30を、接着剤(図示せず)を用いて接着する(図1D)。この絶縁処理金属板30は、完成した多層回路基板において外部接続端子装着面側の最外層の絶縁層を構成する。絶縁処理金属板30は、図3Aに示すように、外部接続端子用パッド33に対応する箇所に貫通孔28を有し、貫通孔28の内壁面を含めて全面を絶縁性皮膜(図示せず)で被覆されている。更に、絶縁処理金属板30の多層回路基板本体20に接合する側には、図3Bに示すように、予め接着剤32が塗布されている。
【0026】
図4に、絶縁処理金属板30の貫通孔28の近傍の拡大部分断面図を示す。この絶縁処理金属板30の全面は、貫通孔28の内壁面を含めて、絶縁層36が形成されている。金属板30がアルミニウム製の場合、絶縁層36は陽極酸化により得られるアルマイト(Al2O3)の層でよい。あるいは、絶縁層36は絶縁性樹脂の層であってもよい。
【0027】
絶縁処理金属板30の片面には、図4に示すように、所定径の絶縁性微粒子37が配合された接着剤32が塗布されている。絶縁性微粒子37は、絶縁処理金属板30を最外層の絶縁性樹脂層20aに接着した際に、図5に示す様に、絶縁処理金属板30を押圧しても絶縁処理金属板30と絶縁性樹脂層20aとの間に間隙を形成し、接着剤32が貫通孔28内にはみ出すことを防止している。従って、絶縁性微粒子37の径は、接着剤32が貫通孔28内にはみ出すことを防止し得る間隙を、絶縁処理金属板30と絶縁性樹脂層20aとの間に形成し得る径とすることが必要である。予め接着剤32が貫通孔28内にはみ出すことを防止し得る間隙を実験的に確認し、絶縁処理金属板30を絶縁性樹脂層20aに接着する場合は、必ずしも接着剤32に絶縁性微粒子37を配合することを要しない。
【0028】
このように複合金属板14の両面側に多層回路基板本体20を形成すると、多層回路基板本体20の形成に単一の銅板11を用いた場合に比べて、複合金属板14の強度が向上しており、更に、銅板11と主として樹脂からなる多層回路基板本体20との間に熱膨張率差があっても、銅板11と多層回路基板本体20との熱膨張率差による反り方向は複合金属板14の両面側で互いに反対となるため、複合金属板14のおのおのの側で発生する反りを相殺することができる。従って、図1A〜1Dを参照して説明した工程において、複合金属板14及び多層回路基板20には実質的に反りが発生せず、絶縁性樹脂層20aにYAGレーザ光等によりヴィア形成用の開口部22を形成する際や絶縁処理金属板30を接着する際、位置決めを確実に且つ容易に行うことができる。
【0029】
絶縁処理金属板30の接着に続き、図1Eに示すように、両面側に多層回路基板本体20が形成された複合金属板14を構成する2枚の銅板11を分離することにより、1枚の銅板11の一面側に多層回路基板本体20が形成された中間体34を得ることができる。2枚の銅板11の分離は、図2に示すように、接着剤で貼り合わされたそれらの周縁領域(銅板11の端縁から破線16までの領域)の内側の線(例えば図中の破線19)に沿って複合金属板14を切断することにより容易に行うことができる。
【0030】
こうして得られた中間体34(図1E)は、主として樹脂製の多層回路基板本体20が銅板11と絶縁処理金属板30とによって挟まれているため、熱が加えられたとしても反りの発生を防止できる。
【0031】
中間体34の銅板11の表面に位置するニッケル膜12をパターニングして、図1Fに示すように、半導体素子を配置するための領域に対応する部分を除去して銅板11の中央部分を露出させる。続いて、残っているニッケル膜12をマスクに使用し、銅板11の露出している部分をエッチングにより除去して、図1Gに示すように多層回路基板本体20の半導体素子搭載面に銅製の枠体10が接合された半導体装置用多層回路基板50を得ることができる。この銅板11のエッチングの際、多層回路基板本体20の外部接続端子用パッド33を形成した外部接続端子装着面にはマスク板を装着する。銅板11のためのエッチング液には、銅板11をエッチングするものの、はんだ層24をエッチングしないエッチング液を用いる。
【0032】
こうして作製された半導体装置用多層回路基板50では、図6に示すように、上面にニッケル膜12を備えた銅製の枠体10が、半導体素子39を搭載する領域18を囲んで残留していて、多層回路基板50の補強板として作用し、その強度を向上させることができる。
【0033】
特に、図1A〜1Gに示す製造方法で得られた半導体装置用多層回路基板50は、主として樹脂からなる多層回路基板20が銅製の枠体10と絶縁処理金属板30とによって挟まれているため、更に一層強度を向上できる。
【0034】
本発明の方法により得られた半導体装置用多層回路基板50には、多層回路基板本体20の導体配線26を銅板11の片面から絶縁性樹脂層20aを間に挟んで多層に形成する方法で作製されているため、半導体素子39が搭載される面を可及的に平坦に形成でき、且つ、コア基板を使ってその両側に多層導体配線層を形成する方法で作製した多層回路基板と比べて多層回路基板50の厚さも可及的に薄くできる。
【0035】
図7に示したように、本発明の方法により製造した半導体装置用多層回路基板50は、外部接続端子用パッド33に絶縁処理金属板30の貫通孔28を介して外部接続端子としてのはんだボール38を装着し、また半導体素子接続用パッド用として形成したはんだ層24に半導体素子39の電極端子40を当接し、それらをリフローすることによって、パッケージされた半導体装置を提供することができる。
【0036】
先に説明した半導体装置用多層回路基板の製造方法では、片側面に金属膜としてのニッケル膜12が形成された2枚の銅板11を、ニッケル膜12が内側となるように貼り合わせて一体化して複合金属板14を使用していたが、ニッケル膜を形成することなく2枚の銅板を一体化した複合金属板を使用してもよい。この場合、中間体を構成する銅板の半導体素子を配置するための開口部18(図6)に対応する部分を除去する際に、銅板11のエッチングしない部分(枠体10となる部分)にはエッチングレジスト膜を形成し又はマスク板を当てて、エッチングを行うことが必要となる。
【0037】
また、先に説明した半導体装置用多層回路基板の製造方法では、多層回路基板本体20を構成する最上層の絶縁性樹脂層20aの上面に絶縁処理金属板30を接着していたが、銅板11のみで多層回路基板本体20の反りを防止できる場合は、図8に示すように、絶縁処理金属板に代えてソルダレジスト40を塗布してもよい。
【0038】
本発明では、図9Aの部分拡大図に示すように、複合金属板の銅板11上の絶縁性樹脂層20aにヴィア形成用の開口部を形成後に、この開口部の底面に露出する銅板11の部分にエッチング又はレーザ加工を施し、絶縁性樹脂層20aを貫通して銅板11内に底部が形成された凹部22’を設けてもよい。この凹部22’の底部に、図9Bに示すように、銅板11を給電層とする電解めっきによって半導体素子搭載用パッド用のはんだ層24を形成(図9B)した後、公知の方法で導体配線26を形成することができる(図9C)。
【0039】
このような方法で作製した半導体装置用多層回路基板50’では、図9Dに示すように一番外側の絶縁性樹脂層20aの表面から突出したバンプ状の半導体素子接続用パッド24’を形成できる。このようなバンプ状の半導体素子用パッド24’が形成された半導体装置用多層回路基板を用いれば、先端が平坦になった電極端子40’を備えた半導体素子39’でも、このバンプ状パッド24’を介して半導体装置用多層回路基板に容易に且つ直接接合することができる。
【0040】
半導体装置用多層回路基板50(図7)のヴィアを、絶縁性樹脂層20aの開口部22(図1B)内にめっきにより金属を充填して形成してもよい。また、複合金属板を構成する1枚の銅板11に複数個の多層回路基板本体20を形成し、多数個の半導体装置用多層回路基板を一度に製造してもよい。
【0041】
本発明では、以下で説明するように、更にほかの態様も可能である。
一つの態様として、多層回路基板本体を作製するのに使用した金属板としての銅板を、上述のように部分的に除去するのでなく、その全てを除去することができる。
【0042】
この場合には、図10A示したように片面に多層回路基板本体20を形成した銅板11(ここでは、そのエッチングの際のマスクとして働くニッケル膜などの金属膜を備える必要はない)の全体をエッチングにより除去して、図10Bに示したように半導体素子接続用パッド24を備えた半導体素子搭載面の全面を露出させる。この全面を露出した半導体素子搭載面には、図10Cに示したように、別個の枠体10’を貼付してもよい。枠体10’の貼付には、接着剤(図示せず)を使用することができる。このように銅板11を完全に除去してから枠体10’を接合する場合、銅板11の除去により、熱膨張率の違いにより生じている銅板11と多層回路基板本体20との間の応力が完全に解放され、その後枠体10’が接合されるため、得られる半導体装置用多層回路基板に反りが生じることを好適に防止できる。
【0043】
枠体10’の材料として最良の材料は、熱硬化性又は熱可塑性の樹脂系材料であり、代表的な樹脂材料の例として、ポリイミド樹脂、エポキシ樹脂、FR4として知られるガラスクロス入りのエポキシ樹脂やアラミドを含有したエポキシ樹脂などを挙げることができる。このような樹脂系材料の板から形成した枠体は、多層回路基板本体20に貼付した状態で収縮する際に多層回路基板本体20の応力を開放するように作用し、その反りを解消することができる。応力があまり問題にならない場合は、枠体10’として、金属又はセラミック板を用いてもよい。
【0044】
もう一つの態様として、テーパー状にくびれた下部を有する半導体素子接続用のバンプ状パッドを形成することができる。このバンプ状パッドの形成を、簡単のために銅板11とその片面に形成した1層目の絶縁性樹脂層20aを示す図11A〜11Dを参照して説明する。
【0045】
図11Aに示したように、銅板11上の樹脂層20aにレーザー光により、銅板11に達する開口部22”を形成する。レーザー光のエネルギーは、光源に近い樹脂層20aの表面で高く、光源から遠い銅板11の面で低くなるため、形成した開口部22”の径は、図示のように樹脂層20aの表面で大きく、銅板11との界面で小さくなる。一例として、レーザー光の照射により、厚さ30μmの樹脂層20aにその表面で70μm、銅板11との界面で60〜65μm程度の径を持つ開口部を形成することができる。次に、開口部22”の底部に露出した銅板11の部分をエッチング(等方性エッチング)することにより、図11Bに示したように、銅板11に開口部22”に通じる箇所の径が開口部22”の底部の径に等しいかそれより大きい空洞23を形成する。例えば、空洞23の開口部22”に通じる部分の径は75μm程度とすることができる。続いて、図11Cに示すように銅板11を給電層として使用する電解めっきにより、空洞23及び開口部22”内にはんだ25を充填し、そして後にエッチングで銅板11を除去することにより、図11Dに示すようにテーパー状にくびれた下部を有する半導体素子接続用のバンプ状パッド24”を得ることができる。図11Dにおいて、26はパッド24”に接続する配線層を示している。
【0046】
層20aを感光性樹脂で形成した場合、露光により層20aにテーパー状の開口が形成され、それによりテーパー状に下部のくびれたバンプ状パッド24”を得ることができる。
【0047】
バンプ状のパッド24”は、はんだの電解めっきに代えて、空洞23及び開口部22”内にはんだペーストを充填し、その後リフローさせることで形成することも可能である。はんだペーストの充填には、例えばスクリーン印刷などの手法を利用することができる。はんだペーストに含まれるフラックス成分ははんだ材料より軽く、リフロー時に浮いて外に出てくるので、それを除去することができる。
【0048】
このように形成されたバンプ状パッド24”は、多層回路基板本体から外れにくく、そのため多層回路基板とそれに搭載される半導体素子との接合を強固にして、半導体素子を搭載したパッケージの信頼性を向上させることができる。
【0049】
別の態様として、半導体装置用多層回路基板の外部接続端子装着面側の最外層の絶縁層を、ガラスクロス入り絶縁性樹脂(ガラスクロスプリプレグ)やアラミドを含有する絶縁性樹脂を使って形成することができる。この場合、多層回路基板の外部接続端子装着面側はガラスクロスプリプレグにより補強されるため、先に説明した態様におけるように外部接続端子装着面側で貫通孔を持つ絶縁処理金属板を使用する必要はなく、外部接続端子用パッドが露出するようにソルダレジスト層を形成することができる。
【0050】
プリプレグを使っての絶縁層の形成は、プリプレグを貼付し、加熱により樹脂を硬化させ、下層のパッドに対応した位置に、例えばレーザー光により開口部をあけることで、容易に行うことができる。
【0051】
図12に、この態様による半導体装置用多層回路基板60を示す。この多層回路基板60は、外部接続端子装着面側の最外層にガラスクロスプリプレグから形成した絶縁層62を有する多層回路基板本体61と、先に説明した態様におけるのと同様の、半導体素子搭載面側の枠体10とを有し、そして外部接続端子装着面側にソルダレジストから形成した保護層64を備えている。
【0052】
この態様による半導体装置用多層回路基板60は、外部接続端子の少なくとも一部に、はんだボールのリフローにより得られるバンプ状の端子でなく、ピン状の端子を使用する場合に、特に有利である。図12に示したように、ピン状の端子66ははんだ68を使って多層回路基板60のパッド33に装着される。はんだ66は、一般にスクリーン印刷によりパッド33に塗布される。アルミニウム板の表面を陽極酸化して得られるような絶縁処理金属板の厚さが通常100〜200μm程度であるのに対して、ソルダレジスト層は10〜20μm程度の厚さで形成することができる。スクリーン印刷の際に印刷面に大きな段差のあることは好ましくなく、ソルダレジスト層を用いることによって、印刷面における段差をずっと小さくすることができる。
【0053】
更に、絶縁処理金属板に代えてソルダレジスト層を用いるのには、もう一つの利点がある。絶縁処理金属板を使用する場合には、金属板を所定の寸法に加工し、表面に絶縁性皮膜を形成し、接着剤を用いて多層回路基板の措定の箇所に貼付するという煩雑な作業が必要となる。それに対し、ソルダレジスト層の場合は、ソルダレジスト材料の塗布とパターニングにより容易に層の形成が可能である。
【産業上の利用可能性】
【0054】
以上説明したように、本発明によれば、金属板を使用する半導体装置用多層回路基板の製造工程での金属板と多層回路基板本体との熱膨張率差に起因する多層回路基板本体の反りを防止でき、信頼性の高い半導体装置用多層回路基板を提供することが可能になる。
更に、本発明では、両面に多層回路基板本体を形成した複合金属板を分離することにより、1枚の金属板の一面側に多層回路基板本体を形成した2個の中間体を同時に得ることができ、単一の金属板を使用して多層回路基板本体を形成する場合に比較して生産効率にも優れている。
【図面の簡単な説明】
【0055】
【図1A】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図1B】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図1C】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図1D】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図1E】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図1F】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図1G】本発明の半導体装置用多層回路基板の製造方法の一例を説明する図である。
【図2】図1A〜1Gに示した製造方法で使用される金属板を説明する図である。
【図3A】図1A〜1Gに示した製造方法で使用される絶縁処理金属板の上面図である。
【図3B】図3AのB−B線断面図である。
【図4】図3Aと図3Bに示した絶縁処理金属板の貫通孔近傍の拡大部分断面図である。
【図5】は、絶縁処理金属板の多層回路基板本体への接着を説明する図である。
【図6】は、本発明で使用する枠体の上面図である。
【図7】は、本発明の方法により得られる半導体装置用多層回路基板を説明する図である。
【図8】は、絶縁処理金属板に代えてソルダレジストで形成した最外層絶縁層を備えた多層回路基板本体を示す図である。
【図9A】本発明の半導体装置用多層回路基板の製造方法のもう一つの例を説明する図である。
【図9B】本発明の半導体装置用多層回路基板の製造方法のもう一つの例を説明する図である。
【図9C】本発明の半導体装置用多層回路基板の製造方法のもう一つの例を説明する図である。
【図9D】本発明の半導体装置用多層回路基板の製造方法のもう一つの例を説明する図である。
【図10A】本発明の半導体装置用多層回路基板の製造方法の別の例を説明する図である。
【図10B】本発明の半導体装置用多層回路基板の製造方法の別の例を説明する図である。
【図10C】本発明の半導体装置用多層回路基板の製造方法の別の例を説明する図である。
【図11A】本発明の半導体装置用多層回路基板の製造方法の更に別の例を説明する図である。
【図11B】本発明の半導体装置用多層回路基板の製造方法の更に別の例を説明する図である。
【図11C】本発明の半導体装置用多層回路基板の製造方法の更に別の例を説明する図である。
【図11D】本発明の半導体装置用多層回路基板の製造方法の更に別の例を説明する図である。
【図12】本発明の方法により製造された、外部接続端子装着面側の最外層にガラスクロスプリプレグから形成した絶縁層を備えた半導体装置用多層回路基板を説明する図である。
【図13】従来の半導体装置用多層回路基板製造方法で得られた多層回路基板を説明する図である。
【図14A】従来の半導体装置用多層回路基板の製造方法を説明する図である。
【図14B】従来の半導体装置用多層回路基板の製造方法を説明する図である。
【図14C】従来の半導体装置用多層回路基板の製造方法を説明する図である。
【図14D】従来の半導体装置用多層回路基板の製造方法を説明する図である。
【図14E】従来の半導体装置用多層回路基板の製造方法を説明する図である。
【図14F】従来の半導体装置用多層回路基板の製造方法を説明する図である。
【図15】従来の半導体装置用多層回路基板の製造で用いられる金属板上のシードレイヤの構成を示す、図14Aの円Aで示した部分の拡大断面図である。
【図16】従来の半導体装置用多層回路基板の製造方法で得られた中間体を説明する図である。
Claims (21)
- 複数組の配線層と絶縁層とから形成した多層回路基板本体であって、半導体素子を搭載するための面と外部接続端子用のもう一方の面とを有し、半導体素子搭載面には搭載しようとする半導体素子にそれを通して多層回路基板が接続するパッドが設けられ、外部接続端子用の面には外部の電気回路にそれを通して多層回路基板が接続するパッドが設けられた多層回路基板本体を有する半導体装置用多層回路基板の製造方法であって、
2枚の金属板を向き合わせて一体化して複合金属板を作製し、
この複合金属板の両面に、金属板のためのエッチング液に実質的にエッチングされない金属材料製の半導体素子接続用パッドと、当該パッドを露出させる開口部を持つ絶縁層の形成に続き、配線層と絶縁層を交互に形成する工程を必要な回数実施して、所定数の配線層と絶縁層を有する多層回路基板本体を作製し、
上記複合金属板を分離して、上記金属板の片面に上記多層回路基板本体を備えた中間体を得、
この中間体から上記金属板をエッチングにより除去して半導体素子接続用パッドを含む半導体素子搭載面を露出させ、
そして露出した半導体素子搭載面に枠体を接合することを含む、半導体装置用多層回路基板の製造方法。 - 前記半導体素子接続用パッドと当該パッドを露出させる開口部を持つ前記絶縁層を形成する際に、まず前記複合金属板の両面に当該開口部を有する絶縁層を形成し、当該開口部の底面に露出した当該金属板の部分に凹部を形成し、次いで当該凹部又は当該凹部と当該開口部内にはんだを充填することにより、前記半導体素子接続用パッドを半導体素子搭載面から突出したバンプ状に形成する、請求項1記載の方法。
- 前記複合金属板の両面に形成した絶縁層に、絶縁層表面の径に比べ底部の径が小さい開口部を形成し、当該開口部の底部に露出した金属板をエッチングして、上記開口部に通じる箇所の径が当該開口部の底面の径と等しいかそれより大きい空洞を、前記凹部として当該金属板に形成し、そして当該空洞及び開口部内にはんだを充填することにより、前記半導体素子接続用パッドを半導体素子搭載面から突出したバンプ状に形成する、請求項2記載の方法。
- 前記はんだの充填を、前記金属板を給電層として使用する電解めっきにより行う、請求項2又は3記載の方法。
- 前記はんだの充填をはんだペーストを用いて行う、請求項2又は3記載の方法。
- 前記複合金属板を分離する前に、前記多層回路基板本体の最外層の絶縁層上に、その上に位置する外部接続端子用パッドを露出させる貫通孔を備えた絶縁層を、貫通孔の内壁面を含めて全面を絶縁処理した金属板を前記多層回路基板本体の最外層の絶縁層に接合することにより形成する、請求項1記載の方法。
- 前記全面を絶縁処理した金属板として、陽極酸化により表面に絶縁処理を施したアルミニウム製の板を使用する、請求項6記載の方法。
- 前記接合を接着剤を使用して行う、請求項6記載の方法。
- 前記接着剤が、接合後に前記多層回路基板本体の最外層の絶縁層と前記絶縁処理した金属板との間に、当該接着剤が前記貫通孔内にはみ出すのを防止できる間隙を形成し得る径の絶縁性微粒子を含有している、請求項8記載の方法。
- 前記多層回路基板本体の最外層の絶縁層をガラスクロスプリプレグ又はアラミドを含有したプリプレグにより形成する、請求項1記載の方法。
- 前記複合金属板を分離する前に、前記多層回路基板本体の最外層の絶縁層上に、その上に位置する外部接続端子用パッドを露出させる貫通孔を備えた絶縁層をソルダレジストにより形成する、請求項1記載の方法。
- 複数組の配線層と絶縁層とから形成した多層回路基板本体であって、半導体素子を搭載するための面と外部接続端子用のもう一方の面とを有し、半導体素子搭載面には搭載しようとする半導体素子にそれを通して多層回路基板が接続するパッドが設けられ、外部接続端子用の面には外部の電気回路にそれを通して多層回路基板が接続するパッドが設けられた多層回路基板本体を有する半導体装置用多層回路基板の製造方法であって、
2枚の金属板を向き合わせて一体化して複合金属板を作製し、
この複合金属板の両面に、金属板のためのエッチング液に実質的にエッチングされない金属材料製の半導体素子接続用パッドと、当該パッドを露出させる開口部を持つ絶縁層の形成に続き、配線層と絶縁層を交互に形成する工程を必要な回数実施して、所定数の配線層と絶縁層を有する多層回路基板本体を作製し、
多層回路基板本体の最外層の絶縁層上に、その上に位置する外部接続端子用パッドを露出させる貫通孔を備えた絶縁層を、貫通孔の内壁面を含めて全面を絶縁処理した金属板を当該多層回路基板本体の最外層の絶縁層に接合して形成し、
上記複合金属板を分離して、上記金属板の片面に上記多層回路基板本体を備えた中間体を得、
そしてこの中間体から上記金属板をエッチングにより除去して半導体素子接続用パッドを含む半導体素子搭載面を露出させることを含む、半導体装置用多層回路基板の製造方法。 - 前記半導体素子接続用パッドと当該パッドを露出させる開口部を持つ前記絶縁層を形成する際に、まず前記複合金属板の両面に当該開口部を有する絶縁層を形成し、当該開口部の底面に露出した当該金属板の部分に凹部を形成し、次いで当該凹部又は当該凹部と当該開口部内にはんだを充填することにより、前記半導体素子接続用パッドを半導体素子搭載面から突出したバンプ状に形成する、請求項12記載の方法。
- 前記複合金属板の両面に形成した絶縁層に、絶縁層表面の径に比べ底部の径が小さい開口部を形成し、当該開口部の底部に露出した金属板をエッチングして、上記開口部に通じる箇所の径が当該開口部の底面の径と等しいかそれより大きい空洞を、前記凹部として当該金属板に形成し、そして当該空洞及び開口部内にはんだを充填することにより、前記半導体素子接続用パッドを半導体素子搭載面から突出したバンプ状に形成する、請求項13記載の方法。
- 前記はんだの充填を、前記金属板を給電層として使用する電解めっきにより行う、請求項13又は14記載の方法。
- 前記はんだの充填をはんだペーストを用いて行う、請求項13又は14記載の方法。
- 前記全面を絶縁処理した金属板として、陽極酸化により表面に絶縁処理を施したアルミニウム製の板を使用する、請求項12記載の方法。
- 前記接合を接着剤を使用して行う、請求項12記載の方法。
- 前記接着剤が、接合後に前記多層回路基板本体の最外層の絶縁層と前記絶縁処理した金属板との間に、当該接着剤が前記貫通孔内にはみ出すのを防止できる間隙を形成し得る径の絶縁性微粒子を含有している、請求項18記載の方法。
- 前記露出した半導体素子搭載面に枠体を接合することを更に含む、請求項12記載の方法。
- 前記金属板の除去を部分的に行い、半導体素子搭載面の半導体素子搭載領域の周囲に前記金属板の一部を枠体として残す、請求項12記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001334733 | 2001-10-31 | ||
JP2001334733 | 2001-10-31 | ||
PCT/JP2002/011237 WO2003039219A1 (fr) | 2001-10-31 | 2002-10-29 | Procede de fabrication de carte de circuits imprimes multicouches pour dispositif a semiconducteur |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004274126A Division JP3637969B2 (ja) | 2001-10-31 | 2004-09-21 | 半導体装置用多層回路基板の製造方法 |
JP2004274134A Division JP3664725B2 (ja) | 2001-10-31 | 2004-09-21 | 半導体装置用多層回路基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2003039219A1 JPWO2003039219A1 (ja) | 2005-02-24 |
JP3664720B2 true JP3664720B2 (ja) | 2005-06-29 |
Family
ID=19149822
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003541328A Expired - Fee Related JP3664720B2 (ja) | 2001-10-31 | 2002-10-29 | 半導体装置用多層回路基板の製造方法 |
JP2004274126A Expired - Lifetime JP3637969B2 (ja) | 2001-10-31 | 2004-09-21 | 半導体装置用多層回路基板の製造方法 |
JP2004274134A Expired - Fee Related JP3664725B2 (ja) | 2001-10-31 | 2004-09-21 | 半導体装置用多層回路基板の製造方法 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004274126A Expired - Lifetime JP3637969B2 (ja) | 2001-10-31 | 2004-09-21 | 半導体装置用多層回路基板の製造方法 |
JP2004274134A Expired - Fee Related JP3664725B2 (ja) | 2001-10-31 | 2004-09-21 | 半導体装置用多層回路基板の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6988312B2 (ja) |
JP (3) | JP3664720B2 (ja) |
KR (1) | KR100516795B1 (ja) |
CN (1) | CN1224305C (ja) |
TW (1) | TWI222201B (ja) |
WO (1) | WO2003039219A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009239223A (ja) * | 2008-03-28 | 2009-10-15 | Ngk Spark Plug Co Ltd | 多層配線基板 |
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---|---|---|---|---|
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US7197853B1 (en) * | 2000-08-31 | 2007-04-03 | W. Frank Little, Jr. | Demountable and reusable wall and ceiling system |
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JP4452222B2 (ja) | 2005-09-07 | 2010-04-21 | 新光電気工業株式会社 | 多層配線基板及びその製造方法 |
KR100704919B1 (ko) | 2005-10-14 | 2007-04-09 | 삼성전기주식회사 | 코어층이 없는 기판 및 그 제조 방법 |
JP4811015B2 (ja) * | 2005-12-21 | 2011-11-09 | イビデン株式会社 | プリント配線板の製造方法 |
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JP5214139B2 (ja) | 2006-12-04 | 2013-06-19 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
JP4800253B2 (ja) | 2007-04-04 | 2011-10-26 | 新光電気工業株式会社 | 配線基板の製造方法 |
JP2008258520A (ja) | 2007-04-09 | 2008-10-23 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び配線基板 |
JP5032187B2 (ja) | 2007-04-17 | 2012-09-26 | 新光電気工業株式会社 | 配線基板の製造方法及び半導体装置の製造方法及び配線基板 |
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JP5101169B2 (ja) | 2007-05-30 | 2012-12-19 | 新光電気工業株式会社 | 配線基板とその製造方法 |
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JP2009130054A (ja) | 2007-11-21 | 2009-06-11 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP5290017B2 (ja) * | 2008-03-28 | 2013-09-18 | 日本特殊陶業株式会社 | 多層配線基板及びその製造方法 |
JP5356876B2 (ja) * | 2008-03-28 | 2013-12-04 | 日本特殊陶業株式会社 | 多層配線基板及びその製造方法 |
JP5203045B2 (ja) * | 2008-05-28 | 2013-06-05 | 日本特殊陶業株式会社 | 多層配線基板の中間製品、多層配線基板の製造方法 |
JP5101451B2 (ja) | 2008-10-03 | 2012-12-19 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
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JPH09283925A (ja) | 1996-04-16 | 1997-10-31 | Toppan Printing Co Ltd | 半導体装置及びその製造方法 |
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-
2002
- 2002-10-29 KR KR10-2003-7008844A patent/KR100516795B1/ko active IP Right Grant
- 2002-10-29 JP JP2003541328A patent/JP3664720B2/ja not_active Expired - Fee Related
- 2002-10-29 WO PCT/JP2002/011237 patent/WO2003039219A1/ja active IP Right Grant
- 2002-10-29 CN CNB028033477A patent/CN1224305C/zh not_active Expired - Lifetime
- 2002-10-29 US US10/451,850 patent/US6988312B2/en not_active Expired - Lifetime
- 2002-10-30 TW TW091132185A patent/TWI222201B/zh not_active IP Right Cessation
-
2004
- 2004-09-21 JP JP2004274126A patent/JP3637969B2/ja not_active Expired - Lifetime
- 2004-09-21 JP JP2004274134A patent/JP3664725B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
TW200301554A (en) | 2003-07-01 |
JPWO2003039219A1 (ja) | 2005-02-24 |
US6988312B2 (en) | 2006-01-24 |
WO2003039219A1 (fr) | 2003-05-08 |
CN1481658A (zh) | 2004-03-10 |
JP2005005742A (ja) | 2005-01-06 |
US20040074088A1 (en) | 2004-04-22 |
JP2005005743A (ja) | 2005-01-06 |
CN1224305C (zh) | 2005-10-19 |
TWI222201B (en) | 2004-10-11 |
JP3637969B2 (ja) | 2005-04-13 |
KR20040030478A (ko) | 2004-04-09 |
JP3664725B2 (ja) | 2005-06-29 |
KR100516795B1 (ko) | 2005-09-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050329 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
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