JP4929784B2 - 多層配線基板、半導体装置およびソルダレジスト - Google Patents

多層配線基板、半導体装置およびソルダレジスト Download PDF

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Description

本発明は一般に半導体装置に係り、特に樹脂材料、およびかかる樹脂材料を使った多層配線基板に関する。
今日の高性能半導体装置では、半導体チップを担持するパッケージ基板として樹脂多層基板が使われている。一方、最近の高性能半導体装置では半導体チップに激しい発熱が生じ、しかも半導体チップは樹脂基板に比較して大きな弾性率を有するため、かかる半導体チップを担持する樹脂多層基板には、熱応力に起因する反りが発生しやすい。そこでこのような半導体装置を回路基板上にはんだバンプなどを介して実装した場合、半導体チップの発熱に伴ってバンプに大きな応力が印加され、半導体チップとパッケージ基板、あるいはパッケージ基板回路基板の間の電気的および機械的な接合が破壊されたり損傷したりする問題が生じる。
そこでこのようなパッケージ基板の反りを抑制するため、従来、パッケージ基板を構成する樹脂多層基板の中心部にガラスクロスで補強されたコア層を配設した弾性率の大きい樹脂多層基板が使われている。
一方、このような厚いコア層を有するパッケージ基板では、基板の厚さが増大し、基板中に形成されたビアプラグなどの信号路のインダクタンスが増加し、電気信号の伝送速度が低下してしまう問題が生じる。
そこで従来、樹脂多層基板においてコア層を除き、厚さが５００μｍ以下の極薄樹脂多層基板を実現する努力がなされている。
特開２０００−１３３６８３号公報 特開平１１−３４５８９８号公報 特開平９−２８９２６９号公報 国際公開パンフレットＷＯ００／４９６５２号 特開２００２−１８７９３５号公報 特開２００１−１２７０９５号公報
図１は、従来のコアを有する多層樹脂基板１１の例を示す。
図１を参照するに、樹脂基板１１の中心部にはガラスクロス１１Ｇに樹脂を含浸させた厚さが４０〜６０μｍのコア層１１Ｃ1，１１Ｃ2を積層したコア部１１Ｃが設けられており、前記コア部１１Ｃの上には、配線パターン１２を有するビルドアップ絶縁膜１１Ａ，１１Ｂが形成されている。また前記コア部１１Ｃの下には、配線パターン１２Ｃ，１２Ｄを有するビルドアップ絶縁膜１１Ｄ，１１Ｅが形成されている。
さらに前記コア部１１Ｃを貫通して、前記配線層１２Ａと配線層１２Ｄを接続するスルービア１２Ｃが形成されている。
また最外部のビルドアップ絶縁膜１１Ｂ，１１Ｅ上にはソルダレジスト膜１３Ａ、１３Ｂがそれぞれ形成されており、前記ソルダレジスト膜１３Ａ中には、電極パッド１４Ａが、また前記ソルダレジスト膜１３Ｂ中には、電極パッド１４Ｂが形成されている。
このようにして形成された多層樹脂基板１１上には半導体チップ１５がフェースダウン状態で実装され、半導体チップ１５の電極バンプ１６が対応する電極パッド１４Ａに接合される。また前記半導体チップ１５とソルダレジスト膜１３Ａの間には、アンダーフィル樹脂層１７が充填される。
また前記樹脂基板１１の裏側においては、前記電極パッド１４Ｂには、前記半導体チップ１５と多層樹脂基板１１よりなる半導体装置を回路基板に実装するためにはんだバンプ１７が形成される。
しかし、このようなコア部１１Ｃを有する多層樹脂基板１１では、コア層１１Ｃ1，１１Ｃ２を含めた基板全体の厚さが５００μｍを超えてしまう場合があり、このような場合には、前記スルービア１２Ｃにより形成され電極パッド１４Ｂから対応する電極パッド１４Ａに至る信号路の長さがやはり５００μｍを超えてしまうため、かかる長い信号路を伝送される信号は、インダクタンスの影響により遅延を受けてしまう。
これに対し、図２のようにコア部１１Ｃを除去し、多層樹脂基板の厚さを低減させることが考えられるが、このようなコアを含まない、いわゆるコアレス樹脂基板では弾性率が例えば前記コア部１１Ｃを設けた場合の２０ＧＰａの値から、１０ＧＰａ程度、あるいはそれ以下まで減少してしまい、従って先に述べた基板の反り、あるいは変形が大きな問題になる。ただし図２中、先に説明した部分には同一の参照符号を付し、説明を省略する。
このように半導体チップを担持する樹脂基板が反った場合、かかる樹脂基板と、前記樹脂基板を有する半導体装置が実装される回路基板の接合部には大きな応力が印加され、接合部が破壊されたり損傷したりする問題が生じる。
一の側面において本発明は、各々絶縁層と配線パターンよりなる複数のビルドアップ層を積層した樹脂積層体と、前記樹脂積層体の上面および下面に形成された第１および第２のソルダレジスト層と、よりなり、前記第１および第２のソルダレジスト層は、ガラスクロスを含浸し、前記第１および第２のソルダレジスト層の各々は、１０〜３０ＧＰａの弾性率を有し、前記第１および第２のソルダレジスト層の各々は、３０〜６０μｍの厚さを有することを特徴とする多層配線基板を提供する。
他の側面において本発明は、ソルダレジスト樹脂組成物層と、前記ソルダレジスト樹脂組成物層中に含浸されたガラスクロスとよりなることを特徴とするソルダレジストを提供する。
本発明によれば、ガラスクロスにソルダレジストを含浸させることにより、ソルダレジスト膜が力学的に補強され、弾性率が向上する。そこで、かかるソルダレジスト膜をコアレスビルドアップ多層配線基板の表面および裏面に配設することにより、前記コアレスビルドアップ基板は表側および裏側から力学的に補強され、十分な弾性率を確保しつつ、基板の膜厚を減少させることが可能となる。これにより、かかる配線基板中における信号路のインダクタンスが減少し、信号遅延を抑制することが可能となる。ソルダレジスト膜は、信号路を構成しないため、ガラスクロスを含むことによるソルダレジスト膜の膜厚の増加は、配線基板の電気特性に実質的な影響を与えない。このような配線基板上に半導体チップをフリップチップ実装した場合、配線基板は厚さが減少しているにもかかわらず大きな弾性率を有するため、チップが発熱した場合にも配線基板の反りや変形はわずかであり、半導体チップと配線基板、また配線基板と回路基板の間に信頼性の高い電気的および機械的な結合が実現される。さらに、ソルダレジスト膜は、従来のソルダレジスト膜と同様に、はんだブリッジの発生防止、はんだピックアップ量の低減、はんだポットの汚染防止、アッセンブリ時の基板保護、銅配線パターンの酸化や腐食、さらにエレクトロマイグレーション防止などの機能を果たす。
図３は、本発明の第１の実施形態による半導体装置２０の構成を示す。
図３を参照するに、半導体装置２０は樹脂多層配線基板２１と、前記樹脂多層配線基板２１上にはんだバンプ２２Ａによりフリップチップ実装された半導体チップ２２とより構成されており、前記樹脂多層配線基板２１は、多数のビルドアップ層２１Ａ1〜２１Ａ6を積層した樹脂ビルドアップ積層体２１Ａと、前記樹脂ビルドアップ積層体２１Ａの上面および下面にそれぞれ形成されたソルダレジスト層２１Ｂ，２１Ｃより構成されており、前記ビルドアップ層２１Ａ1〜２１Ａ6の各々はＣｕ配線パターン２１Ａｃを、例えば４０μｍ径のビアパターンと３０μｍ／３０μｍのラインアンドスペースパターンの６段スタックの形で形成されており、前記Ｃｕ配線パターン２１Ａｃの一部は、前記樹脂ビルドアップ積層体２１Ａを貫通するスルービア２１Ａｔを形成する。
さて、本実施形態による半導体装置２０では、前記ソルダレジスト層２１Ｂ，２１Ｃとして、弾性率が例えば４０ＧＰａの剛直なガラスクロス２１Ｇをソルダレジスト樹脂組成物に含浸させたものが使われており、前記ソルダレジスト樹脂組成物自体は従来のもので弾性率も２〜３ＧＰａ程度にすぎないが、ソルダレジスト層２１Ｂ，２１Ｃは１０〜３０ＧＰａ、例えば１５ＧＰａの弾性率を有している。
図３の構成では、このような剛直なソルダレジスト層２１Ｂ，２１Ｃを、弾性率の小さい樹脂ビルドアップ積層体２１Ａの表側および裏側に、３０〜６０μｍ程度の厚さに設けることにより、前記樹脂ビルドアップ積層体２１Ａは表側および裏側から力学的に補強され、反りや変形などが効果的に抑制される。
さらに前記ソルダレジスト層２1Ｂには電極パッド２１ｂが前記ビルドアップ層２１Ａ 6 中の配線パターン２１Ａｃにコンタクトしてアレイ状に形成されており、また前記ビルソルダレジスト層２１Ｃにも、電極パッド２１ｃが形成されている。その際、前記ソルダレジスト層２１Ｂ，２１Ｃは、通常のレジスト層と同様に、はんだブリッジの発生防止、はんだピックアップ量の低減、はんだポットの汚染防止、アッセンブリ時の基板保護、銅配線パターンの酸化や腐食、さらにエレクトロマイグレーション防止などの機能を果たす。このため、前記前記ソルダレジスト層２１Ｂ，２１Ｃを構成する樹脂材料としては、ソルダレジストとして通常使われる、エポキシ樹脂、アクリル酸エステル樹脂、エポキシアクリレートなどが使われる。
なお、例えば図１で説明したコア材１１Ｃ1，１１Ｃ2に使われるガラスクロスを含むプリプレグを前記ソルダレジスト層２１Ｂ，２１Ｃに使うことも考えられるが、このようなコア材をソルダレジストとして使った場合には、上記ソルダレジストとしての機能を満足に果たすことができない。すなわち、従来のコア材を樹脂多層基板の最表面に配設するのは困難である。
一方、前記ガラスクロス２１Ｇとしては、密度の高い高開繊扁平ガラスクロスを使うのが好ましい。
さらに前記電極パッド２１ｂには、半導体チップ２２がフリップチップ実装されており、さらに前記電極パッド２１ｃ上には、回路基板との実装に使われるはんだバンプ２３が形成される。
かかる構成の多層配線基板２１では、ガラスクロスを含むソルダレジスト層２１Ｂ，２１Ｃは、樹脂ビルドアップ積層体２１Ａ中に形成される信号路の外側に位置するため、前記信号路のインダクタンスを増大させることがなく、ガラスクロスを含むことにより厚さが通常のソルダレジストに比較して多少増大しても、基板中の信号の伝送特性に実質的な影響は生じない。前記ソルダレジスト層２１Ｂ，２１Ｃの厚さは、図１の構成におけるコア層１１Ｃ1，１１Ｃ2の厚さと略等しい４０〜６０μｍ程度であるのが好ましいが、前記コア層の１０倍以下の厚さであれば、多層配線基板２１の電気特性に悪影響は生じない。
次に、前記図３の多層配線基板２１の製造工程を、図４Ａ〜４Ｈを参照しながら説明する。
図４Ａを参照するに、例えばＣｕあるいはＣｕ合金よりなる支持部材２０Ｓ上に第1層目のＣｕ配線パターン２１Ａｃが形成され、さらにこの上に第1層目のビルドアップ絶縁膜２１Ａ1が、例えば巴川製紙所より商品名ＴＬＦ―３０として供給される樹脂層を真空レミネーション法により貼り付けることにより形成される。
次に図４Ｂの工程において前記ビルドアップ絶縁膜２１Ａ1中に開口部２１ＡｖがＣＯ2レーザ加工により形成され、さらに図４Ｂの構造上にＣｕメッキシード層（図示せず）が、例えばロームアンドハースカンパニー製無電解メッキ液を使って全面に形成される。
さらに図４Ｃの工程において、かかるＣｕメッキシード層上に例えばフォテックＲＹ-３２２９（日立化成株式会社商品名）を使ってレジストパターンを形成し、前記レジストパターンをマスクに、Ｃｕの電解メッキを行い、前記開口部２１ＡｖをＣｕ層により充填し、Ｃｕ配線パターン２１Ａｃを形成している。ただし図４Ｃは、前記Ｃｕ層の電解メッキによる形成の後、前記レジストパターンを除去し、さらに不要なＣｕシード層を除去した状態を示している。
さらに図４Ａ〜４Ｃの工程を繰り返すことにより絶縁膜２１Ａ1〜２１Ａ6が積層され、図４Ｄに示すように、銅配線パターン２１Ａｃおよびスルービア２１Ａｔを含む樹脂ビルドアップ積層体２１Ａが形成される。
次に図４Ｅの工程において、前記樹脂ビルドアップ積層体２１Ａ上に、ソルダレジスト、例えば太陽インキ製造株式会社より商品名ＰＳＲ−４０００ＳＰで供給されているソルダレジストを含浸させたガラスクロスよりなるソルダレジスト層２１Ｂを形成する。前記ガラスクロスとしては、例えば旭ファイバーグラス株式会社より商品名高開繊扁平ロービングガラスとして供給されている、高開繊ガラスクロスを使うことができる。
さらに図４Ｆの工程で前記支持部材２０Ｓがエッチングにより除去され、さらに前記樹脂ビルドアップ積層体２１Ａの下面に前記ソルダレジスト層２１Ｂと同様なソルダレジスト層２１Ｃが形成される。
さらに図４Ｇの工程において、前記ソルダレジスト層２１Ｂ中に、レーザ加工によりその下の配線パターン２１Ａｃあるいはスルービア２１Ａｔに対応した開口部が形成され、かかる開口部に、前記電極パッド２１ｂが形成される。また前記図４Ｇの工程においてソルダレジスト層２１Ｃ中に、同様なレーザ加工により、前記樹脂ビルドアップ積層体２１Ａ中の配線パターン２１Ａｃあるいはスルービア２１Ａｔに対応した開口部が形成され、かかる開口部に、電極パッド２１ｃが形成される。
このようにして形成された多層配線基板２１において反りを測定したところ、一辺が４ｃｍの大きさの基板で５０μｍ程度であることが確認された。また半導体チップ２２が搭載される一辺が２ｃｍの大きさの領域においては、反りの大きさが２０μｍ程度であり、スティフナを使わなくても、半導体チップ２２の実装が可能であることが確認された。
さらにこのようにして形成された多層配線基板２１上に実際に半導体チップ２２をフリップチップ実装し、さらに半導体チップ２２と基板２１の間に、弾性率が１０ＧＰａの一般的なアンダーフィル樹脂層２２Ｂ（住友ベークライト株式会社商品名ＣＲＰ−４０７５３Ｓ３）を充填し、これを１５０℃で３０分間熱硬化させた状態で、−１０℃から１００℃までの熱サイクル試験を３００回繰り返した。その結果、このような熱サイクル試験を行っても、半導体チップ２２と樹脂多層基板２１の間に剥離や断線などの不良は生じないことが確認された。
さらに、前記半導体チップ２２を実装後、基板２１の反りを測定したところ、前記基板２１の反りは、一辺が４ｃｍの大きさの基板において１００μｍ以下であり、チップの剥離やビアの断線などは生じていないのが確認された。
なお、前記アンダーフィル樹脂層２２Ｂは、フィラーを添加されていても、されていなくてもよい。
これに対し、前記図３の構成において、ソルダレジスト膜２１ｂ，２１ｃとして、同じ太陽インキ製造株式会社より商品名ＰＳＲ−４０００ＳＰで供給されているソルダレジストを、ガラスクロスを含浸させない状態で形成した比較対照実験の場合、一辺が４ｃｍの基板において反りの大きさが、前記ガラスクロスを含浸させた場合の５０μｍから３００μｍまで増加してしまうのが見いだされた。また、一辺が２ｃｍのチップ実装領域においては、反りの大きさが、先の２０μｍ程度から１００μｍ程度まで増加してしまい、半導体チップ２２の実装は、スティフナを設けない限り、不可能であった。
そこでこの比較対照実験では、前記比較対照による樹脂多層配線基板の周囲に厚さが１ｍｍのＣｕスティフナを設けることにより基板の反りを１００μｍ程度に抑制し、さらに半導体チップ２２を、同様にアンダーフィル樹脂を使って実装した後、−１０℃から１００℃の間で３００回の熱サイクル試験を行ったところ、基板とチップの間で接続断が発生するのが確認された。さらに、チップ実装状態で前記基板の反りを測定したところ、反りは３００μｍに達しており、半導体チップの剥離およびスルービアの断線が観察された。
このように、本発明によれば、コアレス多層樹脂基板の最表面に形成されるソルダレジスト層をガラスクロスにより力学的に補強することにより、基板の反りや変形を効果的に抑制することが可能となる。
さらに、本発明による、ガラスクロスを含むソルダレジスト層による多層樹脂基板の力学的な補強は、コアレス基板に限定されるものではなく、図１に示したコア材を有する基板であっても、厚さが例えば５００μｍ以下で、反りや変形が大きな問題となる基板に対しては有効である。
本発明においては、前記ソルダレジスト層２１Ｂ，２１Ｃの加工は、ガラスクロスが含まれるためレーザ加工で行われ、このためソルダレジスト層自体に感光性は要求されないが、従来の感光性のソルダレジストを使うことはもちろん可能である。本発明の実施形態で使ったソルダレジスト（太陽インキ製造株式会社の商品名ＰＳＲ−４０００ＳＰ）は、感光性のソルダレジストである。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形や変更が可能である。
（付記１）
各々絶縁層と配線パターンよりなる複数のビルドアップ層を積層した樹脂積層体と、
前記樹脂積層体の上面および下面に形成された第１および第２のソルダレジスト層とよりなり、
前記第１および第２のソルダレジスト層は、ガラスクロスを含むことを特徴とする多層配線基板。
（付記２）
前記第１および第２のソルダレジスト層の各々は、前記樹脂積層体の弾性率よりも大きな弾性率を有することを特徴とする付記１記載の多層配線基板。
（付記３）
前記第１および第２のソルダレジスト層の各々は、１０〜３０ＧＰａの弾性率を有することを特徴とする付記１または２記載の多層配線基板。
（付記４）
前記第１および第２のソルダレジスト層の各々は、３０〜６０μｍの厚さを有することを特徴とする付記１〜３のうち、いずれか一項記載の多層配線基板。
（付記５）
前記多層配線基板は、前記第１のソルダレジスト層の表面から前記第２のソルダレジスト層の表面までの厚さが、５００μｍ以下であることを特徴とする付記１または２記載の多層配線基板。
（付記６）
前記第１および第２のソルダレジスト層には、それぞれの電極パッドが形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の多層配線基板。
（付記７）
前記ガラスクロスは、高開繊クロスであることを特徴とする付記１〜６のうち、いずれか一項記載の多層配線基板。
（付記８）
各々絶縁層と配線パターンよりなる複数のビルドアップ層を積層した樹脂積層体と、前記樹脂積層体の上面および下面に形成されたガラスクロスを含む第１および第２のソルダレジスト層と、前記第１および第２のソルダレジスト層の各々に形成された電極パッドとを含む多層配線基板と、
前記多層配線基板上にフェースダウン状態で実装された半導体チップとよりなることを特徴とする半導体装置。
（付記９）
前記第１および第２のソルダレジスト層の各々は、前記樹脂積層体の弾性率よりも大きな弾性率を有することを特徴とする付記８記載の多半導体装置。
（付記１０）
前記第１および第２のソルダレジスト層の各々は、１０〜３０ＧＰａの弾性率を有することを特徴とする付記８または９記載の半導体装置。
（付記１１）
ソルダレジスト樹脂組成物層と、
前記ソルダレジスト樹脂組成物層中に含浸されたガラスクロスとよりなることを特徴とするソルダレジスト。
（付記１２）
前記ソルダレジスト樹脂組成物は、エポキシ樹脂、アクリル酸エステル樹脂、エポキシアクリレートのいずれかよりなることを特徴とする付記１１記載のソルダレジスト。
本発明の関連技術による、コア材を有する多層樹脂基板を使った半導体装置の構成を示す図である。 図１の構成においてコア材を除去した場合の半導体装置の構成を示す図である。 本発明の一実施形態による半導体装置の構成を示す図である。 図３の半導体装置の製造工程を示す図（その１）である。 図３の半導体装置の製造工程を示す図（その２）である。 図３の半導体装置の製造工程を示す図（その３）である。 図３の半導体装置の製造工程を示す図（その４）である。 図３の半導体装置の製造工程を示す図（その５）である。 図３の半導体装置の製造工程を示す図（その６）である。 図３の半導体装置の製造工程を示す図（その７）である。
符号の説明
２０ 半導体装置
２０Ｓ 支持体
２１ 樹脂多層基板
２１Ａ ビルドアップ樹脂積層体
２１Ａ1〜２１Ａ6 ビルドアップ絶縁層
２１Ａｃ 配線パターン
２１Ａｔ スルービア
２１Ｂ，２１Ｃ ガラスクロス補強ソルダレジスト
２１Ｇ ガラスクロス
２１ｂ，２１ｃ 電極パッド
２２ 半導体チップ
２２Ａ，２３ バンプ
２２Ｂ アンダーフィル樹脂

Claims (7)

  1. 各々絶縁層と配線パターンよりなる複数のビルドアップ層を積層した樹脂積層体と、
    前記樹脂積層体の上面および下面に形成された第１および第２のソルダレジスト層と、よりなり、
    前記第１および第２のソルダレジスト層は、ガラスクロスを含浸し、
    前記第１および第２のソルダレジスト層の各々は、１０〜３０ＧＰａの弾性率を有し、
    前記第１および第２のソルダレジスト層の各々は、３０〜６０μｍの厚さを有することを特徴とする多層配線基板。
  2. 前記第１および第２のソルダレジスト層の各々は、前記樹脂積層体の弾性率よりも大きな弾性率を有することを特徴とする請求項１記載の多層配線基板。
  3. 前記多層配線基板はコアレス多層樹脂基板であり、１０ＧＰａ以下の弾性率を有することを特徴とする請求項１または２記載の多層配線基板。
  4. 前記多層配線基板は、前記第１のソルダレジスト層の表面から前記第２のソルダレジスト層の表面までの厚さが、５００μｍ以下であることを特徴とする請求項１または２記載の多層配線基板。
  5. 前記第１および第２のソルダレジスト層には、それぞれの電極パッドが形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載の多層配線基板。
  6. 前記ガラスクロスは、高開繊クロスであることを特徴とする請求項１〜５のうち、いずれか一項記載の多層配線基板
  7. 各々絶縁層と配線パターンよりなる複数のビルドアップ層を積層した樹脂積層体と、前記樹脂積層体の上面および下面に形成されたガラスクロスを含浸した第１および第２のソルダレジスト層と、前記第１および第２のソルダレジスト層の各々に形成された電極パッドとを含む多層配線基板と、
    前記多層配線基板上にフェースダウン状態で実装された半導体チップと、を含み、
    前記第１および第２のソルダレジスト層の各々は、１０〜３０ＧＰａの弾性率を有し、
    前記第１および第２のソルダレジスト層の各々は、３０〜６０μｍの厚さを有することを特徴とする半導体装置。
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