JP3643706B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3643706B2
JP3643706B2 JP21819898A JP21819898A JP3643706B2 JP 3643706 B2 JP3643706 B2 JP 3643706B2 JP 21819898 A JP21819898 A JP 21819898A JP 21819898 A JP21819898 A JP 21819898A JP 3643706 B2 JP3643706 B2 JP 3643706B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
chip
electrode pad
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21819898A
Other languages
English (en)
Other versions
JP2000058743A (ja
Inventor
誠 坪野谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP21819898A priority Critical patent/JP3643706B2/ja
Publication of JP2000058743A publication Critical patent/JP2000058743A/ja
Application granted granted Critical
Publication of JP3643706B2 publication Critical patent/JP3643706B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを重ね合わせてモールドしつつ、近似した大きさを持つ半導体チップの組み合わせでも小型化できる半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の封止技術として最も普及しているのが、図６（Ａ）に示したような、半導体チップ１の周囲を熱硬化性のエポキシ樹脂２で封止するトランスファーモールド技術である。半導体チップ１の支持素材としてリードフレームを用いており、リードフレームのアイランド３に半導体チップ１をダイボンドし、半導体チップ１のボンディングパッドとリード４をワイヤ５でワイヤボンドし、所望の外形形状を具備する金型内にリードフレームをセットし、金型内にエポキシ樹脂を注入、これを硬化させることにより製造される。
【０００３】
一方、各種電子機器に対する小型、軽量化の波はとどまるところを知らず、これらに組み込まれる半導体装置にも、一層の大容量、高機能、高集積化が望まれることになる。
【０００４】
そこで、以前から発想としては存在していた（例えば、特開昭５５ー１１１１５１７号）、１つのパッケージ内に複数の半導体チップを封止する技術が注目され、実現化する動きが出てきた。つまり図６（Ｂ）に示すように、アイランド３上に第１の半導体チップ１ａを固着し、第１の半導体チップ１ａの上に第２の半導体チップ１ｂを固着し、対応するボンディングパッドとリード端子４とをボンディングワイヤ５ａ、５ｂで接続し、樹脂２で封止したものである。
【０００５】
【発明が解決しようとする課題】
図６（Ｂ）の構成は、第１の半導体チップ１ａとのワイヤボンディングを確保するため、第２の半導体チップ１ｂを固着したときに第１の半導体チップ１ａの電極パッド部分が露出していること、即ちチップサイズに差のあることが絶対的な条件となる。そのため、例えば同一機種のチップを２個組み込む、或いは別機種のチップであってもそのチップサイズが近似する場合には採用できない欠点があった。２つの半導体チップを十文字に重ね合わせることも考えられるが、これとてチップサイズの縦×横の寸法に差があることが条件となり、依然として制約が残るものである。
【０００６】
【課題を解決するための手段】
本発明は上述した従来の課題に鑑み成されたもので、第１と第２の半導体チップと、前記第１と第２の半導体チップの各表面に形成した電極パッドと、外部接続用の電極手段と、前記第１と第２の半導体チップの電極パッドと前記電極手段とを各々接続するボンディングワイヤとを具備し、前記第１と第２の半導体チップを重畳して１つのパッケージに封止した半導体装置において、
前記第１の半導体チップと前記第２の半導体チップと間にスペーサを設け、該スペーサは前記第１の半導体チップの電極パッドを避けてその上部に空間を形成し、前記空間の上部には前記第２の半導体チップが位置し、
前記第１の半導体チップの電極パッドに接続するボンディングワイヤが、前記空間を通過して前記第１の半導体チップの電極パッドにボンディングされていることを特徴とするものである。
【０００７】
【発明の実施の形態】
以下に本発明の一実施の形態を詳細に説明する。
【０００８】
先ず、図１は本発明の半導体装置の主要部を示す断面図、図２（Ａ）は全体を示す断面図、同じく図２（Ｂ）は全体を示す平面図である。
【０００９】
これらの図において、１０、１１は各々第１と第２の半導体チップを示している。第１と第２の半導体チップ１０、１１のシリコン表面には、前工程において各種の拡散熱処理などによって多数の能動、受動回路素子が形成されている。第１と第２の半導体チップ１０、１１のチップ周辺部分には外部接続用の第１と第２の電極パッド１２ａ、１２ｂがアルミ電極によって形成されている。各電極パッド１２ａ、１２ｂの上にはパッシベーション皮膜が形成され、電極パッド１２ａ、１２ｂの上部が電気接続のために開口されている。パッシベーション被膜はシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などである。図２（Ｂ）の例では、各電極パッド１２ａ、１２ｂは半導体チップ１０、１１の対向する２辺に沿って集約して配置されている。
【００１０】
第１の半導体チップ１０がリードフレームのアイランド１３上に接着剤１４によりダイボンドされる。第２の半導体チップ１１が第１の半導体チップ１０の前記パッシベーション皮膜上に固着されている。接着剤１４は導電性または絶縁性である。
【００１１】
第１の電極パッド１２ａには、金線からなる第１のボンディングワイヤ１６ａの一端が接続されており、第１のボンディングワイヤ１６ａの他端は外部導出用のリード端子１７にワイヤボンドされている。また、第２の電極パッド１２ｂの表面には、第２のボンディングワイヤ１６ｂの一端がワイヤボンドされており、第２のボンディングワイヤ１６ｂの他端は外部導出用のリード端子１７にワイヤボンドされている。
【００１２】
第１と第２の半導体チップ１０、１１、リード端子１７の一部、および第１と第２のボンディングワイヤ１６ａ、１６ｂを含む主要部は、周囲をエポキシ系の熱硬化樹脂１８でモールドされて半導体装置のパッケージを形成する。リード端子１７はパッケージの側壁から外部に導出されて外部接続端子となる。導出されたリード端子１７はＺ字型に曲げ加工されている。アイランド１３の裏面側は樹脂１８の表面に露出しており、樹脂１８表面と同一平面を形成している。
【００１３】
第１と第２の半導体チップ１０、１１の組み合わせは任意である。例えば、第１と第２の半導体チップ１０、１１としてＥＥＰＲＯＭ（フラッシュメモリ）等の半導体記憶装置を用いた場合（第１の組み合わせ例）は、１つのパッケージで記憶容量を２倍、３倍・・・にすることができる。また、第１の半導体チップ１０にＥＥＰＲＯＭ（フラッシュメモリ）等の半導体記憶装置を、第２の半導体チップ１１にはＳＲＡＭ等の半導体記憶装置を形成するような場合（第２の組み合わせ例）ことも考えられる。どちらの組み合わせの場合でも、各チップにはデータの入出力を行うＩ／Ｏ端子と、データのアドレスを指定するアドレス端子、及びデータの入出力を許可するチップイネーブル端子とを具備しており、両チップのピン配列が酷似している。そのため、第１と第２の半導体チップ１０、１１のＩ／Ｏ端子やアドレス端子用のリード端子１７を共用することが可能であり、各チップに排他的なチップイネーブル信号を印加することにより、どちらか一方の半導体チップのメモリセルを排他的に選択することが可能である。
【００１４】
上記第１の組み合わせ例の場合には当然の事ながら、第１の半導体チップ１０と第２の半導体チップ１１が大略同じ大きさと形状を有し、電極パッド１２ａ、１２ｂの配列も同じである。そのため、両者を重ねると、第１の半導体チップ１０の電極パッド１２ａが第２の半導体チップ１１の陰に隠れる。具体的に、図２（Ｂ）の例では第２の電極パッド１２ｂの直下に第１の電極パッド１２ａが位置する。又第２の組み合わせ例の場合でも、チップサイズと形状が近似し且つピン配列が酷似する場合があり得る。
【００１５】
而して、第１と第２の半導体チップ１０、１１の間にスペーサ３０を形成して、第１の電極パッド１２ａの上方に空間１９を形成し、第２の半導体チップ１１をひさし状に突出させている。この空間１９は、第１の半導体チップ１０の端部から第１の電極１２ａを露出するだけの幅（図１：Ｗ）を持ち、更には第１のボンディングワイヤ１６ａのワイヤ高さを収納するだけの高さ（図１：ｔ１）を持つ。但しスペーサ３０と各半導体チップ１０、１１との接着剤１５の膜厚をも考慮する。この様なスペーサ３０としては、膜厚が１００〜２００μ程度の絶縁接着テープ、直径が１００〜２００μの粒状の絶縁フィラーを混入した絶縁性のエポキシ系接着剤等が利用できる。
【００１６】
スペーサ３０は第１の電極パッド１２ａの上方に空間１９を形成し、この空間内で第１のボンディングワイヤ１６ａが第１の電極パッド１２ａにボールボンディングされている。ボール部２０から連続する第１のボンディングワイヤ１６ａは空間１９を通過し、リード端子１７にセカンドボンドされる。第１の半導体チップ１０の表面の高さに対してリード端子１７の表面が高いような場合には、第１のボンディングワイヤ１６ａは第１の電極１２ａから空間１９を通過して横方向に導出され、第２の半導体チップ１１の端より外側で上昇し、リード端子１７先端部に到達する様な軌跡を描く。
【００１７】
この様に、スペーサ３０によって第１の電極パッド１２ａの上に空間１９を設けることによって、第１の半導体チップ１０へのワイヤボンディングを可能にし、且つ第１のボンディングワイヤ１６ａが第２の半導体チップ１１の裏面と接触することを回避している。
【００１８】
本実施の形態では、アイランド１３の板厚が１５０〜２００μであり、第１と第２の半導体チップ１０、１１の厚みがバックグラインド工程により２５０〜３００μとなっている、接着剤１４、１５の厚みとして２０〜３０μ必要であり、更にはボンディングワイヤの上部に樹脂の残り厚みとして１５０〜２００μは必要である。本願出願人は、これらの厚みを収納しつつ、パッケージの高さｔ２を１．０ｍｍ以下にまで薄形化した半導体装置を実現した。
【００１９】
図３に第２の実施の形態を示した。リードフレームに代えてテープキャリアと半田ボールを用いた例である。第１の半導体チップ１０がポリイミド系のベースフィルム４０の上に接着固定され、第１の半導体チップ１０の上に第２の半導体チップ１１がスペーサ３０を挟んで固着される。ベースフィルム４０の表面にはリード端子１７に相当する導電パターン４１が形成されており、第１と第２の電極パッド１２ａ、１２ｂと導電パターン４１とが各々第１と第２のボンディングワイヤ１６ａ、１６ｂで接続されている。ベースフィルム４０には貫通穴が形成され、該貫通穴を介して、ベースフィルム４０の裏面に形成した半田ボール４２と接続されている、そして、周囲を熱硬化性の樹脂でモールドされている。
【００２０】
尚、上記実施例は半導体チップが２個の場合を記載したが、３個、４個を積層する場合でも同様に実施できることは言うまでもない。
【００２１】
【発明の効果】
以上に説明した通り、本発明によれば、第１と第２の半導体チップ１０、１１の間にスペーサ３０を設け、スペーサ３０が形成する空間１９を利用して第１の電極１２ａに第１のボンディングワイヤ１２ａをボンディングするので、半導体チップ１０、１１の大きさと形状が近似した場合でも複数の半導体チップを積層してワイヤボンディングが可能になる利点を有する。これにより、例えば１つのパッケージに２倍の記憶容量を持たせることが可能になる。
【００２２】
更に、半導体チップ１０、１１としてどのようなサイズ、形状のものでも組み合わせが可能になり、製品展開の自由度が増す利点をも有する。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図３】本発明の、第２の実施の形態を示す断面図である。
【図４】従来例を説明するための断面図である。

Claims (3)

  1. 第１の半導体チップ及び前記第１の半導体チップ上に積層された第２の半導体チップと、前記第１及び第２の半導体チップの各第１主面に形成した電極パッドと、前記電極パッドの各々とボンディングワイヤにより電気的に接続された外部接続用の電極手段と、前記第１及び第２の半導体チップを樹脂モールドして形成されたパッケージと、を具備し、
    前記第１の半導体チップと前記第２の半導体チップとの間には、スペーサが配置されており、
    前記第１の半導体チップの電極パッドと前記電極手段とを接続するボンディングワイヤは、前記スペーサの厚みにより前記第１の半導体チップと前記第２の半導体チップとの間に形成された空間内に第１の頂部を有すると共に、前記空間の外部に第２の頂部を有し、
    前記第２の頂部は、前記第１の頂部よりも高い箇所に位置することを特徴とする半導体装置。
  2. 前記スペーサは、絶縁性フィラーが混入した絶縁性接着剤からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記電極手段は、前記パッケージから導出されたリード端子、または前記第１の半導体チップが固着されるフィルム上に形成された導電パターンであることを特徴とする請求項１に記載の半導体装置。
JP21819898A 1998-07-31 1998-07-31 半導体装置 Expired - Fee Related JP3643706B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21819898A JP3643706B2 (ja) 1998-07-31 1998-07-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21819898A JP3643706B2 (ja) 1998-07-31 1998-07-31 半導体装置

Publications (2)

Publication Number Publication Date
JP2000058743A JP2000058743A (ja) 2000-02-25
JP3643706B2 true JP3643706B2 (ja) 2005-04-27

Family

ID=16716163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21819898A Expired - Fee Related JP3643706B2 (ja) 1998-07-31 1998-07-31 半導体装置

Country Status (1)

Country Link
JP (1) JP3643706B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010367A (ko) * 2000-07-29 2002-02-04 마이클 디. 오브라이언 멀티칩 모듈 및 그 제조 방법
KR20020015214A (ko) * 2000-08-21 2002-02-27 마이클 디. 오브라이언 반도체패키지
KR100646468B1 (ko) * 2000-09-19 2006-11-14 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP4501279B2 (ja) * 2000-12-27 2010-07-14 ソニー株式会社 集積型電子部品及びその集積方法
KR20020056283A (ko) * 2000-12-29 2002-07-10 박종섭 적층형 멀티칩 반도체 패키지의 구조 및 그 제조 방법
JP2007088501A (ja) * 2001-06-29 2007-04-05 Hitachi Chem Co Ltd 接着部材
JP2010045382A (ja) * 2001-06-29 2010-02-25 Hitachi Chem Co Ltd 接着部材
JP2007294977A (ja) * 2001-06-29 2007-11-08 Hitachi Chem Co Ltd 接着部材
DE10231385B4 (de) 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
KR100567225B1 (ko) * 2001-07-10 2006-04-04 삼성전자주식회사 칩 패드가 셀 영역 위에 형성된 집적회로 칩과 그 제조방법 및 멀티 칩 패키지
DE10142120A1 (de) 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
KR20030027413A (ko) * 2001-09-28 2003-04-07 삼성전자주식회사 칩 사이에 스페이서가 삽입된 멀티 칩 패키지와 그 제조방법
JP4206779B2 (ja) * 2002-02-25 2009-01-14 セイコーエプソン株式会社 半導体装置の製造方法
JP3688249B2 (ja) * 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004221555A (ja) * 2002-12-27 2004-08-05 Sumitomo Bakelite Co Ltd フィルム付き半導体素子、半導体装置およびそれらの製造方法
JP2004303841A (ja) * 2003-03-28 2004-10-28 Lintec Corp 半導体装置、半導体装置の製造方法およびスペーサ
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP4544407B2 (ja) * 2004-05-17 2010-09-15 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4643341B2 (ja) * 2005-04-08 2011-03-02 株式会社東芝 半導体装置
JP4674113B2 (ja) 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
CN100570871C (zh) * 2005-08-24 2009-12-16 富士通微电子株式会社 半导体器件及其制造方法
KR100924560B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지
JP5332264B2 (ja) * 2008-03-28 2013-11-06 株式会社デンソー 電力変換装置

Also Published As

Publication number Publication date
JP2000058743A (ja) 2000-02-25

Similar Documents

Publication Publication Date Title
JP3643706B2 (ja) 半導体装置
US8053278B2 (en) Multi-chip package type semiconductor device
US7327020B2 (en) Multi-chip package including at least one semiconductor device enclosed therein
KR100477020B1 (ko) 멀티 칩 패키지
US6528353B2 (en) Chip stack-type semiconductor package and method for fabricating the same
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
US8710647B2 (en) Semiconductor device having a first conductive member connecting a chip to a wiring board pad and a second conductive member connecting the wiring board pad to a land on an insulator covering the chip and the wiring board
US6982485B1 (en) Stacking structure for semiconductor chips and a semiconductor package using it
US20060073635A1 (en) Three dimensional package type stacking for thinner package application
JP3494901B2 (ja) 半導体集積回路装置
US20060125093A1 (en) Multi-chip module having bonding wires and method of fabricating the same
JP3670853B2 (ja) 半導体装置
JP3869562B2 (ja) 半導体装置の製造方法
JP2001156251A (ja) 半導体装置
JP3378809B2 (ja) 半導体装置
JP3643705B2 (ja) 半導体装置とその製造方法
JP2001358285A (ja) 樹脂封止型半導体装置
JP2005167286A (ja) 半導体装置およびその製造方法
JPH10335366A (ja) 半導体装置
JP3172472B2 (ja) 半導体装置
JP2000091355A (ja) 半導体装置の製造方法
JPH0922959A (ja) 半導体装置及び半導体装置ユニット
JP3495566B2 (ja) 半導体装置
JP2000091490A (ja) 半導体装置
JP2000124392A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050131

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090204

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100204

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110204

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110204

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120204

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130204

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130204

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140204

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees