JP3494901B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体集積
回路チップを備えた半導体集積回路装置に関するもので
ある。
【０００２】
【従来の技術】従来から、半導体集積回路チップ（以
下、単に半導体チップと称する）を１個のみ内蔵する半
導体集積回路装置が種々提案されている。この半導体集
積回路装置は、例えば特開昭６３−１７９５５４号に開
示されており、その構成は、図１０に示すものとなって
いる（第１従来技術）。この半導体集積回路装置は、通
常、以下のようにして製造される。
【０００３】先ずリードフレーム（図示せず）に形成さ
れたダイパッド５１の上に、熱硬化型の銀ペースト５２
により半導体チップ５３をダイボンディングする。
【０００４】次に、溶剤を含有する前記銀ペースト５２
を硬化させ、半導体チップ５３をダイパッド５１に固定
する。
【０００５】次に、半導体チップ５３の素子形成面（同
図では上面）に形成されたボンディングパッド（図示せ
ず）とリードフレームに形成されたリード５４のインナ
ーリード部５４ａとを、金等の細線からなるボンディン
グワイヤ５５によってワイヤボンディングする。
【０００６】さらに、これらをエポキシ樹脂等の封止樹
脂層５６により封止する。その後、封止樹脂層５６の樹
脂がリード５４のアウターリード部５４ｂ間に流れ出さ
ないようにリードフレームに形成されたタイバー（図示
せず）や、ダイパッド５１を保持するために形成された
サポートリード（図示せず）を切断し、アウターリード
部５４ｂを所望の形状に折り曲げて完成品となる。な
お、ダイパッド５１における素子形成面とは反対側の面
には、樹脂被膜５８がコーティングされている。
【０００７】一方、近年のＩＣの高密度化、薄型化の要
求に対応し、上記半導体集積回路装置を進展させた構成
が提案されている。この半導体集積回路装置は、実開昭
６２−１４７３６０号および特開平８−２１３４１２号
に開示されており、図１１に示すように、ダイパッド５
１の表裏の面に半導体チップ５３ａ・５３ｂを搭載した
ものとなっている（第２従来技術）。
【０００８】上記半導体集積回路装置において、半導体
チップ５３ａ・５３ｂは裏面（半導体チップ５３ａ・５
３ｂの素子形成面とは反対側の面）同士がダイパッド５
１を介して互いに対向するように配されている。この半
導体集積回路装置は、以下のようにして製造される。
【０００９】先ず、半導体チップ５３ａ・５３ｂを、素
子形成面同士が互いに外方を向くように、前記銀ペース
ト５２によりダイパッド５１の両面に接合（ダイボンデ
ィング）した後、銀ペースト５２を硬化させる。
【００１０】次に、半導体チップ５３ａ・５３ｂの各素
子形成面に形成されたボンディングパッドとインナーリ
ード部５４ａとを、金等の細線からなるボンディングワ
イヤ５５によってそれぞれワイヤボンディングする。そ
の後の封止樹脂層５６による封止、前記タイバーおよび
サポートリードの切断、並びにアウターリード部５４ｂ
の折り曲げの各工程については前述の場合と同様であ
る。
【００１１】半導体チップを積層している他の半導体集
積回路装置には、特公昭５８−４５８２２号に開示され
ているものがある。この半導体集積回路装置は、図１２
に示すように、２個の半導体チップ５３ｃ・５３ｄを備
え、半導体チップ５３ｃが素子形成面とは反対側の面に
て銀ペースト５２によりダイパッド５１に接合されると
ともに、半導体チップ５３ｃ・５３ｄが素子形成面を対
向させた状態で導電性接合材５９により互いにワイヤレ
スボンディングされている。そして、インナーリード部
５４ａと半導体チップ５３ｃとがワイヤボンディングさ
れている（第３従来技術）。
【００１２】半導体チップを積層しているさらに他の半
導体集積回路装置には、特開平５−９０４８６号および
特開平９−１８６２８９号に開示されているものがあ
る。この半導体集積回路装置は、素子形成面が上向きに
なっている半導体チップと素子形成面が下向きになって
いる半導体チップとを交互に重ねていった構造を有して
いる。この構造において、素子形成面が互いに向き合っ
ている半導体チップ同士はバンプにて互いに接合され、
素子形成面が上向きになっている半導体チップに形成さ
れたボンディングパッドは外部との接続端子となってい
る（第４従来技術）。
【００１３】
【発明が解決しようとする課題】今日の半導体集積回路
装置の大半は、半導体チップあるいは半導体チップ群を
被覆、即ち封止するように、熱で溶融したエポキシ樹脂
を金型内において射出成形することにより形成されてお
り、外観が標準化された定型パッケージとなっている。
【００１４】また、一般に半導体チップは、リードフレ
ーム内において半導体チップを固定するためにパターン
化されて形成された領域、即ちダイパッドに固定されて
いる。このダイパッドに対しては、上記射出成形の際に
封止用樹脂の流動化バランスを安定化させるため、基準
面からダイパッドを下方に移動させるダウンセットが行
われる。前記の第３従来技術の場合、積層された半導体
チップの数が２個であるから、積層された半導体チップ
群の総厚の半分程度だけダイパッドを基準面からダウン
セットすれば、半導体チップ群を容易にパッケージング
することが可能である。
【００１５】一方、前記第４従来技術の構造では、基準
面から一方向、即ち上方向へ２個を越える半導体チップ
が積層されている。この半導体チップの積層体が半導体
集積回路装置内において固定される際には、最下部の半
導体チップの裏面のみがダイパッドと接合される。した
がって、半導体チップの積層体を前記ダイパッドを有す
るリードフレームに搭載する場合には、ダイパッドのダ
ウンセット量を大きくする必要があり、精度を維持した
半導体集積回路装置の製造が困難である。
【００１６】そこで、半導体チップ厚を薄くしてダウン
セット量を抑えることも考えられるが、半導体チップ厚
を薄くするためには、半導体チップを形成するウエハー
を薄くしなければならない。そして、今日大型化してい
るウエハーをより薄くすることは、取り扱い上において
割れや欠け等を生じ易くなるため、困難である。
【００１７】また、機能が同じ半導体チップを積層する
場合、共通信号線をなるべく相互接続して外部に導き出
す信号線を少なくすることが好ましいものの、このよう
な構成とする場合には各半導体チップ毎に相互接続でき
るように電極パッドの配置を決定する必要があり、設計
が複雑化するという問題点を招来する。
【００１８】また、半導体チップの積層体を樹脂で封止
する構成において、積層された半導体チップの間隔のば
らつきおよび平衡度は、半導体集積回路装置に内蔵され
る半導体チップの数が多いほど、あるいは半導体集積回
路装置の厚さが薄いほど悪化し易い。これを抑制するた
めには、半導体チップの間隔において高い寸法精度を維
持する必要がある。
【００１９】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の発明の半導体集積回路装置は、複数の
半導体チップが搭載され、これら半導体チップが樹脂層
により封止されている半導体集積回路装置において、ダ
イパッドの両面にそれぞれ半導体チップがその素子形成
面とは反対側の面にて固定され、前記ダイパッドの少な
くとも一方側の面には、素子形成面同士を対向させ、こ
れら素子形成面に形成された第１電極部同士が導電性接
合材にて接合されている少なくとも一対の半導体チップ
が固定されており、前記複数の半導体チップは全て同じ
機能を有するとともに、前記一対をなす半導体チップの
うち、前記ダイパッド側に位置する半導体チップの素子
形成面の端縁部には外部との接続用の第２電極部が形成
され、この第２電極部がこの第２電極部を備える半導体
チップの第１電極部と、素子形成面上に形成された配線
パターンにより接続されていることを特徴としている。
【００２０】請求項１の構成によれば、ダイパッドの両
面にそれぞれ半導体チップが固定され、前記ダイパッド
の少なくとも一方側の面に、素子形成面同士を対向さ
せ、これら素子形成面に形成された第１電極部同士が導
電性接合材にて接合されている少なくとも一対の半導体
チップが固定されているので、複数の半導体チップはダ
イパッドを中心としてダイパッドの両側に分散され、か
つ複数の半導体チップが、それらの積層方向に嵩張るこ
とを抑制され、かつ効率よく設けられている。
【００２１】したがって、多数の半導体チップを１パッ
ケージに設ける場合において、基準面からのダイパッド
のダウンセット量が抑制され、精度を維持した半導体集
積回路装置の製造が容易である。
【００２２】 上記半導体集積回路装置は、前記一対を
なす半導体チップのうち、前記ダイパッド側に位置する
半導体チップの素子形成面の端縁部に、外部との接続用
の第２電極部が形成され、この第２電極部がこの第２電
極部を備える半導体チップの第１電極部と、素子形成面
上に形成された配線パターンにより接続されている。
【００２３】 すなわち、上記の作用に加え、一対をな
す半導体チップと外部との接続を良好に行い得るととも
に、第１および第２電極部の配置の設計が容易である。
また、上記半導体集積回路装置においては、上記前記一
対の半導体チップは、長方形の板状の半導体チップが互
いに素子形成面を対向させた状態で交差するように設け
られており、前記第１電極部が上記素子形成面の中央付
近に形成されているとともに、前記第２電極部が前記ダ
イパッド側に位置する半導体チップの素子形成面の長手
方向の端縁部に沿って形成されていることが好ましい。
【００２４】請求項３の発明の半導体集積回路装置は、
請求項１の発明の半導体集積回路装置において、前記半
導体チップのうち、素子形成面をダイパッド側とは反対
側に向けて固定されている複数の半導体チップに、外部
との接続用の第２電極部が形成され、これら第２電極部
のうち、共通の信号が与えられる第２電極部同士が、外
部との接続用の共通のリードに接続されていることを特
徴としている。
【００２５】請求項３の構成によれば、請求項１の発明
の作用に加え、素子形成面をダイパッド側とは反対側に
向けて固定されている複数の半導体チップの第２電極部
のうち、共通の信号が与えられる第２電極部同士が外部
との接続用の共通のリードに接続されているので、前記
リードの数を減らすことができる。特に、前記半導体チ
ップとして機能が同じ半導体チップが設けられている場
合、前記リードの数を大幅に減らすことができる。この
結果、半導体集積回路装置は、構成が簡素化して低コス
トとなり、また設計が容易となる。
【００２６】請求項４の発明の半導体集積回路装置は、
請求項１の発明の半導体集積回路装置において、前記一
対をなす半導体チップの間に、これら半導体チップ間の
間隔を一定に保持するスペーサーが設けられていること
を特徴としている。
【００２７】請求項４の構成によれば、請求項１の発明
の作用に加え、半導体チップの積層体を樹脂で封止する
構成において、積層された半導体チップの間隔のばらつ
きおよび平衡度を改善することができる。この結果、半
導体集積回路装置の樹脂封止が容易となり、かつ良質の
半導体集積回路装置を得ることができる。
【００２８】
【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態を図１ないし図５に基づいて以下に説明する。本
実施の形態の半導体集積回路装置は、図１ないし図３に
示す構成を有している。なお、図１は半導体集積回路装
置の縦断面図であり、図２は半導体集積回路装置の透視
図としての斜視図であり、図３は平面図である。
【００２９】この半導体集積回路装置は、ダイパッド５
の上面側に半導体チップ１・２を有し、ダイパッド５の
下面側に半導体チップ３・４を有している。半導体チッ
プ１〜４は、図４および図５に示すように、長方形の板
状をなし、半導体チップ１と半導体チップ２および半導
体チップ３と半導体チップ４とが、それぞれ、互いに活
性面である素子形成面１ａ・２ａおよび３ａ・４ａを対
向させた状態で、交差するように設けられている。
【００３０】半導体チップ１・２には、図４に示すよう
に、素子形成面１ａ・２ａの中央部付近に、多数の第１
電極パッド１ｂ・２ｂ（第１電極部）が形成されてい
る。また、素子形成面１ａ・２ａには、長手方向の端縁
部に沿って、ワイヤーボンディング用の多数の第２電極
パッド１ｃ・２ｃ（第２電極部）が形成されている。こ
れら第２電極パッド１ｃ・２ｃと上記第１電極パッド１
ｂ・２ｂとは、素子形成面１ａ・２ａ上に形成された導
電性の配線パターン１ｄ・２ｄにより接続されている。
なお、上記第１電極パッド１ｂ・２ｂ、第２電極パッド
１ｃ・２ｃおよび配線パターン１ｄ・２ｄは、素子形成
面１ａ・２ａ上に設けられた絶縁層（図示せず）の上に
形成されている。
【００３１】上記半導体チップ１・２は、図１に示すよ
うに、電極パッド１ｂ・２ｂ同士を導電性ペースト材６
により接合することにより、互いに電気的に接続されか
つ接合されている。このような、第１電極パッド１ｂ・
２ｂ、第２電極パッド１ｃ・２ｃおよび配線パターン１
ｄ・２ｄを有する構成、並びに半導体チップ１・２を接
合した構成は、半導体チップ３・４においても同様であ
り、半導体チップ３・４は、図５に示すように、第１電
極パッド３ｂ・４ｂ（第１電極部）、第２電極パッド３
ｃ・４ｃ（第２電極部）および配線パターン３ｄ・４ｄ
を有している。また、半導体チップ１・２の積層体は第
１積層体１１を構成し、半導体チップ３・４の積層体は
第２積層体１２を構成している。
【００３２】半導体チップ２は、素子形成面２ａとは反
対側の面がダイアタッチ材７によりダイパッド５に接合
されることによりダイパッド５の上面に固定され、同様
に、半導体チップ３は、素子形成面とは反対側の面がダ
イアタッチ材７によりダイパッド５に接合されることに
よりダイパッド５の下面に固定されている。
【００３３】半導体チップ２の第２電極パッド２ｃは、
ボンディグワイヤとしての金線８ａにてインナーリード
部９ａとアウターリード部９ｂとを有するリード９のイ
ンナーリード部９ａと接続されている。同様に、半導体
チップ３の第２電極パッド３ｃは、金線８ｂにてリード
９のインナーリード部９ａと接続されている。
【００３４】そして、半導体チップ１〜４およびダイパ
ッド５からなる積層体、金線８ａ・８ｂ、並びにリード
９のインナーリード部９ａは、封止樹脂層１０によって
封止されている。
【００３５】ここで、本半導体集積回路装置において、
リード９とワイヤボンディングされていない例えば半導
体チップ１の電気信号は、第１電極パッド１ｂ、導電性
ペースト材６および第１電極パッド２ｂを介して全て半
導体チップ２内の回路に伝送可能である。即ち、本半導
体チップでは、半導体チップ１と半導体チップ２とが共
通の電気信号（以下、共通信号と称する）を有している
ので、その共通信号に対応する第１電極パッド１ｂ・２
ｂ同士を電気的に接続し、半導体チップ１・２でリード
９にワイヤボンディングされている半導体チップ２の第
２電極パッド２ｃを共有している。このような第２電極
パッド２ｃを共有する半導体チップ１・２同士の関係
は、半導体チップ３・４においても同様である。
【００３６】上記のような構成により、例えば半導体チ
ップ１・２からなる第１積層体１１において、この第２
電極パッド１ｃとリード９とのワイヤボンディングは不
要となる。この結果、半導体集積回路装置の構成が簡素
化され、その製造が容易となる。
【００３７】また、本半導体集積回路装置では、ダイパ
ッド５の両側に複数の半導体チップ、即ち半導体チップ
１・２と半導体チップ３・４とが分散して設けられ、か
つ複数の例えば半導体チップ１・２が、前記第１電極パ
ッド１ｂ・２ｂ同士の接合構造により、それらの積層方
向に嵩張ることを抑制され、かつ効率よく設けられてい
る。したがって、多数の半導体チップ、即ち半導体チッ
プ１〜４を１パッケージに設ける場合において、基準面
からのダイパッド５のダウンセット量が抑制され、精度
を維持した半導体集積回路装置の製造が容易である。
【００３８】また、本半導体集積回路装置では、半導体
チップ１・２からなる第１積層体１１と半導体チップ３
・４からなる第２積層体１２との間においても共通信号
を有しているので、その共通信号に対応する第２電極パ
ッド２ｃと第２電極パッド３ｃとを同一のインナーリー
ド部９ａにそれぞれワイヤボンディングしている。この
場合、半導体チップ２の第２電極パッド２ｃはインナー
リード部９ａの上面と、半導体チップ３の第２電極パッ
ド３ｃはインナーリード部９ａの下面とワイヤボンディ
ングされている。したがって、半導体チップ２と半導体
チップ３とでリード９を共有している。これにより、本
半導体集積回路装置では、リード９の数を減少させるこ
とができ、半導体集積回路装置のパッケージを小型化す
ることができる。
【００３９】ここで、本半導体集積回路装置が備える４
個の半導体チップ１〜４が全て同じ機能を有するメモリ
ＩＣ、例えば１チップあたりｎ−ｂｉｔｓの容量のフラ
ッシュメモリであるとすれば、本半導体集積回路装置
は、パッケージ単体として４ｎ−ｂｉｔｓ容量のフラッ
シュメモリとなるものの、アウターリードの本数はｎ−
ｂｉｔｓ容量の場合の４倍分必要としない。これは、入
力信号およびアドレス信号等の定義された各信号を、共
通信号として各１本のリード９にて外部に引き出すこと
ができるからである。ただし、どのメモリＩＣにデータ
を書き込むか、あるいは消去するかを選択するために
は、半導体チップ１〜４を選択するためのチップセレク
ト端子としてのリード９が複数本必要であり、これらを
共通信号線として共有することはできない。
【００４０】なお、本半導体集積回路装置においては、
半導体チップ１〜４のチップ厚を０．１５ｍｍ、第１積
層体１１および第２積層体１２における半導体チップ１
と２および半導体チップ３と４のチップ間隔を０．０５
ｍｍ、ダイパッド５を構成するリードフレーム厚を０．
１２５ｍｍ、半導体チップ２・３とダイパッド５とを接
合するダイアタッチ材７の厚さを０．０２ｍｍとした。
これにより、４個の半導体チップ１〜４をボディ厚１ｍ
ｍのＴＳＯＰ（Thin Small Outline Package）に収納す
ることができ、小型かつ薄型の大容量メモリパッケージ
を得ることができた。
【００４１】上記の構成において、本半導体集積回路装
置の製造方法を以下に説明する。先ず、ダイシングによ
りウエハーから分離した半導体チップ２を素子形成面２
ａが上を向くように配し、その第１電極パッド２ｂにデ
ィスペンサーにて導電性ペースト材６を塗布する。
【００４２】次に、ダイシングによりウエハーから分離
した半導体チップ１を、フリップチップボンダーにより
素子形成面１ａが下を向く状態で前記半導体チップ２上
に位置合わせして配し、半導体チップ１の第１電極パッ
ド１ｂと半導体チップ２の第１電極パッド２ｂとを前記
導電性ペースト材６にて接合する。このとき、半導体チ
ップ１・２を上記のように重ね合わせた状態にてオーブ
ン内にてキュアし、導電性ペースト材６を硬化させる。
これにより、半導体チップ１・２からなる第１積層体１
１を得る。
【００４３】次に、上記の手順と同様にして、半導体チ
ップ３・４からなる第２積層体１２を得る。
【００４４】次に、ダイパッド５の上面にディスペンサ
ーにてダイアタッチ材７を塗布し、ダイボンダにより第
１積層体１１を半導体チップ２の素子形成面２ａが上を
向く状態で上記ダイアタッチ材７上に配し、ダイアタッ
チ材７がダイパッド５上で薄く広がるようにスクラブを
かける。その後、ダイアタッチ材７を硬化させるために
オーブン内でキュアを行い、第１積層体１１をダイパッ
ド５に固定する。
【００４５】次に、リードフレームを上下反転させて、
上記の手順と同様にして、ダイアタッチ材７の裏面に第
２積層体１２を固定する。
【００４６】ここで、ダイパッド５への第１積層体１１
・１２の固定は、ダイアタッチ材７にて行っているもの
の、ポリイミドフィルムを介してダイパッド５に第１積
層体１１・１２を熱圧着する方法も採用可能である。
【００４７】次に、ワイヤボンダにより、半導体チップ
２の第２電極パッド２ｃと所定のインナーリード部９ａ
の上面とを金線８ａにて接続する。そして、リードフレ
ームを上下反転させて、同様に、半導体チップ３の第２
電極パッド３ｃと所定のインナーリード部９ａの下面と
を金線８ｂにて接続する。
【００４８】次に、モールディング装置を使用して、第
１積層体１１・１２、ダイパッド５およびインナーリー
ド部９ａを、これらが被覆されるようにエポキシ樹脂に
より封止する。そしてこの封止体をオーブン内でキュア
し、封止樹脂層１０となる前記エポキシ樹脂を硬化させ
る。
【００４９】最後に、前記エポキシ樹脂の漏れ出しを防
止しするために設けられていたアウターリード部９ｂ間
のダムパターンを金型で打ち抜く。さらに、リードフレ
ームから半導体集積回路装置のパッケージとして最終製
品となる部分を金型で打ち抜き、アウターリード部９ｂ
を所定の形状に金型で折り曲げて半導体集積回路装置を
完成する。
【００５０】なお、本実施の形態においては、ダイパッ
ド５の一方側の面に一対をなす半導体チップ１・２から
なる１個の第１積層体１１のみが設けられ、ダイパッド
５の他方側の面に一対をなす半導体チップ３・４からな
る１個の第２積層体１２のみが設けられた構成となって
いるが、これら第１積層体１１と第２積層体１２はそれ
ぞれ複数個積層されていてもよい。この場合、第１積層
体１１・１１間、および第２積層体１２・１２間にはダ
イアタッチ材７が設けられる。
【００５１】〔実施の形態２〕本発明の実施の他の形態
を図６ないし図９に基づいて以下に説明する。なお、説
明の便宜上、前記の実施の形態に示した部材と同一の機
能を有する部材には同一の符号を付記し、その説明を省
略する。
【００５２】図６に示す半導体集積回路装置は、図１に
示した半導体集積回路装置において、前記半導体チップ
３・４に代えて半導体チップ２１を備えた構成となって
いる。この半導体チップ２１は、前記半導体チップ３と
同様、素子形成面２１ａとは反対側の面がダイアタッチ
材７を介してダイパッド５と接合されている。また、半
導体チップ２１は、前記半導体チップ３の第２電極パッ
ド３ｃに対応する第２電極パッド（図示せず）を素子形
成面２１ａに備え、この第２電極パッドが金線８ｂによ
りインナーリード部９ａの下面に接続されている。半導
体チップ２と半導体チップ２１とは、前記共通信号線と
してリード９を共有している。この半導体集積回路装置
の基本的な製造方法は、図１に示した半導体集積回路装
置と同様である。
【００５３】なお、この半導体集積回路装置では、ダイ
パッド５の一方側の面に一対をなす半導体チップ１・２
からなる１個の第１積層体１１のみが設けられた構成と
なっているが、この第１積層体１１は複数個積層されて
いてもよい。
【００５４】図７に示す半導体集積回路装置は、図６に
示した半導体集積回路装置において、半導体チップ１の
上にダイアタッチ材７を介して半導体チップ２２が設け
られた構成となっている。半導体チップ２１と半導体チ
ップ２２とは、それぞれの素子形成面２１ａ・２２ａと
は反対側の面同士が接合されている。半導体チップ２２
は素子形成面２２ａに第２電極パッド（図示せず）を備
え、この第２電極パッドが金線８ｃによりインナーリー
ド部９ａの上面に接続されている。半導体チップ２・２
１・２２は、前記共通信号線としてリード９を共有して
いる。半導体チップ２２のワイヤボンディングは半導体
チップ２のワイヤボンディングと同時に行われる。
【００５５】なお、本半導体集積回路装置のように、下
端部に位置する半導体チップ２１と上端部に位置する半
導体チップ２２との何れもがそれぞれの素子形成面２１
ａ・２２ａを外方に向けた状態で設けられている場合、
ダイボンディングやワイヤーボンディングの際に、半導
体チップ２１・２２のうち、ボンディングしている半導
体チップとは反対側の半導体チップの素子形成面が治工
具類と接触し、その素子形成面を破損する可能性があ
る。しかしながら、この破損は、弾性体を使用した特開
平８−２１３４１２号、あるいは特開平８−３３０５０
８号に開示されている方法により回避可能である。
【００５６】図８に示す半導体集積回路装置は、半導体
チップ１の素子形成面１ａとは反対側の面、即ち半導体
チップ１における封止樹脂層１０との対向面に、例えば
ポリイミドからなるコーティング樹脂被膜２３が設けら
れている。このコーティング樹脂被膜２３は、半導体チ
ップ１と封止樹脂層１０との間に良好な密着性を得るた
めのものである。一般に封止樹脂層１０のモールド後に
は半導体チップ１等と封止樹脂層１０との間で剥離が生
じ易くなっている。
【００５７】即ち、半導体チップが積層され、あるいは
積層された半導体チップが混載された半導体集積回路装
置においては、一般に、物性値の異なる材料が複雑な構
造で接触し合っている。この場合、熱変化により局部的
に大きな力を受け、異なる材料の界面にて剥離が発生し
易くなる。また、封止樹脂は吸湿性が高いので、半導体
集積回路装置をプリント基板に実装した際、封止樹脂に
吸収された水分が凝集し易い界面にて水蒸気として気化
し、その圧力に耐えきれず半導体集積回路装置が破壊さ
れることある。
【００５８】このような問題は、上記のコーティング樹
脂被膜２３を設けることにより防止することができる。
また、ダイパッド５における封止樹脂層１０との対向面
にも、同様の目的でコーティング樹脂被膜２３が設けら
れている。
【００５９】図９の半導体集積回路装置は、図１に示し
た半導体集積回路装置において、半導体チップ１・４に
おける素子形成面１ａ・４ａとは反対側の面に、それぞ
れコーティング樹脂被膜２３が設けられている。
【００６０】さらに、この半導体集積回路装置では、半
導体チップ１・２の間、および半導体チップ３・４の間
に、例えばポリイミドからなるスペーサー２４が挿入さ
れている。このスペーサー２４を有することにより、本
半導体集積回路装置では、半導体チップ１・２同士およ
び半導体チップ３・４同士の間隔のばらつき、および平
衡度を所定範囲内に保ち、封止樹脂層１０を成形する際
の寸法精度を安定化させている。
【００６１】例えば、半導体チップ１・２間を０．０５
ｍｍとする場合には、スペーサー２４の厚さを０．０５
ｍｍとする。なお、スペーサー２４は、例えば半導体チ
ップ１・２をフリップチップボンダで重ね合わせる以前
に、片方の半導体チップにディスペンサでポリイミドの
ワニスを塗布し、オーブン内でキュアを行って所定の厚
さに硬化させることにより形成する。あるいは、予めテ
ープ状になったポリイミドフィルムを適当なサイズに金
型で打ち抜いて半導体チップ１または２に貼り付けても
よい。
【００６２】スペーサー２４は、例えば半導体チップ１
・２間において、半導体チップ１・２同士が重合する領
域のなるべく周辺部に設けるのが、半導体チップ１・２
の間隔の平衡度の精度を高める上において好ましい。但
し、第２電極パッド２ｃを覆ってはならない。
【００６３】また、例えば半導体チップ１・２におい
て、その素子形成面１ａ・２ａに、ダイシングする前、
つまりウエハーの状態で、スピンコータによりコーティ
ング樹脂被膜２５を０．０３〜０．０５ｍｍ厚で形成し
ておくと、上記ポリイミドフィルムを適当なサイズに金
型で打ち抜いて貼り付ける際、素子形成面２ａの破損を
防ぐことができる。なお、コーティング被覆材としてポ
リイミドを使用しているので、上記スピンコートの際に
は、フリップ接合用の第１電極パッド２ｂおよびワイヤ
ボンディング用の第２電極パッド２ｃを、コーティング
被覆材にて覆われないように、マスキングしておく。
【００６４】
【発明の効果】以上のように、請求項１の発明の半導体
集積回路装置は、ダイパッドの両面にそれぞれ半導体チ
ップがその素子形成面とは反対側の面にて固定され、前
記ダイパッドの少なくとも一方側の面には、素子形成面
同士を対向させ、これら素子形成面に形成された第１電
極部同士が導電性接合材にて接合されている少なくとも
一対の半導体チップが固定されており、前記複数の半導
体チップは全て同じ機能を有するとともに、前記一対を
なす半導体チップのうち、前記ダイパッド側に位置する
半導体チップの素子形成面の端縁部には外部との接続用
の第２電極部が形成され、この第２電極部がこの第２電
極部を備える半導体チップの第１電極部と、素子形成面
上に形成された配線パターンにより接続されている構成
である。
【００６５】これにより、複数の半導体チップはダイパ
ッドを中心としてダイパッドの両側に分散され、かつ複
数の半導体チップが、それらの積層方向に嵩張ることを
抑制され、かつ効率よく設けられている。したがって、
多数の半導体チップを１パッケージに設ける場合におい
て、基準面からのダイパッドのダウンセット量が抑制さ
れ、精度を維持した半導体集積回路装置の製造が容易で
あるという効果を奏する。
【００６６】 また、上記半導体集積回路装置において
は、前記一対をなす半導体チップのうち、前記ダイパッ
ド側に位置する半導体チップの素子形成面の端縁部に、
外部との接続用の第２電極部が形成され、この第２電極
部がこの第２電極部を備える半導体チップの第１電極部
と、素子形成面上に形成された配線パターンにより接続
されている。
【００６７】 これにより、上記の効果に加え、一対を
なす半導体チップと外部との接続を良好に行い得るとと
もに、第１および第２電極部の配置の設計が容易である
という効果を奏する。
【００６８】請求項３の発明の半導体集積回路装置は、
請求項１の発明の半導体集積回路装置において、前記半
導体チップのうち、素子形成面をダイパッド側とは反対
側に向けて固定されている複数の半導体チップに、外部
との接続用の第２電極部が形成され、これら第２電極部
のうち、共通の信号が与えられる第２電極部同士が、外
部との接続用の共通のリードに接続されている構成であ
る。
【００６９】これにより、請求項１の発明の効果に加
え、リードの数を減らすことができる。特に、前記半導
体チップとして機能が同じ半導体チップが設けられてい
る場合、前記リードの数を大幅に減らすことができる。
この結果、半導体集積回路装置は、構成が簡素化して低
コストとなり、また設計が容易となるという効果を奏す
る。
【００７０】請求項４の発明の半導体集積回路装置は、
請求項１の発明の半導体集積回路装置において、前記一
対をなす半導体チップの間に、これら半導体チップ間の
間隔を一定に保持するスペーサーが設けられている構成
である。
【００７１】これにより、請求項１の発明の効果に加
え、半導体チップの積層体を樹脂で封止する構成におい
て、積層された半導体チップの間隔のばらつきおよび平
衡度を改善することができる。この結果、半導体集積回
路装置の樹脂封止が容易となり、かつ良質の半導体集積
回路装置を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態における半導体集積回路
装置の縦断面図である。
【図２】図１に示した半導体集積回路装置の内部を透視
して示す斜視図である。
【図３】図１に示した半導体集積回路装置の平面図であ
る。
【図４】図１に示した半導体集積回路装置の第１積層体
を示す分解斜視図である。
【図５】図１に示した半導体集積回路装置の第１積層
体、ダイパッドおよび第２積層体を示す分解斜視図であ
る。
【図６】本発明の実施の他の形態における半導体集積回
路装置の縦断面図である。
【図７】本発明の実施のさらに他の形態における半導体
集積回路装置の縦断面図である。
【図８】コーティング樹脂被膜が設けられている半導体
集積回路装置の縦断面図である。
【図９】本発明の実施のさらに他の形態における半導体
集積回路装置の縦断面図である。
【図１０】従来の半導体集積回路装置の縦断面図であ
る。
【図１１】他の従来の半導体集積回路装置の縦断面図で
ある。
【図１２】さらに他の従来の半導体集積回路装置の縦断
面図である。
【符号の説明】
１ 半導体チップ １ａ 素子形成面 １ｂ 第１電極パッド（第１電極部） １ｃ 第２電極パッド（第２電極部） ２ 半導体チップ ２ａ 素子形成面 ２ｂ 第１電極パッド（第１電極部） ２ｃ 第２電極パッド（第２電極部） ３ 半導体チップ ３ａ 素子形成面 ３ｂ 第１電極パッド（第１電極部） ３ｃ 第２電極パッド（第２電極部） ４ 半導体チップ ４ａ 素子形成面 ４ｂ 第１電極パッド（第１電極部） ４ｃ 第２電極パッド（第２電極部） ５ ダイパッド ６ 導電性ペースト材 ７ ダイアタッチ材 ８ａ 金線 ８ｂ 金線 ９ リード ９ａ インナーリード部 ９ｂ アウターリード部 １０ 封止樹脂層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 勝信 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平10−209370（ＪＰ，Ａ) 特開 平９−270435（ＪＰ，Ａ) 特開 平９−330952（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の半導体チップが搭載され、これら半
    導体チップが樹脂層により封止されている半導体集積回
    路装置において、 ダイパッドの両面にそれぞれ半導体チップがその素子形
    成面とは反対側の面にて固定され、前記ダイパッドの少
    なくとも一方側の面には、素子形成面同士を対向させ、
    これら素子形成面に形成された第１電極部同士が導電性
    接合材にて接合されている少なくとも一対の半導体チッ
    プが固定されており、 前記複数の半導体チップは全て同じ機能を有するととも
    に、前記一対をなす半導体チップのうち、前記ダイパッ
    ド側に位置する半導体チップの素子形成面の端縁部には
    外部との接続用の第２電極部が形成され、この第２電極
    部がこの第２電極部を備える半導体チップの第１電極部
    と、素子形成面上に形成された配線パターンにより接続
    されていることを特徴とする半導体集積回路装置。
  2. 【請求項２】前記一対の半導体チップは、長方形の板状
    の半導体チップが互いに素子形成面を対向させた状態で
    交差するように設けられており、 前記第１電極部が上記素子形成面の中央付近に形成され
    ているとともに、前記第２電極部が前記ダイパッド側に
    位置する半導体チップの素子形成面の長手方向の端縁部
    に沿って形成 されていることを特徴とする請求項１に記
    載の半導体集積回路装置。
  3. 【請求項３】前記半導体チップのうち、素子形成面をダ
    イパッド側とは反対側に向けて固定されている複数の半
    導体チップには、外部との接続用の第２電極部が形成さ
    れ、これら第２電極部のうち、共通の信号が与えられる
    第２電極部同士は、外部との接続用の共通のリードに接
    続されていることを特徴とする請求項１に記載の半導体
    集積回路装置。
  4. 【請求項４】前記一対をなす半導体チップの間には、こ
    れら半導体チップ間の間隔を一定に保持するスペーサー
    が設けられていることを特徴とする請求項１に記載の半
    導体集積回路装置。
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