KR20020015214A - 반도체패키지 - Google Patents

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KR20020015214A
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KR
South Korea
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semiconductor chip
semiconductor
input
substrate
conductive wire
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KR1020000048405A
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현종해
박영국
서성민
구재훈
하선호
Original Assignee
마이클 디. 오브라이언
앰코 테크놀로지 코리아 주식회사
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Publication date
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Abstract

이 발명은 반도체패키지에 관한 것으로, 반도체칩을 그 크기에 제한받지 않고 적층가능하며, 또한 반도체칩 적층시 도전성와이어에는 어떠한 손상도 가지 않토록, 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 제1면과 제2면을 가지는 수지층을 중심으로 상기 제1면 및 제2면에는 다수의 회로패턴이 형성된 섭스트레이트와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 접착층과; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재와; 상기 섭스트레이트의 각 볼랜드에 접속된 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩을 상호 적층한 적층형 반도체패키지에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 적층함으로써 고기능화를 구현한 적층형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 적층형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층으로 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 접속되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 접속된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 적층된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩의 입출력패드에 접속되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제는 동일한 크기의 반도체칩을 다수 적층하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM을 적층한 반도체패키지)에 적용할
수 없고, 또한 설계상 제2반도체칩의 크기가 제1반도체칩의 크기보다 더 큰 경우에는 전혀 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체칩의 크기에 제한 받지 않고 적층할 수 있는 반도체패키지의 제공에 있다.
본 발명의 또다른 목적은 반도체칩의 크기가 동일하거나 또는 어느 한쪽이 더 크더라도 도전성와이어에는 어떠한 손상도 발생하지 않는 반도체패키지의 제공에 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2 내지 도6은 본 발명의 제1 내지 제5실시예에 의한 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101~105; 본 발명에 의한 반도체패키지
1; 제1반도체칩 1a,2a,11a; 제1면
1b,2b,11b; 제2면 1c,2c; 입출력패드
2; 제2반도체칩 3; 스터드범프
10; 섭스트레이트 11; 수지층
12; 회로패턴 12a; 본드핑거
12b; 볼랜드 13; 비아홀
14; 커버코트 20; 접착층
30; 코팅층 40; 도전성와이어
50; 봉지재 60; 도전성볼
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 제1면과 제2면을 가지는 수지층을 중심으로 상기 제1면 및 제2면에는 다수의 회로패턴이 형성된 섭스트레이트와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 접착층과; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재와; 상기 섭스트레이트의 각 볼랜드에 접속된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 또다른 반도체패키지는 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 제1면과 제2면을 가지는 수지층을 중심으로 상기 제1면 및 제2면에는 다수의 회로패턴이 형성된 섭스트레이트와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제1반도체칩의 제2면에 코팅된 코팅층과; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재와; 상기 섭스트레이트의 각 볼랜드에 접속된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2반도체칩의 크기는 제1반도체칩의 크기보다 작거나, 같거나 또는 큰 것중 어느 하나에 해당될 수 있다.
상기 두번째 목적을 달성하기 위한 반도체패키지는 제1반도체칩의 제2면에 코팅된 코팅층 표면에 접착층이 개재되어 제2반도체칩의 제1면이 접착될 수 있다.
상기 도전성와이어는 표면에 수지가 코팅된 코티드 와이어(Coated Wire)일 수 있다.
상기 섭스트레이트는 인쇄회로기판, 써킷테이프 또는 써킷필름중 어느 하나일 수 있다.
상기 접착층은 에폭시 수지, 필름 접착제 또는 양면 접착제중 어느 하나일 수 있다.
상기 접착층은 제1반도체칩의 제2면과 제2반도체칩의 제1면 사이에 대략 사각 격자형으로 형성될 수 있다.
상기 두번째 목적을 달성하기 위한 반도체패키지는 상기 코팅층이 제1반도체칩 및 상기 제1반도체칩의 입출력패드에 접속된 도전성와이어 전체에 코팅되어 형성될 수 있으며, 상기 코팅층은 액상봉지재가 형성함이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지는 제1반도체칩과 제2반도체칩 사이에 도전성와이어의 루프 하이트보다 큰 접착층 또는 코팅층이 형성되어 있음으로 도전성와이어의 손상을 최소화하게 되는 효과가 있다.
또한, 반도체칩의 크기에 관계하지 않고 여러 크기의 반도체칩을 다양하게 적층가능하므로 반도체칩 배치상의 어떠한 곤란함도 없고, 또한 섭스트레이트의 패턴 설계 자유도도 높아진다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저 도2 및 도3을 참조하여 본 발명의 제1,2실시예에 의한 반도체패키지(101,102)를 설명한다.
도시된 바와 같이 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b)의 내주연 근처에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)의 제2면(1b)에는 일정두께(5mil 이하)의 접착층(20)이 형성되어 있으며, 상기 접착층(20)은 하기 설명할 도전성와이어(40)의 루프하이트(Loop Height, 제1반도체칩(1)의 제2면(1b)에서부터 도전성와이어(40)의 가장 높은 만곡 지점까지의 높이)보다 두껍게 형성되어 있다.
상기 접착층(20)은 도2에 도시된 바와 같이 제1반도체칩(1)의 제2면(1b) 전체 즉, 입출력패드(1c)를 포함하는 제2면(1b) 전체에 접착됨으로써 상기 입출력패드(1c)가 상기 접착층(20) 내측에 위치하게 된다. 물론, 상기 입출력패드(1c)에 접속된 도전성와이어(40) 역시 접착층(20) 내측에 위치하게 된다.
또한 상기 접착층(20)은 도3에 도시된 바와 같이 제1반도체칩(1)의 입출력패드(1c)가 형성된 영역 부근에만 형성될 수도 있다. 즉, 상기 제1반도체칩(1)의 입출력패드(1c)를 따라서만 형성될 수도 있다.
상기 접착층(20)으로서는 통상적인 에폭시 접착제, 필름 접착제 또는 양면 접착제 등이 사용될 수 있으며, 여기서 접착층(20)의 재질을 한정하는 것은 아니다.
또한, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)의 내주연 근처에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 접착층(20)에 접착된 제2반도체칩(2)이 구비되어 있다.
여기서 상기 제1반도체칩(1)과 제2반도체칩(2)을 상호 접착시키는 상기 접착층(20)에는 비전도성으로서 작은 알갱이 모양인 다수의 스페이서(Spacer)를 충진하여 사용할 수도 있다.(도시되지 않음) 상기와 같이 다수의 스페이서를 접착층(20)에 충진하였을 경우에는, 상기 제2반도체칩(2)이 제1반도체칩(1)과 수평하게 접착되는 장점이 있다. 즉, 상기 접착층(20) 자체에는 어느 정도의 탄성이 있기 때문에제2반도체칩(2)이 비뚤어진채 제1반도체칩(1)에 접착될 수 있는데 상기 스페이서가 충진된 접착층(20)은 이를 방지해준다.
한편, 상기 제2반도체칩(2)의 크기 또는 부피는 제1반도체칩(1)의 크기 또는 부피보다 작거나, 같거나 또는 클 수 있다. 이와 같이 다양한 크기의 제2반도체칩(2)을 제1반도체칩(1)에 적층 가능한 이유는 전술한 바와 같이 접착층(20)의 두께가 도전성와이어(40)의 루프 하이트보다 크기 때문에, 상기 도전성와이어(40)와 상기 제2반도체칩(2)의 제1면(2a)이 상호 쇼트(Short)될 염려가 없기 때문이다.
계속해서, 상기 제1반도체칩(1)의 제1면(1a)에는, 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로 그 양면에는 회로패턴(12)이 형성된 섭스트레이트(10)가 접착되어 있다.
상기 섭스트레이트(10)는 통상적인 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 또는 리드프레임(Lead Frame) 등이 사용될 수 있으며, 여기서는 상기 인쇄회로기판을 예로 하여 설명한다. 그러나 여기서 상기 섭스트레이트(10)를 상기 인쇄회로기판으로만 한정하는 것은 아니다.
상기 섭스트레이트(10)는 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로 제1면(11a)에는 도전성 볼랜드(12b)를 포함하는 회로패턴(12)이 형성되어 있고, 제2면(11b)에는 본드핑거(12a)를 포함하는 회로패턴(12)이 형성되어 있다. 물론, 상기 본드핑거(12a) 및 볼랜드(12b)를 제외한 전 표면은 절연성커버코트(14)에 의해 코팅되어 있으며, 상기 본드핑거(12a)와 볼랜드(12b)는 수지층(11)을 관통하는 도전성비아홀(13)에 의해 상호 접속되어 있다.
상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)와 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)는 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어(40)에 의해 상호 접속되어 있다.
또한, 상기 도전성와이어(40)는 표면에 절연성 고분자 수지(예를 들면, 폴리이미드)가 코팅된 코티드 와이어를 사용함으로써(도시되지 않음), 도전성와이어(40)와 반도체칩(1,2) 또는 도전성와이어(40) 상호간의 쇼트 문제를 완전히 해결할 수도 있다.
한편, 도2 및 도3에 도시된 바와 같이 상기 도전성와이어(40)의 루프 하이트는 각 제1반도체칩(1) 및 제2반도체칩(2)의 표면으로부터 매우 가깝게 형성함이 바람직하다.
이와 같이 도전성와이어(40)의 루프 하이트를 작게 형성하는 방법은 통상적인 리버스 와이어 본딩(Reverse Wire Bonding), 엣지 본딩(Wedge Bonding) 방법 등을 사용함으로써 가능하다.
상기 리버스 와이어 본딩 방법의 일례를 간단히 설명하면 다음과 같다.
먼저, 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 먼저 도전성와이어(40)로 스터드범프(3)(Stud Bump, 대략 볼(Ball) 모양)를 형성한 후, 도전성와이어(40)의 단부를 끊는다. 이어서 도전성와이어(40)의 일단을 섭스트레이트(10)의 본드핑거(12a)에 접속(First Bonding)하고, 그 타단을 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(2c)상에 형성된 스터드범프(3)에 스티치 본딩(Stitch bonding, Second Bonding이라고도 함)한다. 이러한 리버스 와이어 본딩은 종래와 마찬가지로 써모소닉 Au 볼 본딩(Thermosonic Au Ball Bonding, 본딩시 초음파 에너지와 동시에 본딩하고자 하는 영역에 열을 주어 본딩하는 방법)시 사용되는 캐필러리를 이용한다.
또한, 상기 리버스 와이어 본딩 대신에 상기 도전성와이어(40)의 단부를 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 엣지(Wedge) 또는 리본(Ribbon) 본딩하여 접속하는 방법도 있다. 상기 엣지 또는 리본 본딩 방법은 주지된 바와 같이 종래의 울트라소닉 Al 엣지 본딩(Ultrasonic Al Wedge Bonding, 엣지에 초음파 진동 에너지만을 주어 그 마찰열로 본딩하는 방법으로서 제1,2본딩 영역 모두 엣지 형태로 형성됨)에 사용되는 엣지를 이용한다.
이러한 본딩 방법에 의해 상기 도전성와이어(40)의 루프 하이트는 최대 5mil에서 최소 1mil(1mil=0.0254mm)까지 형성 가능하다.
물론, 상기 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 방법 외에 종래의 노말 와이어 본딩(Normal Wire Bonding) 방법도 사용할 수 있는데, 상기와 같은 노말 와이어 본딩 방법을 이용했을 경우에는 상기 접착층(20)의 두께를 더욱 두껍게 해야 한다.
계속해서, 상기 제1반도체칩(1), 제2반도체칩(2), 도전성와이어(40) 및 섭스트레이트(10)의 제2면(11b) 전체는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 액상봉지재(Glop Top)와 같은 봉지재(50)로 봉지되어 외부 환경으로부터 보호가능하게 되어 있다.
또한, 상기 섭스트레이트(10)의 제1면(11a)에 형성된 회로패턴(12)중 볼랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(60)이 융착되어 마더보드(Mother Board)의 소정 패턴에 실장 가능하게 되어 있다.
도4 내지 도6은 본 발명의 제3 내지 제5실시예에 의한 반도체패키지(103,104,105)를 도시한 단면도이다.
상기 제3 내지 제5실시예는 전술한 제1 및 제2실시에 의한 반도체패키지(101,102)와 유사하므로, 본 발명의 요지를 흐리지 않토록 그 차이점만을 설명하기로 한다.
먼저 도4 및 도5를 참조하면, 제1반도체칩(1)과 제2반도체칩(2) 사이에는 코팅층(30) 및 접착층(20)이 형성되어 있다. 상기 코팅층(30)은 도4에 도시된 바와 같이 제1반도체칩(1)의 입출력패드(1c)에 접속된 도전성와이어(40)의 루프 하이트보다 충분히 크게 하거나 또는 도5에 도시된 바와 같이 입출력패드(1c)만을 덮을 정도의 두께(5mil 이하)로 할 수도 있다.
계속해서, 상기 코팅층(30)에는 접착층(20)을 개재하여 제2반도체칩(2)을 적층할 수 있다.
한편, 상기와 같은 코팅층(30)은 통상적인 절연성 고분자 수지 예를 들면, 폴리이미드와 같은 수지로 할 수 있고, 또한 통상적인 액상 봉지재를 이용할 수도 있다.
상기와 같이 코팅층(30)을 사용했을 경우에는 상기 제2반도체칩(2)을 제1반도체칩(1)의 제2면(1b) 상에 접착시 제1반도체칩(1)의 크랙(Crack)이나 충격에 의한 깨짐 현상을 방지할 수 있다.
더불어, 도6에 도시된 본 발명의 제5실시예에 의한 반도체패키지(105)에 의하면 상기 코팅층(30)은 제1반도체칩(1) 및 제1반도체칩(1)의 입출력패드(1c)에 접속된 도전성와이어(40) 전체에 형성될 수도 있다. 이때, 상기 코팅층(30)은 액상 봉지재를 이용함이 바람직하다. 상기와 같이 액상 봉지재를 이용하여 코팅층(30)을 형성했을 경우에는 상기 코팅층(30)에 어느 정도의 점성이 있으므로, 상기 코팅층(30)에 제2반도체칩(2)을 접착시키고, 와이어 본딩하여 적층된 구조의 반도체패키지를 구비할 수도 있다. 물론, 상기 코팅층(30), 제2반도체칩(2) 및 그것의 입출력패드(2c)에 접속된 도전성와이어(40)는 에폭시 몰딩 컴파운드와 같은 봉지재(50)에 의해 봉지되어 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지는 제1반도체칩과 제2반도체칩 사이에 도전성와이어의 루프 하이트보다 큰 접착층 또는 코팅층이 형성되어 있음으로 도전성와이어의 손상을 최소화하게 되는 효과가 있다.
또한, 반도체칩의 크기에 관계하지 않고 여러 크기의 반도체칩을 다양하게 적층가능하므로 반도체칩 배치상의 어떠한 곤란함도 없고, 또한 섭스트레이트의 패턴 설계 자유도도 높아지는 효과가 있다.
또한, 액상봉지재로 이루어진 코팅층을 사용했을 경우, 그 코팅층 자체에 점성이 있으므로, 별도의 접착층 없이 제2반도체칩을 상기 코팅층에 직접 적층할 수 있는 효과도 있다.

Claims (10)

  1. 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과;
    상기 제1반도체칩의 제1면에 접착되어 있으며, 제1면과 제2면을 가지는 수지층을 중심으로 상기 제1면 및 제2면에는 다수의 회로패턴이 형성된 섭스트레이트와;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와;
    상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 접착층과;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재와;
    상기 섭스트레이트의 각 볼랜드에 접속된 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과;
    상기 제1반도체칩의 제1면에 접착되어 있으며, 제1면과 제2면을 가지는 수지층을 중심으로 상기 제1면 및 제2면에는 다수의 회로패턴이 형성된 섭스트레이트와;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와;
    상기 제1반도체칩의 제2면에 상기 입출력패드를 포함하여 코팅된 코팅층과;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재와;
    상기 섭스트레이트의 각 볼랜드에 접속된 도전성볼을 포함하여 이루어진 반도체패키지.
  3. 제1항 또는 제2항중 어느 한 항에 있어서, 상기 제2반도체칩의 크기는 제1반도체칩의 크기보다 작거나, 같거나 또는 큰 것중 어느 하나에 해당됨을 특징으로 하는 반도체패키지.
  4. 제2항에 있어서, 상기 제1반도체칩의 제2면에 코팅된 코팅층 표면에는 접착층이 개재되어 제2반도체칩의 제1면이 접착된 것을 특징으로 하는 반도체패키지.
  5. 제1항 또는 제2항에 있어서, 상기 도전성와이어는 표면에 수지가 코팅된 코티드 와이어(Coated Wire)인 것을 특징으로 하는 반도체패키지.
  6. 제1항 또는 제2항중 어느 한 항에 있어서, 상기 섭스트레이트는 인쇄회로기판, 써킷테이프 또는 써킷필름중 어느 하나인 것을 특징으로 하는 반도체패키지.
  7. 제1항 또는 제4항에 있어서, 상기 접착층은 에폭시 수지, 필름 접착층 또는 양면 접착층중 어느 하나인 것을 특징으로 하는 반도체패키지.
  8. 제1항에 있어서, 상기 접착층은 제1반도체칩의 제2면과 제2반도체칩의 제1면 사이에 대략 사각 격자형으로 형성된 것을 특징으로 하는 반도체패키지.
  9. 제2항에 있어서, 상기 코팅층은 제1반도체칩 및 상기 제1반도체칩의 입출력패드에 접속된 도전성와이어 전체에 코팅되어 형성된 것을 특징으로 하는 반도체패키지.
  10. 제2항 또는 제9항에 있어서, 상기 코팅층은 액상봉지재인 것을 특징으로 하는 반도체패키지.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075860A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
KR20030095035A (ko) * 2002-06-11 2003-12-18 주식회사 칩팩코리아 레진 스페이서를 사용한 칩 사이즈 스택 패키지
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
KR100520602B1 (ko) * 2001-05-19 2005-10-10 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조
KR100698527B1 (ko) * 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7863723B2 (en) 2001-03-09 2011-01-04 Amkor Technology, Inc. Adhesive on wire stacked semiconductor package
KR101046251B1 (ko) * 2009-05-19 2011-07-04 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US8129849B1 (en) 2006-05-24 2012-03-06 Amkor Technology, Inc. Method of making semiconductor package with adhering portion
KR20160034655A (ko) * 2014-09-22 2016-03-30 에스티에스반도체통신 주식회사 와이어 본딩 구조 및 그 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63128736A (ja) * 1986-11-19 1988-06-01 Olympus Optical Co Ltd 半導体素子
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JPH1027880A (ja) * 1996-07-09 1998-01-27 Sumitomo Metal Mining Co Ltd 半導体装置
JP2000058743A (ja) * 1998-07-31 2000-02-25 Sanyo Electric Co Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63128736A (ja) * 1986-11-19 1988-06-01 Olympus Optical Co Ltd 半導体素子
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JPH1027880A (ja) * 1996-07-09 1998-01-27 Sumitomo Metal Mining Co Ltd 半導体装置
JP2000058743A (ja) * 1998-07-31 2000-02-25 Sanyo Electric Co Ltd 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863723B2 (en) 2001-03-09 2011-01-04 Amkor Technology, Inc. Adhesive on wire stacked semiconductor package
US8143727B2 (en) 2001-03-09 2012-03-27 Amkor Technology, Inc. Adhesive on wire stacked semiconductor package
KR100520602B1 (ko) * 2001-05-19 2005-10-10 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조
KR20030075860A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
KR20030095035A (ko) * 2002-06-11 2003-12-18 주식회사 칩팩코리아 레진 스페이서를 사용한 칩 사이즈 스택 패키지
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
KR100698527B1 (ko) * 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US8129849B1 (en) 2006-05-24 2012-03-06 Amkor Technology, Inc. Method of making semiconductor package with adhering portion
KR101046251B1 (ko) * 2009-05-19 2011-07-04 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
KR20160034655A (ko) * 2014-09-22 2016-03-30 에스티에스반도체통신 주식회사 와이어 본딩 구조 및 그 방법

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