JP3670853B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の半導体チップを重ね合わせてモールドしつつ、近似した大きさを持つ半導体チップの組み合わせでも小型化できる半導体装置に関する。
【0002】
【従来の技術】
半導体装置の封止技術として最も普及しているのが、図5(A)に示したような、半導体チップ1の周囲を熱硬化性のエポキシ樹脂2で封止するトランスファーモールド技術である。半導体チップ1の支持素材としてリードフレームを用いており、リードフレームのアイランド3に半導体チップ1をダイボンドし、半導体チップ1のボンディングパッドとリード4をワイヤ5でワイヤボンドし、所望の外形形状を具備する金型内にリードフレームをセットし、金型内にエポキシ樹脂を注入、これを硬化させることにより製造される。
【0003】
一方、各種電子機器に対する小型、軽量化の波はとどまるところを知らず、これらに組み込まれる半導体装置にも、一層の大容量、高機能、高集積化が望まれることになる。
【0004】
そこで、以前から発想としては存在していた(例えば、特開昭55ー1111517号)、1つのパッケージ内に複数の半導体チップを封止する技術が注目され、実現化する動きが出てきた。つまり図5(B)に示すように、アイランド3上に第1の半導体チップ1aを固着し、第1の半導体チップ1aの上に第2の半導体チップ1bを固着し、対応するボンディングパッドとリード端子4とをボンディングワイヤ5a、5bで接続し、樹脂2で封止したものである。
【0005】
【発明が解決しようとする課題】
図5(B)の構成は、第1の半導体チップ1aとのワイヤボンディングを確保するため、第2の半導体チップ1bを固着したときに第1の半導体チップ1aの電極パッド部分が露出していること、即ちチップサイズに差のあることが絶対的な条件となる。そのため、例えば同一機種のチップを2個組み込む、或いは別機種のチップであってもそのチップサイズが近似する場合には採用できない欠点があった。2つの半導体チップを十文字に重ね合わせることも考えられるが、これとてチップサイズの縦×横の寸法に差があることが条件となり、依然として制約が残るものである。
【0006】
これを解決するために、例えば図5(C)に示すように、アイランド3の両面に各半導体チップ1a、1bの裏面が対向するようにこれらを固着する手法がある。しかしながら、ボンディングワイヤのループ高さの分が2倍必要になるので、半導体装置全体の厚み(図5(C)の図示X)が増して、薄形化できない欠点がある。
【0007】
【課題を解決するための手段】
本発明は上述した従来の課題に鑑み成されたもので、第1の半導体チップと、該第1の半導体チップの上に搭載した第2の半導体チップと、外部電極手段と、前記第1と第2の半導体チップの各々の電極と前記外部電極手段とを接続するボンディングワイヤとを具備し、前記第1と第2の半導体チップを封止した半導体装置において、
前記第1の半導体チップの電極の上部に位置する第2の半導体チップの端部の下に凹部を形成し、
該凹部で前記ボンディングワイヤが前記第1の半導体チップの電極にワイヤボンディングしていることを特徴とするものである。
【0008】
【発明の実施の形態】
以下に本発明の一実施の形態を詳細に説明する。
【0009】
先ず、図1は本発明の半導体装置の主要部を示す断面図、図2(A)は全体を示す断面図、同じく図2(B)は全体を示す平面図である。
【0010】
これらの図において、10、11は各々第1と第2の半導体チップを示している。第1と第2の半導体チップ10、11のシリコン表面には、前工程において各種の拡散熱処理などによって多数の能動、受動回路素子が形成されている。第1と第2の半導体チップ10、11のチップ周辺部分には外部接続用の第1と第2の電極パッド12a、12bがアルミ電極によって形成されている。各電極パッド12a、12bの上にはパッシベーション皮膜が形成され、電極パッド12a、12bの上部が電気接続のために開口されている。パッシベーション被膜はシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などである。図2(B)の例では、各電極パッド12a、12bは半導体チップ10、11の対向する2辺に沿って集約して配置されている。
【0011】
第1の半導体チップ10がリードフレームのアイランド13上に接着剤14によりダイボンドされる。第2の半導体チップ11が第1の半導体チップ10の前記パッシベーション皮膜上に接着剤15により固着されている。接着剤14は導電性または絶縁性、接着剤15は絶縁性のエポキシ系接着剤である。
【0012】
第1の電極パッド12aには、金線からなる第1のボンディングワイヤ16aの一端が接続されており、第1のボンディングワイヤ16aの他端は外部導出用のリード端子17にワイヤボンドされている。また、第2の電極パッド12bの表面には、第2のボンディングワイヤ16bの一端がワイヤボンドされており、第2のボンディングワイヤ16bの他端は外部導出用のリード端子17にワイヤボンドされている。
【0013】
第1と第2の半導体チップ10、11、リード端子17の一部、および第1と第2のボンディングワイヤ16a、16bを含む主要部は、周囲をエポキシ系の熱硬化樹脂18でモールドされて半導体装置のパッケージを形成する。リード端子17はパッケージの側壁から外部に導出されて外部接続端子となる。導出されたリード端子17はZ字型に曲げ加工されている。アイランド13の裏面側は樹脂18の表面に露出しており、樹脂18表面と同一平面を形成している。
【0014】
第1と第2の半導体チップ10、11の組み合わせは任意である。例えば、第1と第2の半導体チップ10、11としてEEPROM(フラッシュメモリ)等の半導体記憶装置を用いた場合(第1の組み合わせ例)は、1つのパッケージで記憶容量を2倍、3倍・・・にすることができる。また、第1の半導体チップ10にEEPROM(フラッシュメモリ)等の半導体記憶装置を、第2の半導体チップ11にはSRAM等の半導体記憶装置を形成するような場合(第2の組み合わせ例)ことも考えられる。どちらの組み合わせの場合でも、各チップにはデータの入出力を行うI/O端子と、データのアドレスを指定するアドレス端子、及びデータの入出力を許可するチップイネーブル端子とを具備しており、両チップのピン配列が酷似している。そのため、第1と第2の半導体チップ10、11のI/O端子やアドレス端子用のリード端子17を共用することが可能であり、各チップに排他的なチップイネーブル信号を印加することにより、どちらか一方の半導体チップのメモリセルを排他的に選択することが可能である。
【0015】
上記第1の組み合わせ例の場合には当然の事ながら、第1の半導体チップ10と第2の半導体チップ11が大略同じ大きさと形状を有し、電極パッド12a、12bの配列も同じである。そのため、両者を重ねると、第1の半導体チップ10の電極パッド12aが第2の半導体チップ11の陰に隠れる。具体的に、図2(B)の例では第2の電極パッド12bの直下に第1の電極パッド12aが位置する。又第2の組み合わせ例の場合でも、チップサイズと形状が近似し且つピン配列が酷似する場合があり得る。
【0016】
而して、第2の半導体チップ12bの対向する2辺に沿って、第1の電極パッド12aの上方に凹部19を形成し、第2の半導体チップ11をひさし状に突出させている。凹部19は第1の半導体チップ10の端部から第1の電極12aを露出するだけの幅(図1:W)を持ち、更には第1のボンディングワイヤ16aのワイヤ高さ(図1:t1)を収納するだけの高さを持つ。本実施の形態では、第2の半導体チップ11の裏面をダイシングブレードによって厚みの約半分程度(図1:t2)を研削することにより、前記収納する高さを実現している。尚、前記収納する高さは第1の半導体チップ10の表面からの高さであるから、接着剤15の膜厚も考慮してダイシングする深さ(t2)を決定する。
【0017】
凹部19は第1の電極パッド12aの上方に空間を形成し、この空間内で第1のボンディングワイヤ16aが第1の電極パッド12aにボールボンディングされている。ボール部20から連続する第1のボンディングワイヤ16aは凹部19を通過し、リード端子17にセカンドボンドされる。第1の半導体チップ10の表面の高さに対してリード端子17の表面が高いような場合には、第1のボンディングワイヤ16aは第1の電極12aから凹部19を通過して横方向に導出され、第2の半導体チップ11の端より外側で上昇し、リード端子17先端部に到達する様な軌跡を描く。接着剤15は第1と第2の半導体チップ10、11の間で両者を固着すると共に、凹部19にも流出し、第1のボンディングワイヤ12aのボール部20周辺を包み込んで凹部19を充満するように固化している。凹部19で固化した接着剤15は、第2の電極パッド12bに第2のボンディングワイヤ16bを接着するときに、第2の半導体チップ11を支持する役割を果たす。
【0018】
この様に、凹部19を設けることによって、第1の半導体チップ10へのワイヤボンディングを可能にし、且つ第1のボンディングワイヤ16aが第2の半導体チップ11の裏面と接触することを回避している。更に、第1のボンディングワイヤ16aを凹部19を通過させることによって、半導体装置全体の高さ(図1:t3)を薄くすることができる。
【0019】
本実施の形態では、アイランド13の板厚が150〜200μであり、第1と第2の半導体チップ10、11の厚みがバックグラインド工程により250〜300μとなっている、接着剤14、15の厚みとして20〜30μ必要であり、更にはボンディングワイヤの上部に樹脂の残り厚みとして150〜200μは必要である。本願出願人は、これらの厚みを収納しつつ、パッケージの高さt3を1.0mm以下にまで薄形化した半導体装置を実現した。
【0020】
図3は、凹部19の形成するときの製造ステップを示す図である。第1主面30と第2主面31とを具備する半導体ウェハ32を準備し、その第1主面30に前工程によって各種回路素子を形成し、第2主面31を研磨してウェハ32の厚みを所定の値に減じる。そして、図3(A)に示したように、第2主面31側からダイシングラインを認識し、幅広(約1.0mm)の第1のダイシングブレード33によって、全体のウェハ厚み280μに対して130μの深さの溝34を形成する。ダイシングブレード33の中心線はダイシングラインの中心線に一致する。次いで、図3(B)に示したように、ダイシングラインに沿って幅狭(約40μm)の第2のダイシングブレード35によってウェハ32を完全に切断する。尚、ハーフダイシングによる溝34は、凹部19を設ける箇所だけでも良いし、半導体チップ10、11の4辺全てに凹部19を形成するように設けても良い。また、第2のダイシングブレード35は第1主面30側から切削する形態でも良いし、第2主面31側から切削する形態でも良い。
【0021】
図4に第2の実施の形態を示した。リードフレームに代えてテープキャリアと半田ボールを用いた例である。第1の半導体チップ10がポリイミド系のベースフィルム40の上に接着固定され、第1の半導体チップ10の上に第2の半導体チップ11が固着される。ベースフィルム40の表面にはリード端子17に相当する導電パターン41が形成されており、第1と第2の電極パッド12a、12bと導電パターン41とが各々第1と第2のボンディングワイヤ16a、16bで接続されている。ベースフィルム40には貫通穴が形成され、該貫通穴を介して、ベースフィルム40の裏面に形成した半田ボール42と接続されている、そして、周囲を熱硬化性の樹脂のでモールドされている。
【0022】
尚、上記実施例は半導体チップが2個の場合を記載したが、3個、4個を積層する場合でも同様に実施できることは言うまでもない。また、凹部19を設ける手法として第2の半導体チップ11の裏面側をハーフダイシングする例を示したが、例えば、第1と第2の半導体チップ10、11の間に絶縁スペーサを挟み、該絶縁スペーサの厚みによって第1の電極12aの上部に空間を形成するような形態でも良い。
【0023】
【発明の効果】
以上に説明した通り、本発明によれば、第1の電極12aの上部に凹部19を設け、凹部19が形成する空間を利用して第1のボンディングワイヤ12aをボンディングするので、半導体チップ10、11の大きさと形状が近似した場合でも複数の半導体チップを積層してワイヤボンディングが可能になる利点を有する。これにより、例えば1つのパッケージに2倍の記憶容量を持たせることが可能になる。
【0024】
更に、凹部19を利用することによって第1のボンディングワイヤ16aのループ高さを吸収できるので、パッケージの厚みを薄形化できる利点を有する。
【0025】
更に、半導体チップ10、11としてどのようなサイズ、形状のものでも組み合わせが可能になり、製品展開の自由度が増す利点をも有する。
【図面の簡単な説明】
【図1】本発明を説明するための断面図である。
【図2】本発明を説明するための(A)断面図、(B)平面図である。
【図3】凹部19の製造方法を示す断面図である。
【図4】本発明の、第2の実施の形態を示す断面図である。
【図5】従来例を説明するための断面図である。
Claims (3)
- 第1の半導体チップ及び前記第1の半導体チップ上に積層された第2の半導体チップと、前記第1及び第2の半導体チップの各第1主面に形成された電極パッドと、前記電極パッドの各々とボンディングワイヤにより電気的に接続された外部接続用の電極手段と、前記第1及び第2の半導体チップを樹脂モールドして形成されたパッケージと、を具備し、
少なくとも前記第1の半導体チップの電極パッド上方に位置する前記第2の半導体チップの第2主面には、その周囲に凹部が形成されており、
前記第1の半導体チップの電極パッドと前記電極手段とを接続するボンディングワイヤは、前記第1の半導体チップと前記凹部とで形成される空間内に第1の頂部を有すると共に、前記空間の外部に第2の頂部を有し、
前記第2の頂部は、前記第1の頂部よりも高い箇所に位置することを特徴とする半導体装置。 - 前記電極手段は、前記パッケージから導出されたリード端子、または前記第1の半導体チップが固着されるフィルム上に形成された導電パターンであることを特徴とする請求項1に記載の半導体装置。
- 第1主面及び第2主面を有する半導体ウエハを準備し、第1のダイシングブレードを用いて前記第2主面に凹部を形成した後、前記第1のダイシングブレードより幅狭な第2のダイシングブレードを用いて、前記第2主面側から前記凹部が形成された領域をダイシングし、前記半導体ウエハを個々の半導体チップに分離し、前記半導体チップの第2主面の周囲に凹部を形成して上方に配置する半導体チップを用意する工程と、
所定の固着部に下方に配置する半導体チップを固着した後、前記下方に配置する半導体チップ上方に第1の頂部を有し、前記下方に配置する半導体チップ端部より外側に、前記第1の頂部よりも高い箇所に第2の頂部を有するように、前記下方に配置する半導体チップの電極パッドと外部接続用の電極手段とを第1のボンディングワイヤで接続する工程と、
前記下方に配置する半導体チップの電極パッド及び前記電極パッドと接続する前記第1のボンディングワイヤが、前記下方に配置する半導体チップと前記上方に配置する半導体チップの前記凹部とで形成される空間に収まるように、前記下方に配置する半導体チップ上に前記上方に配置する半導体チップを固着する工程と、
前記上方に配置する半導体チップの電極パッドと前記電極手段とを第2のボンディングワイヤで接続した後、前記下方に配置する半導体チップ及び前記上方に配置する半導体チップを樹脂モールドし、パッケージに封止する工程と、を具備することを特徴とする半導体装置の製造方法。
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