JP3395603B2 - 横型ｍｏｓ素子を含む半導体装置 - Google Patents

横型ｍｏｓ素子を含む半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、横型ＭＯＳ素子を
含む半導体装置、特に微細化が可能で、高耐圧−低オン
抵抗の横型パワーＭＯＳＦＥＴに好適な技術に関する。
【０００２】
【背景技術】特開平８−９７４１１号公報に記載の横型
高耐圧トレンチＭＯＳＦＥＴは、図１２に示すように、
ｐ型基板１上に形成されたｐ型ウエル領域２内に、２重
拡散によるセルフアライメントでソース領域９およびボ
ディ領域８の拡散層を形成し、その上にゲート酸化膜６
を介してゲート電極７を形成している。またトレンチ加
工によりドレインドリフト領域４内にトレンチ３を形成
することにより、ドリフト長を確保し、高耐圧化を図っ
ている。すなわち、ゲート電圧を印加すると、ドレイン
領域１１からトレンチ３の周囲（Ａ−Ｂ−Ｃ−Ｄ）に沿
ってドレインドリフト領域４に電流が流れ、チャネル領
域１０に至る。なお、図１２において、符号５は、トレ
ンチ３内に形成された絶縁膜を示す。
【０００３】
【発明が解決しようとする課題】特開平８−９７４１１
号公報に記載の横型高耐圧トレンチＭＯＳＦＥＴは、ト
レンチ３を経由してドリフト電流が流れることにより、
十分なドリフト長を確保して高耐圧化できるメリットが
あるものの、ドレインドリフト領域４の経路の長さで耐
圧が決定されていたため、高耐圧使用になるほどドリフ
ト長をながくする必要があり、そのためドレインドリフ
ト領域４の抵抗成分が大きくなり、素子のオン抵抗が大
きくなる問題があった。また、ドレインドリフト領域４
がトレンチ３を介したイオン注入および熱処理によって
形成された場合には、ｎドレインドリフト領域４とｐチ
ャネル領域１０がオーバーラップするため、チャネルと
なる拡散層内部に残留する結晶欠陥や電流経路が多くな
ることにより、移動度の低下が発生しやすくなるという
問題があった。
【０００４】本発明の目的は、ドレインドリフト領域の
サイズを小さく設定でき、素子の微細化が可能であり、
かつ高耐圧で低オン抵抗の横型ＭＯＳ素子を含む半導体
装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の横型ＭＯＳ素子
を含む半導体装置は、半導体基板、前記半導体基板の上
に形成され、ドレインドリフト領域を構成する第１導電
型の第１半導体層、前記第１半導体層内に設けられてボ
ディ領域を構成し、該ボディ領域の一部にチャネル領域
が形成される第２導電型の第２半導体層、前記第２半導
体層の表面部に選択的に設けられ、ソース領域を構成す
る第１導電型の第３半導体層、前記第１半導体層内に設
けられ、ドレイン領域を構成する第１導電型の第４半導
体層、および、前記第１半導体層内に形成されたトレン
チに絶縁物を充填して構成され、かつ前記第４半導体層
の両サイドに沿って配置された絶縁層、を含み、前記第
４半導体層は、前記絶縁層より深く形成され、該絶縁層
より深い部分において前記第１半導体層と接することを
特徴とする。
【０００６】この半導体装置においては、ドレイン領域
（第４半導体層）の両サイドに絶縁層を設け、かつこの
ドレイン領域は、前記絶縁層より深く形成され、該絶縁
層より深い部分において前記ドレインドリフト領域（第
１半導体層）と接することにより、充分な耐圧を確保し
た状態でドリフト長を短くすることができる。
【０００７】すなわち、ドレイン領域とドレインドリフ
ト領域の境界の一部（第１半導体層の表面より所定深さ
に至る領域）に絶縁層を設けることにより、ドレイン領
域−ソース領域間に印加される電界は前記絶縁層内で高
い均一性で分布することにより、構造上電界集中が起こ
りにくくなり、その結果素子の耐圧を大きくすることが
できる。
【０００８】例えば、図１に示すように、絶縁層の２辺
に沿った経路（Ａ−Ｂ−Ｃ）でドリフト電流が流れるこ
とから、耐圧を確保するための絶縁層を設ける構成であ
って、かつドレイン長を短くすることができ、その結
果、オン抵抗を小さくすることができる。
【０００９】そして、このように耐圧を確保しながら平
面（半導体基板に対して平行な面）でのドレイン長を相
対的に短くできることから、ドレインドリフト領域の平
面サイズを小さくすることができ、素子の微細化を達成
することができる。
【００１０】さらに、ドレイン領域の両サイドを絶縁層
によってカバーすることにより、ドレイン領域横方向へ
の不純物拡散が絶縁層によって規定されているので、ド
レイン領域の不純物濃度を充分に高くすることができ
る。その結果、ドレインドリフト領域−ドレイン領域−
ドレイン電極間を良好なオーミック接触で接続すること
ができる。
【００１１】ドレイン領域は、単層あるいは多層のいず
れでもよいが、ドレイン領域の深さが深いことを考慮し
て、例えば、ドレイン電極と接する領域では不純物濃度
がより高い第１のドレイン領域を形成し、不純物濃度の
低いドレインドリフト領域と接する領域では前記第１の
ドレイン領域より不純物濃度が低い第２のドレイン領域
を形成することにより、より良好なオーミック接触を取
ることが望ましい。また、ドレイン電極をドレイン領域
内に侵入させる状態で形成することにより、オーミック
接触の改善を図ることもできる。
【００１２】そして、この半導体装置においては、絶縁
層の幅と深さを規定することにより耐圧を制御すること
ができる。
【００１３】さらに、本発明の半導体装置においては、
絶縁ゲート構造は特に限定されないが、これをトレンチ
ゲート構造とすることにより、更なる素子の微細化を達
成することができる。すなわち、この半導体装置は、半
導体基板、前記半導体基板の上に形成された第１導電型
のドレインドリフト領域、前記ドレインドリフト領域内
に形成されたトレンチに絶縁物を充填して構成された絶
縁層、前記絶縁層の一方の側面に沿って形成されたドレ
イン領域、前記絶縁層の他方の側に位置し、かつ前記ド
レインドリフト領域の表面部に形成され、一部にチャネ
ル領域が形成される第２導電型のボディ領域、前記ボデ
ィ領域の表面部に選択的に形成された第１導電型のソー
ス領域、および、前記ソース領域、前記ボディ領域およ
び前記ドレインドリフト領域を貫通して形成されたトレ
ンチの表面に沿って形成されたゲート絶縁膜、およびこ
のゲート絶縁膜を介してトレンチ内部に形成されたゲー
ト電極、を含み、前記ドレイン領域は、前記絶縁層より
深く形成され、該絶縁層より深い部分において前記ドレ
インドリフト領域と接することを特徴とする横型ＭＯＳ
素子を含むことが望ましい。さらに、本発明の半導体装
置は、前記ドレイン領域とオーミック接触するドレイン
電極を含み、 前記ドレイン電極は、前記ドレイン領域内
に形成されたトレンチ内で該ドレイン領域に沿って形成
された部分を有することが望ましい。
【００１４】この半導体装置においては、ドリフト電流
は、主として前記半導体基板の主面に平行な方向から前
記ゲート絶縁膜に沿った方向に流れ、前述した作用効果
に加え、さらに微細化を達成できる。
【００１５】また、本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する基板を用い
た半導体装置にも適用できる。
【００１６】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら詳細に説明する。
【００１７】（第１の実施の形態）図１は、本発明をプ
レーナーゲート構造を有する横型パワーＭＯＳＦＥＴに
適用した半導体装置の一例を模式的に示す断面図であ
る。
【００１８】図１に示す半導体装置１００は、ＳＯＩ構
造を有する。すなわち、シリコン基板１０と、このシリ
コン基板１０上に形成され、例えば酸化シリコンや窒化
シリコンからなる絶縁基板１２と、この絶縁基板１２上
に形成された、ｎ型不純物を含み、ドレインドリフト領
域１４ａを構成する第１半導体層１４とを有する。
【００１９】そして、前記第１半導体層１４の上主面に
は、ｐ型の不純物を拡散することにより形成されたｐ型
ボディ領域（第２半導体層）１６が形成され、さらに、
このボディ領域１６の上主面には、高濃度のｎ型不純物
を選択的に拡散することによって形成されたソース領域
（第３半導体層）１８が形成されている。これらのボデ
ィ領域１６およびソース領域１８は、セルフアライメン
ト技術により２重拡散することによって形成される。
【００２０】前記第１半導体層１４には、前記ボディ領
域１６と離間してドレイン領域（第４半導体層）２０が
形成されている。このドレイン領域２０は、第１半導体
層１４の表面から前記絶縁基板１２の表面に至る深さを
有し、不純物濃度の異なる２層から構成されている。上
位の第１のドレイン領域２２は、第１半導体層１４の表
面部に形成され、かなり高濃度のｎ型不純物を含んでい
る。また、前記第１のドレイン領域２２の下位にある第
２のドレイン領域２４は、前記第１のドレイン領域２２
よりは低いが前記ドレインドリフト領域１４ａよりは高
いｎ型不純物を含んでいる。これらのドレイン領域２
２，２４の不純物濃度は、ドレインドリフト領域１４ａ
および後述するドレイン電極４６との間でそれぞれ良好
なオーミック接触がとれるように設定される。
【００２１】前記ドレイン領域２０の両サイドには、酸
化シリコンや窒化シリコンなどからなる絶縁層３０が形
成されている。これらの絶縁層３０は、その下端部が前
記絶縁基板１２より所定間隔Ｌを有するように、その深
さが設定されている。この所定間隔Ｌは、絶縁層３０の
深さとボディ領域１６の深さにより決定され、具体的に
は、オン抵抗の点から規定される。そして、絶縁層３０
の膜厚および深さを規定することにより、素子の耐圧を
制御することができる。また、前記ボディ領域１６と前
記絶縁層３０の深さは同じか、もしくは絶縁層３０はボ
ディ領域１６より深いことが必要である。
【００２２】前記ボディ領域１６の表面には、ゲート絶
縁膜４２を介してゲート電極４０が形成され、前記ソー
ス領域１８の表面にはソース電極４４が、前記ドレイン
領域２０の表面にはドレイン電極４６が、それぞれ形成
されている。
【００２３】本実施の形態に係る半導体装置において
は、チャネル領域が形成されるボディ領域１６と、ドレ
イン領域２０との間に絶縁層３０を介在させ、しかもこ
の絶縁層３０がドレイン領域２０に接する状態で形成さ
れている。そして、絶縁層３０によってＭＯＳ素子の耐
圧を確保しているため、従来のような耐圧確保のための
余分なドレインドリフト領域を必要としない。
【００２４】すなわち、図１に示すように、ドリフト長
ＤLは、絶縁層３０の底面および一方の側面の２辺に沿
った経路（Ａ−Ｂ−Ｃ）に依存し、絶縁層の他方の側面
を経由しない分だけ、前述した従来例に比べてドリフト
長ＤLを短くすることができる。その結果、ドリフト長
ＤLに依存するオン抵抗をより小さくできると共に、ド
レインドリフト領域１４ａの平面領域の面積を小さくす
ることができるので、素子の微細化を図ることができ
る。
【００２５】このように、本実施の形態に係る半導体装
置１００によれば、絶縁層３０により素子耐圧を確保
し、素子耐圧をきめるドレインドリフト領域１４ａを最
小限に設定することができる。そのため、素子サイズの
微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦ
ＥＴを実現することが可能である。
【００２６】（製造プロセス）以下、本実施の形態に係
る半導体装置の製造プロセスの一例を説明する。図２〜
図４は、半導体装置の製造工程を模式的に示す断面図で
ある。
【００２７】まず、図２（ａ）に示すように、シリコン
基板１０、絶縁基板１２およびｎ型半導体層１４からな
るＳＯＩ基板Ｓ１上に、膜厚１００〜５００ｎｍの熱酸
化膜６０を形成する。ついで、通常用いられるフォトリ
ソグラフィおよび反応性イオンエッチング（ＲＩＥ）に
より、不純物を導入したい部分に開口部を形成し、この
開口部を介して、通常用いられるイオン注入および熱処
理（熱拡散）技術によってｎ型の不純物をドーピング
し、高濃度のｎ型不純物を含む第２のドレイン領域２４
を形成する。同様にして、ｐ型不純物を含むボディ領域
１６を形成する。なお、前記第２のドレイン領域２４お
よびボディ領域１６の形成順序は特に限定されず、上記
と逆であってもよい。
【００２８】ＳＯＩ基板Ｓ１は、特にその製造方法は制
限されるものではなく、通常用いられる方法によって形
成することができる。例えば、ＳＯＩ基板Ｓ１は、シリ
コン基板１０上に、ＳｉＯ2あるいはＳｉ3Ｎ4などから
なる絶縁基板１２を形成し、この絶縁基板１２上に多結
晶シリコンやアモルファスシリコンを堆積し、レーザー
や電子ビームなどのエネルギービームを用いてシリコン
を溶融し、冷却過程で再結晶化させることにより半導体
層１４を形成することができる。
【００２９】次に、図２（ｂ）に示すように、前記熱酸
化膜６０を除去した後に、熱酸化または化学気相成長
（ＣＶＤ）法により膜厚１００〜５００ｎｍのフィール
ド酸化膜５０を形成する。
【００３０】次に、図２（ｃ）に示すように、フォトリ
ソグラフィおよびＲＩＥによりトレンチ形成用の開口部
５２を形成する。
【００３１】次に、図２（ｄ）に示すように、ＲＩＥに
より前記絶縁基板１２の表面に至る、深さが２．０μｍ
以上のトレンチ３２を形成する。
【００３２】次に、図３（ａ）に示すように、前記トレ
ンチ３２の内部に、リンまたはヒ素などのｎ型不純物が
ドープされた多結晶シリコンを堆積させ、ｎ型不純物が
含まれるポリシリコン層５４が形成される。この工程で
ドープされる不純物の濃度は、前記ｎ型半導体層１４と
同程度あるいはそれより高く設定される。
【００３３】次に、図３（ｂ）に示すように、前記工程
で形成されたポリシリコン層５４をＲＩＥによりエッチ
ングし、トレンチ３２の内部に所定の膜厚Ｌ（図１参
照）、例えば０．３〜２．０μｍの深さ方向の膜厚を有
するポリシリコン層５４を残すことにより、ドレインド
リフト領域を構成する埋め込みドレインドリフト領域１
５を形成する。このように、トレンチ３２内へのドープ
ドポリシリコンの埋め込みによってドレイン領域と接す
るドレインドリフト領域の一部を形成することによっ
て、ドレインドリフト領域の抵抗成分を小さくできる利
点がある。
【００３４】次に、図３（ｃ）に示すように、ＣＶＤ法
によりトレンチ３２の内部に、さらに酸化シリコンを堆
積させて絶縁層３０を形成する。絶縁層３０の膜厚は、
トレンチ３２の開口幅Ｗに対して（１／２）Ｗ以上の膜
厚で形成され、たとえば、トレンチ３２の幅が１μｍの
場合、酸化シリコン膜は０．５μｍ以上の膜厚に設定さ
れる。
【００３５】次に、図３（ｄ）に示すように、ＳＯＩ基
板Ｓ１上の酸化膜を除去した後、膜厚０．０１〜０．２
μｍゲート絶縁膜４２を形成する。
【００３６】次に、図４（ａ）に示すように、ゲート電
極４２上に例えばドープドポリシリコンからなるゲート
電極４０を形成する。
【００３７】次に、図４（ｂ）に示すように、イオン注
入および熱拡散技術によって、高濃度のｎ型不純物を含
むソース領域１８を形成する。このとき、第２のドレイ
ン領域２４の表面部に同時にｎ型不純物が導入され、第
２のドレイン領域２４より高濃度の第１のドレイン領域
２２が形成される。これらの第１および第２のドレイン
領域によってドレイン領域２０全体が構成される。
【００３８】次に、図４（ｃ）に示すように、ＣＶＤ法
により、シリコン酸化膜あるいはＢＰＳＧ膜などからな
る膜厚０．２〜１μｍの層間絶縁層５６を形成した後、
所定パターンでコンタクトホールを形成する。その後、
図示はしないが、ソース領域１８の表面にソース電極４
４を、ドレイン領域２０の表面にドレイン電極４６を形
成する。
【００３９】以上の工程を経ることにより、図１に示す
半導体装置１００を製造することができる。
【００４０】（第２の実施の形態）図５は、本発明をト
レンチゲート構造を有する横型パワーＭＯＳＦＥＴに適
用した半導体装置の一例を模式的に示す断面図である。
本実施の形態において、前記第１の実施の形態に係る半
導体装置と実質的に同様の機能を有する部分には、同一
の符号を付する。
【００４１】図５に示す半導体装置２００は、シリコン
基板１０と、このシリコン基板１０上に形成された、ｎ
型不純物を含み、ドレインドリフト領域１４ａを構成す
る第１半導体層１４とを有する。
【００４２】そして、前記第１半導体層１４の上主面に
は、ｐ型の不純物を拡散することにより形成されたｐ型
ボディ領域（第２半導体層）１６が形成され、さらに、
このボディ領域１６の上主面には、高濃度のｎ型不純物
を選択的に拡散することによって形成されたソース領域
（第３半導体層）１８が形成されている。これらのボデ
ィ領域１６およびソース領域１８は、セルフアライメン
ト技術により２重拡散することによって形成される。
【００４３】前記第１半導体層１４には、前記ボディ領
域１６と離間してドレイン領域（第４半導体層）２０が
形成されている。このドレイン領域２０は、第１半導体
層１４の表面から前記シリコン基板１０の表面に至る深
さを有し、不純物濃度の異なる２層から構成されてい
る。上位の第１のドレイン領域２２は、第１半導体層１
４の表面部に形成され、かなり高濃度のｎ型不純物を含
んでいる。また、前記第１のドレイン領域２２の下位に
ある第２のドレイン領域２４は、前記第１のドレイン領
域２２よりは低いが前記ドレインドリフト領域１４ａよ
りは高いｎ型不純物を含んでいる。これらのドレイン領
域２２，２４の不純物濃度は、ドレインドリフト領域１
４ａおよび後述するドレイン電極４６との間でそれぞれ
良好なオーミック接触がとれるように設定される。
【００４４】前記ドレイン領域２０の両サイドには、酸
化シリコンや窒化シリコンなどからなる絶縁層３０，３
０が形成されている。これらの絶縁層３０は、その下端
部が前記シリコン基板１０より所定間隔Ｌを有するよう
に、その深さが設定されている。この所定間隔Ｌは、前
述した第１の実施の形態と同様の理由により規定され
る。そして、絶縁層３０の膜厚および深さを規定するこ
とにより、素子の耐圧を制御することができる。
【００４５】本実施の形態において特徴的なことは、ト
レンチゲート構造を有することである。すなわち、前記
第１半導体層１４の表面から該第１の半導体層１４の底
面を貫通しシリコン基板１０の内部に至るトレンチ７４
の表面に、ゲート絶縁膜７２が形成されている。そし
て、このゲート絶縁膜７２の内側にゲート電極７０が形
成されている。このようにトレンチ７４をシリコン基板
１０内部まで形成し、ゲート絶縁膜７２の底部コーナー
部がシリコン基板１０内に位置するように形成すること
により、そうでない場合に比べて耐圧をさらに大きくす
ることができる。
【００４６】また、前記ソース領域１８の表面にはソー
ス電極４４が、前記ドレイン領域２０の表面にはドレイ
ン電極４６が、それぞれ形成されている。
【００４７】本実施の形態に係る半導体装置において
は、チャネル領域が形成されるボディ領域１６と、ドレ
イン領域２０との間に絶縁層３０を介在させ、しかもこ
の絶縁層３０をドレイン領域２０に接する状態で形成し
ている。そして、絶縁層３０によってＭＯＳ素子の耐圧
を確保しているため、従来のような耐圧確保のための余
分なドレインドリフト領域を必要としない。すなわち、
図５に示すように、ドリフト長ＤLは、第１の半導体層
１４の底面およびゲート電極７０の一方の側面の２辺に
沿った経路（Ａ−Ｂ−Ｃ）に依存し、絶縁層の他方の側
面を経由しない分だけ、前述した従来例に比べてドリフ
ト長ＤLを短くすることができる。その結果、ドリフト
長ＤLに依存するオン抵抗をより小さくできると共に、
ドレインドリフト領域１４ａの平面領域の面積を相対的
に小さくすることができるので、素子の微細化を図るこ
とができる。
【００４８】さらに、トレンチゲート構造を有すことに
より、チャネル領域がシリコン基板１０に対して縦方向
に形成されるため、その分、プレーナゲート構造に比べ
て、素子の微細化が図れる。
【００４９】このように、本実施の形態に係る半導体装
置２００によれば、絶縁層３０により素子耐圧を確保
し、素子耐圧をきめるドレインドリフト領域１４ａを最
小限に設定することができる。そのため、素子サイズの
微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦ
ＥＴを実現することが可能である。
【００５０】（実験例）次に、本実施の形態に係る半導
体装置のオン抵抗が低下することを確認するために行っ
た、シュミレーション結果について述べる。シュミレー
ションを行うに際しては、図５に示す半導体装置および
動作の条件を以下のように設定した。 絶縁層３０；膜厚０．５μｍ，深さ２μｍ 第１半導体層（エピタキシャル層）１４；膜厚３μｍ，
ｎ型不純物濃度１×１０15ｃｍ-3 ボディ領域１６；深さ２．５μｍ，ｐ型不純物の表面濃
度１×１０18ｃｍ-3 ソース領域１６；深さ０．５μｍ，幅０．５μｍ，ｎ型
不純物の表面濃度２×１０19ｃｍ-3 ゲート絶縁膜７２；膜厚０．１μｍ トレンチゲート；深さ（トレンチ７２の深さ）３μｍ また、比較のために図１２に示す構造のデバイスについ
て同様のシュミレーションを行った。その結果、従来構
造のデバイスでは、単位面積当たりのオン抵抗が８０ｍ
Ω・ｍｍ2であったが、本実施の形態に係るデバイスで
は、これを５０ｍΩ・ｍｍ2まで低下できることが確認
された。
【００５１】（製造プロセス）以下、本実施の形態に係
る半導体装置の製造プロセスの一例を説明する。図６〜
図８は、半導体装置の製造工程を模式的に示す断面図で
ある。
【００５２】まず、図６（ａ）に示すように、シリコン
基板１０およびエピタキシャル成長によって形成された
ｎ型半導体層１４からなる基板Ｓ２上に、熱酸化膜６０
を形成する。ついで、通常用いられるフォトリソグラフ
ィおよびＲＩＥにより、不純物を導入したい部分に開口
部を形成し、この開口部を介して、通常用いられるイオ
ン注入および熱処理（熱拡散）技術によってｎ型の不純
物をドーピングし、高濃度のｎ型不純物を含む第２のド
レイン領域２４を形成する。同様にして、ｐ型不純物を
含むボディ領域１６を形成する。なお、前記第２のドレ
イン領域２４およびボディ領域１６の形成順序は特に限
定されず、上記と逆であってもよい。
【００５３】次に、図６（ｂ）に示すように、前記熱酸
化膜６０を除去した後に、熱酸化または化学気相成長
（ＣＶＤ）法により膜厚１００ｎｍ以上のフィールド酸
化膜５０を形成する。
【００５４】次に、図６（ｃ）に示すように、フォトリ
ソグラフィおよびＲＩＥによりトレンチ形成用の開口部
５２を形成する。
【００５５】次に、図６（ｄ）に示すように、ＲＩＥに
より、前記シリコン基板１０の表面より所定間隔Ｌだけ
離れた深さまでエッチングして、例えば深さ２．０μｍ
以上のトレンチ３２を形成する。
【００５６】次に、図７（ａ）に示すように、前記トレ
ンチ３２の内部に、ＣＶＤ法により、酸化シリコンある
いは窒化シリコンなどの絶縁物質を埋込むことにより、
絶縁層３０を形成する。これによりボディ領域１６とド
レイン領域２４とを分離する。また、この工程で、基板
Ｓ２表面に絶縁層６２が形成される。
【００５７】次に、図７（ｂ）に示すように、前記工程
で形成された絶縁層６２に、フォトリソグラフィおよび
ＲＩＥにより、トレンチ形成用の開口部５８を形成す
る。
【００５８】次に、図７（ｃ）に示すように、ＲＩＥに
よって、シリコン基板１０の表面に至るトレンチ７４を
形成する。
【００５９】次に、図７（ｄ）に示すように、トレンチ
７４の内部表面に膜厚０．０１〜０．２μｍのゲート絶
縁膜７２を形成した後、ＣＶＤ法により、ｎ型不純物が
ドープされたアモルファスシリコンあるいは多結晶シリ
コンをトレンチ７４内に堆積させてゲート電極７０を形
成する。
【００６０】次に、図８（ａ）に示すように、基板Ｓ２
上の絶縁層６２を除去した後、ＣＶＤ法により、シリコ
ン酸化膜あるいはＢＰＳＧ膜などからなる膜厚０．２〜
１μｍの層間絶縁層５６を形成する。
【００６１】次に、図８（ｂ）に示すように、所定パタ
ーンで電極形成用のコンタクトホールを形成する。
【００６２】次に、図８（ｃ）に示すように、イオン注
入および熱拡散技術によって、高濃度のｎ型不純物を含
むソース領域１８を形成する。このとき、第２のドレイ
ン領域２４に表面部に同時にｎ型不純物が導入され、第
２のドレイン領域２４より高濃度の第１のドレイン領域
２２が形成される。これらの第１および第２のドレイン
領域によってドレイン領域２０全体が構成される。
【００６３】次に、図示しないが、ソース領域１８の表
面にソース電極４４を、ドレイン領域２０の表面にドレ
イン電極４６を形成する。
【００６４】なお、絶縁層３０およびゲート電極７０の
形成順序は特に限定されず、上述のプロセスと逆であっ
てもよい。
【００６５】以上の工程を経ることにより、図５に示す
半導体装置２００を製造することができる。
【００６６】（第３の実施の形態）図９は、本発明をト
レンチゲート構造を有する横型パワーＭＯＳＦＥＴに適
用した半導体装置の一例を模式的に示す断面図である。
本実施の形態に係る半導体装置は、前記第２の実施の形
態と、ＳＯＩ構造を有する点で異なるが、それ以外の構
造は同様である。前記第２の実施の形態に係る半導体装
置と実質的に同様の機能を有する部分には、同一の符号
を付する。
【００６７】図９に示す半導体装置３００は、シリコン
基板１０と、絶縁基板１２と、この絶縁基板１２上に形
成された、ｎ型不純物を含み、ドレインドリフト領域１
４ａを構成する第１半導体層１４とを有する。なお、Ｓ
ＯＩ構造については、前記第１の実施の形態で述べたの
で、記載を省略する。
【００６８】前記第１半導体層１４の上主面には、ｐ型
の不純物を拡散することにより形成されたｐ型ボディ領
域（第２半導体層）１６が形成され、さらに、このボデ
ィ領域１６の上主面には、高濃度のｎ型不純物を選択的
に拡散することによって形成されたソース領域（第３半
導体層）１８が形成されている。これらのボディ領域１
６およびソース領域１８は、セルフアライメント技術に
より２重拡散することによって形成される。
【００６９】前記第１半導体層１４には、前記ボディ領
域１６と離間してドレイン領域（第４半導体層）２０が
形成されている。このドレイン領域２０は、第１半導体
層１４の表面から前記絶縁基板１２の表面に至る深さを
有し、不純物濃度の異なる２層から構成されている。上
位の第１のドレイン領域２２は、第１半導体層１４の表
面部に形成され、かなり高濃度のｎ型不純物を含んでい
る。また、前記第１のドレイン領域２２の下位にある第
２のドレイン領域２４は、前記第１のドレイン領域２２
よりは低いが前記ドレインドリフト領域１４ａよりは高
いｎ型不純物を含んでいる。これらのドレイン領域２
２，２４の不純物濃度は、ドレインドリフト領域１４ａ
および後述するドレイン電極４６との間でそれぞれ良好
なオーミック接触がとれるように設定される。
【００７０】前記ドレイン領域２０の両サイドには、酸
化シリコンや窒化シリコンなどからなる絶縁層３０，３
０が形成されている。これらの絶縁層３０は、その下端
部が前記絶縁基板１２より所定間隔Ｌを有するように、
その深さが設定されている。この所定間隔Ｌは、前述し
た第１の実施の形態と同様の理由により規定される。そ
して、絶縁層３０の膜厚および深さを規定することによ
り、素子の耐圧を制御することができる。
【００７１】本実施の形態においては、トレンチゲート
構造を有する。すなわち、前記第１半導体層１４の表面
から前記絶縁基板１２の表面に至るトレンチ７４の表面
にゲート絶縁膜７２が形成されている。そして、このゲ
ート絶縁膜７２の内側にゲート電極７０が形成されてい
る。このトレンチゲート構造は、その下端が前記絶縁基
板１２まで到達していることにより、ゲート絶縁膜７２
にコーナー部が存在しないため、ドレイン−ソース間に
電圧を印加したときに、トレンチゲート部で耐圧の低下
を生ずることがない、という利点がある。
【００７２】また、前記ソース領域１８の表面にはソー
ス電極４４が、前記ドレイン領域２０の表面にはドレイ
ン電極４６が、それぞれ形成されている。
【００７３】本実施の形態に係る半導体装置において
は、チャネル領域が形成されるボディ領域１６と、ドレ
イン領域２０との間に絶縁層３０を介在させ、しかもこ
の絶縁層３０をドレイン領域２０に接する状態で形成し
ている。そして、絶縁層３０によってＭＯＳ素子の耐圧
を確保しているため、従来のような耐圧確保のための余
分なドレインドリフト領域を必要としない。すなわち、
図９に示すように、ドリフト長ＤLは、第１半導体層１
４の底面およびゲート電極７０の一方の側面の２辺に沿
った経路に依存し、絶縁層の他方の側面を経由しない分
だけ、前述した従来例に比べてドリフト長ＤLを短くす
ることができる。その結果、ドリフト長ＤLに依存する
オン抵抗をより小さくできると共に、ドレインドリフト
領域１４ａの平面領域の面積を小さくすることができる
ので、素子の微細化を図ることができる。
【００７４】さらに、トレンチゲート構造を有すことに
より、チャネル領域がシリコン基板１０に対して縦方向
に流れるため、その分、プレーナゲート構造に比べて、
素子の微細化が図れる。
【００７５】ちなみに、同様の耐圧の素子において、半
導体装置の素子単位ピッチを比較すると、本実施の形態
のサンプルでは２．５μｍであるのに対し、図１２に示
す半導体装置の単位ピッチは４．９μｍであった。
【００７６】このように、本実施の形態に係る半導体装
置３００によれば、絶縁層３０により素子耐圧を確保
し、素子耐圧をきめるドレインドリフト領域１４ａを最
小限に設定することができる。そのため、素子サイズの
微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦ
ＥＴを実現することが可能である。
【００７７】（第４の実施の形態）図１０は、本発明を
トレンチゲート構造を有する横型パワーＭＯＳＦＥＴに
適用した半導体装置の一例を模式的に示す断面図であ
る。本実施の形態に係る半導体装置は、前記第２の実施
の形態と、ＳＯＩ構造を有する点、およびトレンチ絶縁
構造の点で異なるが、それ以外の構造は同様である。前
記第２の実施の形態に係る半導体装置と実質的に同様の
機能を有する部分には、同一の符号を付する。
【００７８】図１０に示す半導体装置４００は、シリコ
ン基板１０と、絶縁基板１２と、この絶縁基板１２上に
形成された、ｎ型不純物を含み、ドレインドリフト領域
１４ａを構成する第１半導体層１４とを有する。なお、
ＳＯＩ構造については、前記第１の実施の形態で述べた
ので、記載を省略する。
【００７９】前記第１半導体層１４の上主面には、ｐ型
の不純物を拡散することにより形成されたｐ型ボディ領
域（第２半導体層）１６が形成され、さらに、このボデ
ィ領域１６の上主面には、高濃度のｎ型不純物を選択的
に拡散することによって形成されたソース領域（第３半
導体層）１８が形成されている。これらのボディ領域１
６およびソース領域１８は、セルフアライメント技術に
より２重拡散することによって形成される。
【００８０】前記第１半導体層１４には、前記ボディ領
域１６と離間してドレイン領域（第４半導体層）２０が
形成されている。このドレイン領域２０は、第１半導体
層１４の表面から前記絶縁基板１２の表面に至る深さを
有し、不純物濃度の異なる２層から構成されている。上
位の第１のドレイン領域２２は、第１半導体層１４の表
面部に形成され、かなり高濃度のｎ型不純物を含んでい
る。また、前記第１のドレイン領域２２の下位にある第
２のドレイン領域２４は、前記第１のドレイン領域２２
よりは低いが前記ドレインドリフト領域１４ａよりは高
いｎ型不純物を含んでいる。これらのドレイン領域２
２，２４の不純物濃度は、ドレインドリフト領域１４ａ
および後述するドレイン電極４６との間でそれぞれ良好
なオーミック接触がとれるように設定される。
【００８１】前記ドレイン領域２０の両サイドには、酸
化シリコンや窒化シリコンなどからなる絶縁層３０，３
０が形成されている。これらの絶縁層３０は、その下端
部が前記絶縁基板１２より所定間隔Ｌを有するように、
その深さが設定されている。この所定間隔Ｌは、前述し
た第１の実施の形態と同様の理由により規定される。そ
して、絶縁層３０の膜厚および深さを規定することによ
り、素子の耐圧を制御することができる。
【００８２】本実施の形態においては、トレンチゲート
構造を有する。すなわち、前記第１半導体層１４の表面
から前記絶縁基板１２より所定間隔を残して形成された
トレンチ７４の表面にゲート絶縁膜７２が形成されてい
る。そして、このゲート絶縁膜７２の内側にゲート電極
７０が形成されている。このトレンチゲート構造は、そ
の下端が前記絶縁基板１２まで到達していない。
【００８３】また、前記ソース領域１８の表面にはソー
ス電極４４が、前記ドレイン領域２０の表面にはドレイ
ン電極４６が、それぞれ形成されている。
【００８４】本実施の形態に係る半導体装置において
は、チャネル領域が形成されるボディ領域１６と、ドレ
イン領域２０との間に絶縁層３０を介在させ、しかもこ
の絶縁層３０をドレイン領域２０に接する状態で形成し
ている。そして、絶縁層３０によってＭＯＳ素子の耐圧
を確保しているため、従来のような耐圧確保のための余
分なドレインドリフト領域を必要としない。すなわち、
図１０に示すように、ドリフト長ＤLは、第１半導体層
１４の底面およびゲート電極７０の一方の側面の２辺に
沿った経路に依存し、絶縁層の他方の側面を経由しない
分だけ、前述した従来例に比べてドリフト長ＤLを短く
することができる。その結果、ドリフト長ＤLに依存す
るオン抵抗をより小さくできると共に、ドレインドリフ
ト領域１４ａの平面領域の面積を小さくすることができ
るので、素子の微細化を図ることができる。
【００８５】さらに、トレンチゲート構造を有すことに
より、チャネル領域がシリコン基板１０に対して縦方向
に流れるため、その分、プレーナゲート構造に比べて、
素子の微細化が図れる。
【００８６】このように、本実施の形態に係る半導体装
置４００によれば、絶縁層３０により素子耐圧を確保
し、素子耐圧をきめるドレインドリフト領域１４ａを最
小限に設定することができる。そのため、素子サイズの
微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦ
ＥＴを実現することが可能である。
【００８７】（第５の実施の形態）図１１は、本発明を
トレンチゲート構造を有する横型パワーＭＯＳＦＥＴに
適用した半導体装置の一例を模式的に示す断面図であ
る。本実施の形態に係る半導体装置は、前記第２の実施
の形態と、ＳＯＩ構造を有する点およびドレイン電極の
構造で異なるが、それ以外の構造は同様である。前記第
２の実施の形態に係る半導体装置と実質的に同様の機能
を有する部分には、同一の符号を付する。
【００８８】図１１に示す半導体装置５００は、シリコ
ン基板１０と、絶縁基板１２と、この絶縁基板１２上に
形成された、ｎ型不純物を含み、ドレインドリフト領域
１４ａを構成する第１半導体層１４とを有する。なお、
ＳＯＩ構造については、前記第１の実施の形態で述べた
ので、記載を省略する。
【００８９】前記第１半導体層１４の上主面には、ｐ型
の不純物を拡散することにより形成されたｐ型ボディ領
域（第２半導体層）１６が形成され、さらに、このボデ
ィ領域１６の上主面には、高濃度のｎ型不純物を選択的
に拡散することによって形成されたソース領域（第３半
導体層）１８が形成されている。これらのボディ領域１
６およびソース領域１８は、セルフアライメント技術に
より２重拡散することによって形成される。
【００９０】前記第１半導体層１４には、前記ボディ領
域１６と離間してドレイン領域（第４半導体層）２０が
形成されている。このドレイン領域２０は、第１半導体
層１４の表面から前記絶縁基板１２の表面に至る深さを
有し、不純物濃度の異なる２層から構成されている。上
位の第１のドレイン領域２２は、第１半導体層１４の表
面部に形成され、かなり高濃度のｎ型不純物を含んでい
る。また、前記第１のドレイン領域２２の下位にある第
２のドレイン領域２４は、前記第１のドレイン領域２２
よりは低いが前記ドレインドリフト領域１４ａよりは高
いｎ型不純物を含んでいる。これらのドレイン領域２
２，２４の不純物濃度は、ドレインドリフト領域１４ａ
および後述するドレイン電極４６との間でそれぞれ良好
なオーミック接触がとれるように設定される。
【００９１】前記ドレイン領域２０の両サイドには、酸
化シリコンや窒化シリコンなどからなる絶縁層３０，３
０が形成されている。これらの絶縁層３０は、その下端
部が前記絶縁基板１２より所定間隔Ｌを有するように、
その深さが設定されている。この所定間隔Ｌは、前述し
た第１の実施の形態と同様の理由により規定される。そ
して、絶縁層３０の膜厚および深さを規定することによ
り、素子の耐圧を制御することができる。
【００９２】本実施の形態においては、トレンチゲート
構造を有する。すなわち、前記第１半導体層１４の表面
から前記絶縁基板１２の表面に至るトレンチ７４の表面
にゲート絶縁膜７２が形成されている。そして、このゲ
ート絶縁膜７２の内側にゲート電極７０が形成されてい
る。また、前記ソース領域１８の表面にはソース電極４
４が形成されている。
【００９３】そして、本実施の形態で特徴的なことは、
前記ドレイン領域２０のほぼ中央に、第１半導体層１４
の表面から前記絶縁基板１２に至るドレイン電極４６が
形成されていることである。このように、ドレイン電極
４６をドレイン領域２０の内部に形成することにより、
より確実なオーミック接触が可能である。
【００９４】本実施の形態に係る半導体装置において
は、チャネル領域が形成されるボディ領域１６と、ドレ
イン領域２０との間に絶縁層３０を介在させ、しかもこ
の絶縁層３０をドレイン領域２０に接する状態で形成し
ている。そして、絶縁層３０によってＭＯＳ素子の耐圧
を確保しているため、従来のような耐圧確保のための余
分なドレインドリフト領域を必要としない。すなわち、
図１１に示すように、ドリフト長ＤLは、第１半導体層
１４の底面およびゲート電極７０の一方の側面の２辺に
沿った経路に依存し、絶縁層の他方の側面を経由しない
分だけ、前述した従来例に比べてドリフト長ＤLを短く
することができる。その結果、ドリフト長ＤLに依存す
るオン抵抗をより小さくできると共に、ドレインドリフ
ト領域１４ａの平面領域の面積を小さくすることができ
るので、素子の微細化を図ることができる。
【００９５】さらに、トレンチゲート構造を有すること
により、チャネル領域がシリコン基板１０に対して縦方
向に流れるため、その分、プレーナゲート構造に比べ
て、素子の微細化が図れる。
【００９６】このように、本実施の形態に係る半導体装
置３００によれば、絶縁層３０により素子耐圧を確保
し、素子耐圧をきめるドレインドリフト領域１４ａを最
小限に設定することができる。そのため、素子サイズの
微細化と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦ
ＥＴを実現することが可能である。
【００９７】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るプレーナゲー
ト構造を有する横型パワーＭＯＳＦＥＴを模式的に示す
断面図である。
【図２】（ａ）〜（ｄ）は、図１に示すＭＯＳＦＥＴの
製造方法を工程順に模式的に示す断面図である。
【図３】（ａ）〜（ｄ）は、図２に示す工程に続いて行
われる、ＭＯＳＦＥＴの製造方法を工程順に模式的に示
す断面図である。
【図４】（ａ）〜（ｃ）は、図３に示す工程に続いて行
われる、ＭＯＳＦＥＴの製造方法を工程順に模式的に示
す断面図である。
【図５】本発明の第２の実施の形態に係るトレンチゲー
ト構造を有する横型パワーＭＯＳＦＥＴを模式的に示す
断面図である。
【図６】（ａ）〜（ｄ）は、図５に示すＭＯＳＦＥＴの
製造方法を工程順に模式的に示す断面図である。
【図７】（ａ）〜（ｄ）は、図６に示す工程に続いて行
われる、ＭＯＳＦＥＴの製造方法を工程順に模式的に示
す断面図である。
【図８】（ａ）〜（ｃ）は、図７に示す工程に続いて行
われる、ＭＯＳＦＥＴの製造方法を工程順に模式的に示
す断面図である。
【図９】本発明の第３の実施の形態に係るトレンチゲー
ト構造を有する横型パワーＭＯＳＦＥＴを模式的に示す
断面図である。
【図１０】本発明の第４の実施の形態に係るトレンチゲ
ート構造を有する横型パワーＭＯＳＦＥＴを模式的に示
す断面図である。
【図１１】本発明の第５の実施の形態に係るトレンチゲ
ート構造を有する横型パワーＭＯＳＦＥＴを模式的に示
す断面図である。
【図１２】従来の横型パワーＭＯＳＦＥＴを示す図であ
る。
【符号の説明】
１０ シリコン基板 １２ 絶縁基板 １４ａ ドレインドリフト領域 １４ 第１半導体層 １５ 埋込みドレインドリフト領域 １６ ボディ領域 １８ ソース領域 ２０ ドレイン領域 ２２ 第１のドレイン領域 ２４ 第２のドレイン領域 ３０ 絶縁層 ３２ トレンチ ４０ ゲート電極 ４２ ゲート絶縁膜 ４４ ソース電極 ４６ ドレイン電極 ７０ ゲート電極 ７２ ゲート絶縁膜 ７４ トレンチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−181313（ＪＰ，Ａ) 特開 平７−74352（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板、 前記半導体基板の上に形成された第１導電型のドレイン
    ドリフト領域、 前記ドレインドリフト領域内に形成されたトレンチに絶
    縁物を充填して構成された絶縁層、 前記絶縁層の一方の側面に沿って形成されたドレイン領
    域、 前記絶縁層の他方の側に位置し、かつ前記ドレインドリ
    フト領域の表面部に形成され、一部にチャネル領域が形
    成される第２導電型のボディ領域、 前記ボディ領域の表面部に選択的に形成された第１導電
    型のソース領域、および、 前記ソース領域、前記ボディ領域および前記ドレインド
    リフト領域を貫通して形成されたトレンチの表面に沿っ
    て形成されたゲート絶縁膜、およびこのゲート絶縁膜を
    介してトレンチ内部に形成されたゲート電極、を含み、 前記ドレイン領域は、前記絶縁層より深く形成され、該
    絶縁層より深い部分において前記ドレインドリフト領域
    と接することを特徴とする横型ＭＯＳ素子を含む半導体
    装置。
  2. 【請求項２】 請求項１において、 前記ドレイン領域とオーミック接触するドレイン電極を
    含み、 前記ドレイン電極は、前記ドレイン領域内に形成された
    トレンチ内で該ドレイン領域に沿って形成された部分を
    有することを特徴とする横型ＭＯＳ素子を含む半導体装
    置。
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