CN107660312B - 使用穿硅过孔栅极的竖直晶体管 - Google Patents

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Abstract

描述了使用穿硅过孔作为栅极的竖直晶体管。在一个示例中，结构包括衬底；衬底中的过孔，过孔被填充有导电材料并具有电介质内衬；耦合到过孔的深阱；耦合到深阱的、具有漏极接触部的漏极区；位于漏极区与过孔之间的、具有源极接触部的源极区；以及位于过孔之上的栅极接触部。

Description

使用穿硅过孔栅极的竖直晶体管
技术领域
本说明书涉及半导体电子器件中的晶体管，并且具体而言涉及形成在具有作为栅极的过孔的衬底中的晶体管。
背景技术
半导体芯片中的晶体管持续缩小，以便降低成本、尺寸和功耗。当芯片上的器件变得更小时，用于驱动晶体管的电压也变得更小。虽然几年以前的芯片在3到5伏下进行操作，但较新的芯片在1伏或更小电压下进行操作。这不仅减小了芯片所需的总功率，而且减小了损耗的或被芯片浪费并转换成热的功率的量。减小由芯片产生的热量允许芯片的封装更小。还允许散热片和芯片的空气循环减少。
在另一方向上，将更多的电路加入到每个芯片，以便减少构建***所需的芯片的总数量。这降低了容纳芯片的***的尺寸、复杂性和功耗。针对SOC(片上***)，设计者努力将完整***的所有电路放置在一个芯片上和一个封装中。已经针对一些简单的器件达到SOC目标。对于更复杂的器件，存在将所有部件放置在同一类型的芯片上的困难。针对SiP(***级封装)，设计者努力将***的所有电路放置在一个封装中。封装包括多于一个芯片，以便可以使用不同类型的芯片来制造不同类型的电路。虽然SiP的芯片较容易设计和封装，但制造多个芯片比制造一个芯片通常更昂贵。同样，将几个芯片封装在一起比封装单个芯片也更昂贵。
对于真实SOC，芯片必须包括逻辑单元和存储器电路连同功率电路。对于一些***，芯片还必须包括模拟音频放大器、基带音频电路以及可能包括射频复用器、放大器和其它较高功率器件。低功率CMOS(互补型金属氧化物半导体)技术已经针对低功率逻辑单元和存储器良好确立。可以通过修改标准CMIS器件来制造较高功率电路。作为示例，存在扩展的漏极器件和横向漂移沟道器件。
附图说明
通过示例的方式而非限制的方式在附图的图中示出了实施例，其中相似的附图标记指代相似的元件。
图1是根据实施例的具有用作栅极的过孔的晶体管的截面侧视图。
图2是根据实施例的图1的晶体管的顶视图。
图3是根据实施例的具有用作栅极的过孔的替代的圆形晶体管的顶视图。
图4-10是根据实施例的图1的晶体管的制造阶段的侧截面视图。
图11-16是根据实施例的图1的晶体管的替代的制造阶段的侧截面视图。
图17是根据实施例的并入已测试的半导体管芯的计算设备的方框图。
具体实施方式
可以使用作为栅极的TSV(穿硅过孔)来形成竖直晶体管。这样的晶体管特别适合于超高功率应用。使用作为栅极电极的TSV和作为栅极电介质的TSV隔离层提供了还与CMOS(互补型金属氧化物半导体)逻辑制造工艺兼容的晶体管中的大的电压承载能力。
TSV可以被设计成经受高电压。可以通过将TSV隔离内衬的厚度一直增加到厚至100nm-300nm来增加由TSV承载的电压。还可以使用深n阱注入，其中漏极可以急剧地渐变，以最小化泄漏。可以制造具有不同的掺杂密度的深n阱叠置体。这在高电压被施加到漏极和沟道界面之前允许跨n阱的电位的大下降。
在TSV周围的竖直晶体管还用作下层堆叠的芯片中的低电压晶体管的高电压保护环。在逻辑单元在1.5V或更小电压下进行操作的CMOS工艺中，所述竖直晶体管可以承载大于20V的电压。这部分地通过使用TSV隔离内衬作为厚隔离氧化物而变得可能。
图1是适合于高功率应用(例如电源电路、放大器和无线电或其它通信电路)的竖直晶体管的截面侧视图。在这个示例中，在p型衬底104中构建竖直晶体管。通过激光钻孔、蚀刻或以某种其它方式竖直地穿过衬底来形成TSV 106。过孔的孔可以由下至例如隐埋氧化物(BOX)层的高长宽比深沟槽蚀刻形成。替代地，可以使用反应离子蚀刻。
过孔开口继而用适合于预期电压的厚电介质108内衬。电介质可以是二氧化硅、氮化硅、聚合物、另一氧化物或氮化物。对于典型的CMOS工艺，具有100nm到300nm的厚度的内衬能够在过孔中支持超过20V的电压。用导电材料(例如铜或另一金属或其它适合的导电材料)填充过孔106。可以使用各种其它金属，这取决于期望化学性质和器件的使用。这些可以包括AL、Au、Fe、Ni、Ti、Co等。金属栅极110形成在过孔之上。栅极允许接触电极或到栅极的一些其它连接。
在本文的示例中，栅极或整个晶体管被提及形成在过孔中或过孔周围。在图3的示例中，源极和漏极在过孔周围。如本文使用的，过孔是从衬底蚀刻的、钻出的或凿出的竖直结构，其随后用材料填充以形成预期结构。该结构可以简单地是如图2中的导体和电介质或图3中的围绕过孔的整个晶体管。这是与通过对表面层进行掺杂并在掺杂表面层之上涂敷金属而形成的其它晶体管结构的差异。
在所示示例中，在基于TSV的栅极旁边形成源极和漏极结构。在这个p型衬底104的示例中，n阱122在过孔附近形成，并且深n阱124从n阱横向地形成到过孔。在深阱上方，第一n+漏极区118形成在n阱中。第二n+源极区116在漏极区和n阱旁边形成。源极区和漏极区由STI(浅沟槽隔离)120或其它隔离区隔离。金属源极接触部112形成在源极区116之上，并且金属漏极接触部114形成在漏极区118之上。这形成具有TSV栅极、相邻源极和隔离漏极的完整晶体管结构。源极通过TSV电介质108与TSV隔离。
如所示的，源极区116与TSV内衬108相邻。替代地，在源极区与内衬之间可以有小间隙和额外的电介质层。漏极与源极区隔离，但深n阱在源极下方创建从漏极到栅极的沟道。这个深阱也有助于支持较高的电压。
在源极116与过孔106之间存在硅结区或器件沟道区126，硅结区或器件沟道区126从源极区穿过硅衬底104向下延伸到深n阱。结区提供源极与过孔之间的间隔。这个硅结区与一般逻辑晶体管的相比更深，使其产生对泄漏电流的较大阻挡。为了进一步减小任何泄漏电流，结区的掺杂水平可以逐渐增加或从源极区渐变到深n阱。
图2是示出具有同心外部内衬108的圆柱形过孔106的圆形顶表面的图1的竖直晶体管的顶平面视图。栅极110在过孔中被置于中心，并且还具有与外部内衬同心的圆形顶表面，然而，其可以形成在任何其它期望形状中。
如所示的，源极112与过孔106相邻并被定位为与内衬110直接接触。源极放置在过孔的一侧上，并且晶体管结构的其余部分在与源极相同的方向上从源极延伸。在这个示例中，源极被示为从过孔的右侧延伸。STI 120在源极的右边，并且漏极118在STI的右边。N阱从漏极延伸到过孔，但在这个视图中是不可见的。晶体管结构的源极和漏极部分是矩形的，并远离TSV线性地延伸。TSV具有大于源极和漏极结构的宽度的直径，使其在源极区116的任一侧上延伸。过孔、源极和漏极的特定相对尺寸可以适合于适应期望的性能特性。
视觉化并例示这个圆形和同心配置是简单的。使用现有的蚀刻、掺杂和填充技术制造这个结构的圆形和同心方面也是容易的。然而，可以替代地使用其它形状。过孔不一定是圆的，但可以是长圆形的、椭圆形的或采用圆多边形的形状。源极和漏极也可以具有更弯曲的形状，这取决于制造技术和期望性能特性。
图3是图1和2的结构的替代的同心配置的顶平面视图。这个顶视图显示圆形结构，然而每个结构具有延伸到页面内的深度，使得结构是圆柱形的或圆锥形的。TSV 306形成在具有栅极接触部310的器件的中心中。栅极接触部被示为圆形的并且在TSV中被置于中心，然而，其可以是任何期望的形状和位置。TSV具有采用TSV的内表面上的电介质层的形式的同心外衬308。TSV由同心n+-阱掺杂的源极区316包围。源极区具有位于源极区上的源极接触部312。如所示的，单个源极接触部放置在TSV的右边的源极区的一侧上。也可以存在与布线层连接在一起的额外接触部。
同心圆柱形STI区320围绕源极区以将源极区隔离。N+阱掺杂的漏极区318与STI区同心并围绕STI区。为了容易建立连接，漏极区与源极区一样具有与源极接触部对准的单个漏极接触部314。然而，可以有更多的漏极接触部，并且源极和漏极接触部可以放置在不同的位置上，这取决于实施方式。在漏极区之外，示出了硅衬底304。这些圆形结构中的每个与相邻结构同心并围绕相邻结构。可以修改结构的相对尺寸以适应不同的性能目标。另外，可以修改区域，使得它们不共享公共中心或使得一些或所有区域不是圆形的。可以使用椭圆形、长圆形、矩形和其它形状。结构还可以包括如上所述的n阱和深n阱，然而，这些在顶视图中是不可见的。
TSV 306和STI区320的同心结构允许STI承载高得多的电压。对于很多一般尺寸和制造技术，这个电压可以比一般20V高得多，因为器件的尺寸被最大化。同时，同心结构明显增加有效器件的宽度及因而其驱动电流。同心结构还提供了更好的沟道控制。
图4-10示出用于产生如图1中所示的竖直晶体管结构的制造阶段。图4是p型硅衬底104的侧截面视图。通过等离子体离子沉积来在衬底中形成STI结构。在图5中，通过离子注入在STI层120下方的p型结构104中形成深n阱124。在图6中，n阱122形成在深n阱124的一侧上以及深n阱124之上的p型衬底中。另外，形成了n+-掺杂的源极区和漏极区116、118。漏极区形成在n阱中，并且源极区形成在深n阱上方的STI的相对侧上。可以通过掺杂剂注入使用光刻法来形成所有掺杂区以控制掺杂区和STI区的尺寸和形状。
在图7中，源极和漏极接触部112、114分别形成在源极区和漏极区116、118之上。接触部可以通过沉积或调配被形成为铝布线。在图8中，通过蚀刻穿过p衬底104来蚀刻TSV30。TSV在源极区旁边，并且深n阱可以接触或切割穿过这些结构的一部分以确保连接。
在图9中，过孔用电介质层108(例如氧化物)内衬。在图10中，用导电材料(例如铜或铝)填充过孔，并且在过孔之上形成栅极110。可以用与源极和漏极接触部相同的方式(例如通过铝沉积或以任何其它方式)形成栅极。这完成了如图1和2中所示的竖直晶体管。类似的方法可以用于形成图3的竖直晶体管。可以接着用任何其它期望部件(例如电介质层、布线层、层间电介质等)完成器件。额外的部件可以形成在竖直晶体管之上，这取决于特定的实施方式。
虽然描述了p型衬底中的NMOS(n型金属氧化物半导体)晶体管。本文所述的技术可以替代地适合于构造PMOS(p型金属氧化物半导体)晶体管。作为示例，可以在STI形成之前或在蚀刻过孔之前执行额外的n阱注入操作。层和部件的相对尺寸可以适合于适应竖直晶体管的不同使用。本文的附图并不按比例。
图11-16示出了用于产生如图1中所示的竖直晶体管的制造阶段的可选顺序。图11是p型衬底104的截面侧视图。不是首先形成晶体管阱，而是在这种情况下，首先形成过孔。过孔130可以如上所述被蚀刻或以另一方式(例如通过激光钻孔)来形成。在图12中，用电介质内衬(例如氧化物)涂覆过孔的壁。在图13中，通过填充有例如铜并在过孔的顶部之上形成栅极来完成过孔130。栅极可以是金属(例如铝)或由另一材料制成。替代地，可以在单独的操作中(例如在接触部形成在源极和漏极之上时)形成栅极。
在图14中，STI层120在p衬底中的TSV 106旁边形成。STI层与TSV间隔开，有足够的空间来允许稍后添加源极区。在图15中，通过注入衬底来在STI层下方和跨STI层形成深n阱124。深阱邻接TSV并在相反的方向上经过STI层延伸。
在图16中，形成其它掺杂区。这包括漏极的规则n阱122，其与STI的一侧上的深n阱接触。它还包括在STI层的任一侧上并如上所述形成的源极和漏极的n+掺杂区116、118。
可以通过添加栅极接触部和其它适当的形成来将图16的配置处理为与图10中的相同的配置。如上面提到的，额外的层、接触部、电极和结构可以被添加到图10的配置。额外的部件可以在竖直晶体管上方、下方和旁边形成。竖直晶体管可以形成在如所示的NMOS中或PMOS中，这取决于特定的实施方式。
如所述的，深TSV和深阱注入组合以形成竖直高电压器件。使用周围的电介质内衬来隔离TSV。深阱注入形成晶体管的结。可以如CMOS工艺中所示的形成器件。相同的方法可以用于FinFET工艺。虽然本文的示例仅示出简单的晶体管，可以显示使用相同原理的其它结构，例如二极管、三极管和多个栅极器件。
图17示出根据一个实施方式的计算设备11。计算设备11容纳板2。板2可以包括多个部件，包括但不限于处理器4和至少一个通信芯片6。处理器4物理地和电气地耦合到板2。在一些实施方式中，至少一个通信芯片6也物理地和电气地耦合到板2。在另外的实施方式中，通信芯片6是处理器4的部分。
根据其应用，计算设备11可以包括可以或可以不物理地和电气地耦合到板2的其它部件。这些其它部件可以包括但不限于易失性存储器(例如DRAM)8、非易失性存储器(例如ROM)9、闪速存储器(未示出)、图形处理器12、数字信号处理器(未示出)、密码处理器(未示出)、芯片组14、天线16、显示器18(例如触摸屏显示器)、触摸屏控制器20、电池22、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器24、全球定位***(GPS)设备26、罗盘28、加速度计(未示出)、陀螺仪(未示出)、扬声器30、照相机32和大容量存储设备(例如硬盘驱动器)10、光盘(CD)(未示出)、数字多功能盘(DVD)(未示出)等。这些部件可以连接到***板2，安装到***板或与其它部件中的任一个组合。
通信芯片6实现了无线和/或有线通信，以用于将数据传送到计算设备11和从计算设备11传送数据。术语“无线”及其派生词可以用于描述可以通过使用经调制电磁辐射来经由非固体介质传送数据的电路、设备、***、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片6可以实施多种无线或有线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其以太网派生物以及被指定为3G、4G、5G和更高代的任何其它无线和有线协议。计算设备11可以包括多个通信芯片6。例如，第一通信芯片6可以专用于较短距离无线通信，例如Wi-Fi和蓝牙；并且第二通信芯片6可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
在一些实施方式中，处理器、存储器设备、通信设备或其它部件的集成电路管芯被制造为包括竖直晶体管或如本文所述的使用过孔作为栅极的晶体管。一个或多个所示部件可以组合以形成如本文所述的SOC。所述竖直晶体管可以用于放大器、电源***、CMOS中的射频部件或其它低功率管芯。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各种实施方式中，计算设备11可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算设备11可以是处理数据的任何其它电子设备，包括穿戴式设备。
实施例可以被实施为一个或多个存储器芯片、控制器、CPU(中央处理单元)、微芯片或使用母板进行互连的集成电路、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)的一部分。
对“一个实施例”、“实施例”、“示例性实施例”、“各种实施例”等的引用指示这样描述的(多个)实施例可以包括特定特征、结构或特性，但不是每个实施例都必需包括特定特征、结构或特性。此外，一些实施例可以具有针对其它实施例描述的特征中的一些、全部或没有这些特征。
在下面的描述和权利要求中，可以使用术语“耦合”连同其派生词。“耦合”用于指示两个或更多个元件彼此协作或交互作用，但它们可以有或可以没有在它们之间的中间物理或电气部件。
如权利要求中使用的，除非另有规定，描述共同的元件的顺序形容词“第一”、“第二”、“第三”等的使用仅仅指示相似元件的不同实例被引用，且并不旨在暗示这样描述的元件必须在时间上、在空间上、在等级上或以任何其它方式按照给定的顺序。
附图和前述描述给出实施例的示例。本领域中的技术人员将认识到，一个或多个所述的元件可以完全组合成单个功能元件。替代地，某些元件可分成多个功能元件。来自一个实施例的元件可以被添加到另一实施例。例如，本文所述的过程的顺序可以改变且不限于本文所述的方式。而且，任何流程图的动作不需要以所示顺序实施；所有动作也不需要都被执行。此外，不依赖于其它动作的那些动作可以与其它动作并行地执行。实施例的范围决不由这些特定的示例限制。很多变化(不管是否在说明书中明确地给出)例如在结构、尺寸和材料的使用方面的差异是可能的。实施例的范围至少与所附权利要求给出的一样宽泛。
下面的示例涉及另外的实施例。不同实施例的各种特征可以与被包括的一些特征不同地组合，并且其它特征被排除以适合各种不同的应用。一些实施例涉及结构，其包括衬底；衬底中的过孔，过孔被填充有导电材料并具有电介质内衬；耦合到过孔的深阱；耦合到深阱的、具有漏极接触部的漏极区；位于漏极区与过孔之间的、具有源极接触部的源极区；以及位于过孔之上的栅极接触部。
在另外的实施例中，过孔是铜填充的。
在另外的实施例中，深阱和源极区与过孔相邻。
另外的实施例包括位于源极区与深阱之间的硅结区。
在另外的实施例中，硅结区渐变以最小化泄漏。
另外的实施例包括位于深阱上方且位于源极区与漏极区之间的隔离层。
在另外的实施例中，漏极区通过从漏极延伸到深阱的阱耦合到深阱。
在另外的实施例中，阱是n阱，深阱是n阱，并且衬底是p型硅衬底。
在另外的实施例中，源极区围绕过孔，并且漏极区围绕源极区。
在另外的实施例中，电介质内衬、源极区和漏极区是同心的。
另外的实施例包括位于源极区与漏极区之间并与电介质内衬同心的浅沟槽隔离区。
一些实施例涉及一种方法，其包括：在硅衬底中形成隔离层，在隔离区下方形成深阱，形成耦合到深阱的漏极区，在深阱之上形成源极区，在漏极区之上形成漏极接触部，在源极区之上形成源极接触部，在衬底中形成与源极区相邻的竖直开口，用电介质内衬给开口作衬里，用导电材料填充开口以形成穿硅过孔，以及在过孔之上形成栅极接触部。
在另外的实施例中，深阱延伸到过孔，该方法还包括在源极区与深阱之间形成硅结区。
在另外的实施例中，漏极区通过从漏极延伸到深阱的阱耦合到深阱。
在另外的实施例中，源极区围绕过孔，并且漏极区围绕源极区。
在另外的实施例中，电介质内衬、源极区和漏极区是同心的。
另外的实施例包括位于源极区与漏极区之间并与电介质内衬同心的浅沟槽隔离区。
一些实施例涉及计算***，其包括***板、连接到***板的存储器和通过***板耦合到存储器的处理器，处理器在衬底上形成并具有多个晶体管，至少一个晶体管具有：衬底中的过孔，过孔被填充有导电材料并具有电介质内衬；耦合到过孔的深阱；耦合到深阱的、具有漏极接触部的漏极区；位于漏极区与过孔之间的、具有源极接触部的源极区；以及位于过孔之上的栅极接触部。
另外的实施例包括在源极区与深阱之间具有渐变掺杂的硅结区。
在另外的实施例中，源极区围绕过孔，并且漏极区围绕源极区，并且其中电介质内衬、源极区和漏极区是同心的。

Claims (16)

1.一种半导体装置，包括：
材料为硅的衬底，所述衬底具有第一掺杂类型；
位于所述衬底中的过孔，所述过孔被填充有导电材料并具有电介质内衬，并且所述过孔向下到达隐埋氧化物层；
耦合到所述过孔的深阱，其中，所述深阱形成在所述衬底中并且具有与所述第一掺杂类型相反的第二掺杂类型，并且其中，所述深阱与所述隐埋氧化物层之间包括具有所述第一掺杂类型的所述衬底的一部分；
耦合到所述深阱的、具有漏极接触部的漏极区，其中，所述漏极区通过从所述漏极区延伸到所述深阱的阱耦合到所述深阱；
位于所述漏极区与所述过孔之间的、具有源极接触部的源极区；
位于所述源极区与所述深阱之间的硅结区，所述硅结区从所述源极区穿过所述衬底向下延伸到所述深阱；以及
位于所述过孔之上的栅极接触部。
2.根据权利要求1所述的装置，其中，所述过孔是铜填充的。
3.根据权利要求1所述的装置，其中，所述深阱和所述源极区与所述过孔相邻。
4.根据权利要求1所述的装置，其中，所述硅结区渐变以最小化泄漏。
5.根据权利要求1所述的装置，进一步包括位于所述深阱上方且位于所述源极区与所述漏极区之间的隔离层。
6.根据权利要求1所述的装置，其中，所述阱是n阱，所述深阱是n阱，并且所述衬底是p型硅衬底。
7.根据权利要求1所述的装置，其中，所述源极区围绕所述过孔，并且所述漏极区围绕所述源极区。
8.根据权利要求7所述的装置，其中，所述电介质内衬、所述源极区和所述漏极区是同心的。
9.根据权利要求8所述的装置，进一步包括位于所述源极区与所述漏极区之间的且与所述电介质内衬同心的浅沟槽隔离区。
10.一种形成半导体装置的方法，包括：
在具有第一掺杂类型的硅衬底中形成隔离层；
在所述隔离层下方的所述硅衬底中形成深阱，其中，所述深阱具有与所述第一掺杂类型相反的第二掺杂类型；
形成耦合到所述深阱的漏极区，其中，所述漏极区通过从所述漏极延伸到所述深阱的阱耦合到所述深阱；
在所述深阱之上形成源极区；
在所述漏极区之上形成漏极接触部；
在所述源极区之上形成源极接触部；
在所述衬底中形成与所述源极区相邻的竖直开口，其中，所述竖直开口向下到达隐埋氧化物层，并且所述深阱与所述隐埋氧化物层之间包括具有所述第一掺杂类型的所述衬底的一部分；
用电介质内衬给所述开口作衬里；
用导电材料填充所述开口以形成穿硅过孔；以及
在所述过孔之上形成栅极接触部，
其中，所述深阱延伸到所述过孔，所述方法进一步包括在所述源极区与所述深阱之间形成硅结区，所述硅结区从所述源极区穿过所述衬底向下延伸到所述深阱。
11.根据权利要求10所述的方法，其中，所述源极区围绕所述过孔，并且所述漏极区围绕所述源极区。
12.根据权利要求11所述的方法，其中，所述电介质内衬、所述源极区和所述漏极区是同心的。
13.根据权利要求12所述的方法，其中，所述隔离层形成为位于所述源极区与所述漏极区之间的且与所述电介质内衬同心的浅沟槽隔离区。
14.一种计算***，包括：
***板；
连接到所述***板的存储器；以及
通过所述***板耦合到所述存储器的处理器，所述处理器在具有第一掺杂类型的材料为硅的衬底上形成并具有多个晶体管，至少一个晶体管具有：所述衬底中的过孔，所述过孔被填充有导电材料并具有电介质内衬，并且所述过孔向下到达隐埋氧化物层；耦合到所述过孔的深阱，其中，所述深阱形成在所述衬底中并且具有与所述第一掺杂类型相反的第二掺杂类型，并且其中，所述深阱与所述隐埋氧化物层之间包括具有所述第一掺杂类型的所述衬底的一部分；耦合到所述深阱的、具有漏极接触部的漏极区，其中，所述漏极区通过从所述漏极区延伸到所述深阱的阱耦合到所述深阱；位于所述漏极区与所述过孔之间的、具有源极接触部的源极区；位于所述源极区与所述深阱之间的硅结区，所述硅结区从所述源极区穿过所述衬底向下延伸到所述深阱；以及位于所述过孔之上的栅极接触部。
15.根据权利要求14所述的***，其中，所述硅结区是渐变掺杂的。
16.根据权利要求14所述的***，其中，所述源极区围绕所述过孔，并且所述漏极区围绕所述源极区，并且其中，所述电介质内衬、所述源极区和所述漏极区是同心的。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3671859A1 (en) * 2018-12-20 2020-06-24 IMEC vzw A vertical isolated gate field effect transistor integrated in a semiconductor chip
CN113851543A (zh) * 2021-08-20 2021-12-28 杭州电子科技大学 一种基于soi和tsv技术的新型垂直mosfet结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101290936A (zh) * 2007-04-17 2008-10-22 东部高科股份有限公司 半导体器件及其制造方法
CN101840935A (zh) * 2010-05-17 2010-09-22 电子科技大学 Soi横向mosfet器件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3395603B2 (ja) * 1997-09-26 2003-04-14 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
JP2000323706A (ja) * 1999-05-06 2000-11-24 Nissan Motor Co Ltd 半導体装置及びその製造方法
US6388305B1 (en) 1999-12-17 2002-05-14 International Business Machines Corporation Electrically programmable antifuses and methods for forming the same
JP3976462B2 (ja) * 2000-01-26 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6472848B2 (en) 2001-01-18 2002-10-29 Hewlett-Packard Company Reducing battery discharge current by throttling CPU power
US20050184326A1 (en) * 2004-02-24 2005-08-25 Chun-Wen Cheng Deep-trench 1t-sram with buried out diffusion well merged with an ion implantation well
JP2008135474A (ja) * 2006-11-27 2008-06-12 Rohm Co Ltd 半導体装置
KR100790257B1 (ko) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100853799B1 (ko) * 2007-07-25 2008-08-25 주식회사 동부하이텍 트렌치 게이트 반도체 소자 및 그의 제조 방법
US7550803B1 (en) * 2008-04-15 2009-06-23 United Microelectronics Corp. Vertical double-diffusion metal-oxide-semiconductor transistor device
US20100224965A1 (en) 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
US8497564B2 (en) 2009-08-13 2013-07-30 Broadcom Corporation Method for fabricating a decoupling composite capacitor in a wafer and related structure
US8823090B2 (en) * 2011-02-17 2014-09-02 International Business Machines Corporation Field-effect transistor and method of creating same
SE536530C2 (sv) 2011-04-21 2014-02-04 Silex Microsystems Ab Startsubstrat för halvledarteknologi med substratgenomgåendekopplingar och en metod för tillverkning därav
JP5852913B2 (ja) * 2012-03-27 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US8907410B2 (en) 2013-04-25 2014-12-09 International Business Machines Corporation TSV structure with a built-in U-shaped FET transistor for improved characterization
US9123802B2 (en) * 2013-10-03 2015-09-01 Texas Instruments Incorporated Vertical trench MOSFET device in integrated power technologies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101290936A (zh) * 2007-04-17 2008-10-22 东部高科股份有限公司 半导体器件及其制造方法
CN101840935A (zh) * 2010-05-17 2010-09-22 电子科技大学 Soi横向mosfet器件

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