JP4623656B2 - 縦型ゲート半導体装置およびその製造方法 - Google Patents

Description

本発明は、縦型ゲート電極を有する半導体装置およびその製造方法に関するものである。

近年、エレクトロニクス機器における低消費電力化、高機能化および高速化に伴って、該機器に付随する半導体装置にも低消費電力化又は高速化等が要求されてきている。これらの要求に対応するために、エレクトロニクス機器のＤＣ−ＤＣコンバータに一般的に用いられている半導体装置にも、トランジスタのオン抵抗が小さいという特性が要求されている。トランジスタのオン抵抗を小さくするための方法の１つとして、単位面積当たりに配置するトランジスタの密度を大きくするという方法がある。

具体的には、半導体装置のゲート電極を縦方向（基板主面に対して垂直な方向）に配置する方法がある。この方法を適用した半導体装置として、縦型ゲート半導体装置がある。縦型ゲート半導体装置においては、ゲート電極が縦方向に配置されていると共に、該ゲート電極の上部と対向するようにソース領域が形成されている。また、ゲート電極の底部と対向するようにドレイン領域が形成されている。

ところで、縦型ゲート半導体装置においては、ゲート電極が縦方向に配置されるため、該縦型ゲート電極の最上面と、ソース領域が存在するシリコン領域表面とがほぼ同一平面上に存在する。このため、ソース領域及びボディーコンタクト領域に共通電極を接続する際に、縦型ゲート電極の上部を例えば凸形状の絶縁膜により被覆し、それによってソース領域又はボディーコンタクト領域と縦型ゲート電極との導通を防止しなければならないという課題がある。

このような課題を解決する先行技術として、例えば特許文献１に記載された技術がある。これは、互いに並行して配置された複数の縦型ゲート半導体装置において、各縦型ゲート電極の最上面を、ソース領域が存在するシリコン領域表面よりも後退させると共に縦型ゲート電極上の凹部に絶縁膜を充填することによって、前記課題を解決するものである。

以下、特許文献１および特許文献２に記載された従来の縦型ゲート半導体装置について、図面を参照しながら説明する。

図１（ａ）は、従来の縦型ゲート半導体装置、具体的にはＮチャンネル縦型ゲートＤＭＯＳ（Double Diffused Metal Oxide Semiconductor ）トランジスタの断面構成を示す図である。

図１（ａ）に示すように、Ｎ型（第１導電型）の不純物がドープされたＮ⁺ 型半導体基板であるシリコン基板１８００の上に、エピタキシャル成長法によってエピタキシャル層１８１０が形成されている。エピタキシャル層１８１０は、Ｎ型ドレイン領域１８１１と、ドレイン領域１８１１上に形成されたＰ型ボディー領域１８１２と、ボディー領域１８１２上に形成されたＮ⁺ 型ソース領域１８１３と、ソース領域１８１３と隣接するように形成され且つボディー領域１８１２よりも不純物濃度が高いＰ⁺ 型ボディーコンタクト領域１８１４とから構成されている。エピタキシャル層１８１０には、ソース領域１８１３及びボディー領域１８１２を貫通し且つドレイン領域１８１１の上部に達するトレンチが設けられていると共に、該トレンチの内部には縦型ゲート電極１８２０が埋め込まれている。縦型ゲート電極１８２０の最上面は、ソース領域１８１３の存在するエピタキシャル層１８１０の表面よりも下にある。また、前記トレンチの内部における縦型ゲート電極１８２０の上側には絶縁膜１８３０が充填されている。また、ドレイン領域１８１１及びボディー領域１８１２のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型ゲート電極１８２０との間には、ゲート絶縁膜となる絶縁物質１８４０が介在している。また、エピタキシャル層１８１０の上には、ソース領域１８１３及びボディーコンタクト領域１８１４に共通接続される共通電極１８５０が設けられている。

図１（ｂ）は、図１（ａ）に示すＭＯＳＦＥＴを１つのセル（１単位）として該ＭＯＳＦＥＴがアレイ状に配置されてなるＭＯＳＦＥＴｓアレイの平面構成を示す図である。尚、図１（ａ）は、図１（ｂ）のＡ−Ａ’線の断面図である。また、図１（ｂ）においては、縦型ゲート電極１８２０、ソース領域１８１３及びボディーコンタクト領域１８１４以外の部材の図示を省略している。

以上のように、図１（ａ）及び（ｂ）に示す従来の縦型ゲート半導体装置のエピタキシャル層（半導体層）１８１０は、Ｎ型ドレイン領域１８１１と、ドレイン領域１８１１上に形成されたＰ型ボディー領域１８１２と、ボディー領域１８１２上に互いに隣接するように形成されたＮ⁺ 型ソース領域１８１３及びＰ⁺ 型ボディーコンタクト領域１８１４とを有する。また、ソース領域１８１３及びボディーコンタクト領域１８１４のそれぞれの表面は半導体層１８１０の表面となっている。また、縦型ゲート電極１８２０の上部はソース領域１８１３と対向していると共に、縦型ゲート電極１８２０の底部はドレイン領域１８１１と対向している。

以上のような構成を有する縦型ゲート半導体装置においては、絶縁膜１８３０が、ソース領域１８１３又はボディーコンタクト領域１８１４と縦型ゲート電極１８２０との導通を防止するので、ソース領域１８１３とボディーコンタクト領域１８１４とに共通電極を接続する際に行なわれていた、絶縁膜による縦型ゲート電極１８２０の上面の被覆工程を省略することができる。

また、絶縁膜１８３０の最上面と、ソース領域１８１３の存在するシリコン領域（半導体層１８１０）表面とは実質的に同一平面上に存在するため、後のマスク工程を平坦な表面上で実施することができるので、縦型ゲート半導体装置の製造を容易化することができる。

図２（ａ）及び（ｂ）は、特許文献１に記載された、他の従来の縦型ゲート半導体装置、具体的にはＮチャンネル縦型ゲートＤＭＯＳトランジスタの断面構成を示す図である。尚、図２（ａ）は、ＭＯＳトランジスタとして機能する第１領域を示す断面図であり、図２（ｂ）は、該トランジスタのボディー領域との電気的コンタクトを取るための第２領域を示す断面図である。

図２（ａ）に示すように、第１領域においては、Ｎ型（第１導電型）の不純物がドープされたＮ⁺ 型半導体基板であるシリコン基板２８００の上に、Ｎ型ドレイン領域２８１１が形成されている。ドレイン領域２８１１の上にはＰ型ボディー領域２８１２が形成されていると共に、ボディー領域２８１２上にはＮ⁺ 型ソース領域２８１３が形成されている。ソース領域２８１３及びボディー領域２８１２にはドレイン領域２８１１の上部に達するトレンチが設けられていると共に、該トレンチの内部には縦型ゲート電極２８２０が埋め込まれている。縦型ゲート電極２８２０の最上面は、ソース領域２８１３の存在する半導体層の表面よりも下に位置する。また、前記トレンチの内部における縦型ゲート電極２８２０の上側には絶縁膜２８３０が充填されている。また、ドレイン領域２８１１及びボディー領域２８１２のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型ゲート電極２８２０との間には、ゲート絶縁膜となる絶縁物質２８４０が介在している。また、ソース領域２８１３の上には、ソース領域２８１３に接続される共通電極２８５０が設けられている。

一方、図２（ｂ）に示すように、第２領域は、図２（ａ）に示すソース領域２８１３に代えてＰ⁺ 型ボディーコンタクト領域２８１４が設けられていることを除けば、第１領域と同様の断面構成を有する。

図２（ｃ）は、図２（ａ）に示す第１領域と、図２（ｂ）に示す第２領域とが、縦型ゲート電極２８２０つまりゲートトレンチが延びる方向に沿ってストライプ状に交互に配列されてなるＭＯＳＦＥＴｓアレイの平面構成を示す図である。尚、図２（ｃ）においては、縦型ゲート電極２８２０、ソース領域２８１３及びボディーコンタクト領域２８１４以外の部材の図示を省略している。

図２（ｃ）に示すように、各ゲート電極２８２０（つまり各ゲートトレンチ）に沿って、ソース領域２８１３及びボディーコンタクト領域２８１４を交互に配置することによって、ストライプ状の複数のアレイが構成されている。また、各アレイはゲートトレンチに隣接して配置されていると共に、ゲートトレンチによって他のアレイから分離されている。また、図２（ｃ）に示すように、ゲートトレンチの横に配置されているアレイの縦寸法（ゲートトレンチの延びる方向における寸法）については、ソース領域２８１３が相対的に長い寸法を持ち、ボディーコンタクト領域２８１４が相対的に短い寸法を持つ。すなわち、トランジスタとして機能する第１領域の方が、ボディーコンタクトとして機能する第２領域よりも広い面積を持つ。

図２（ａ）〜（ｃ）に示す、ストライプ状のレイアウトを持つ、他の従来の縦型ゲート半導体装置においては、図１（ａ）及び（ｂ）に示す、セル状のレイアウトを持つ従来のＭＯＳＦＥＴｓアレイと比べて、ゲートトレンチのピッチをより狭くすることができる。

尚、セル状のレイアウトを持つ従来のＭＯＳＦＥＴｓアレイにおいて、ソース領域と電極（共通電極）との接触面積を確保すべく、ゲートトレンチ内においてゲート電極上に形成される絶縁膜の最上面を、ソース領域が存在する半導体層の表面よりも下にする技術が例えば特許文献３又は特許文献４に開示されている。この技術によれば、ソース領域と共通電極とを、ゲートトレンチ壁面及び前記半導体層表面のそれぞれの一部分において接触させることができる。
特開２０００−２５２４６８号公報 特許第２６６２２１７号公報 特開２００１−０８５６８５号公報 特開平１１−１０３０５２号公報

しかしながら、前述のセル状レイアウトを持つ従来の縦型ゲート半導体装置においては、微細化に対応すべく装置の小型化を図ろうとした場合、ソース領域のコンタクト抵抗が増大するという問題が生じる。すなわち、縦型ゲート半導体装置の小型化に伴って、隣接するトレンチゲート電極間の間隔が狭くなると、それに従ってソース領域も狭くなる。例えば、幅０．２５μｍの縦型ゲート電極が０．２５μｍの間隔で並んでいる縦型ゲート半導体装置において、縦型ゲート電極間の間隔を０．１μｍ短くしようとした場合、ポリシリコンの抵抗を考慮に入れると縦型ゲート電極の幅を狭めることができないので、必然的に縦型ゲート電極間の間隔を０．１５μｍまで狭くしなければならず、この間隔に形成されるソース領域は非常に小さくなってしまう。このため、共通電極とソース領域との接触面積が小さくなるので、ソース領域のコンタクト抵抗が増大してしまう。

尚、ボディーコンタクト領域の配置面積とソース領域の配置面積とは互いにトレードオフの関係にあるため、共通電極とボディーコンタクト領域との接触面積を小さくすることによって、共通電極とソース領域との接触面積を大きくすることができる。しかし、共通電極とボディーコンタクト領域との接触面積が小さくなると、ボディー領域を十分に接地できなくなる結果、寄生バイポーラトランジスタが動作しやすくなるという新たな問題が生じる。

一方、前述のストライプ状レイアウトを持つ従来の縦型ゲート半導体装置においても、微細化に対応すべく装置の小型化を図ろうとした場合には、隣接するトレンチゲート電極間の間隔が狭くなるため、それに従ってソース領域も狭くなる。このため、共通電極とソース領域との接触面積が小さくなるので、ソース領域のコンタクト抵抗が増大してしまうという問題を回避することができない。

そこで、本発明は、かかる問題点に鑑み、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置およびその製造方法を提供することを目的とする。

前記の目的を達成するために、本発明に係る第１の縦型ゲート半導体装置は、ドレイン領域と、ドレイン領域の上側に形成された第１のボディー領域と、第１のボディ領域における一部の上側に形成された第２のボディ領域と、第１のボディ領域における他部の上側に形成された第１のソース領域と、第２のボディ領域の上側に形成され、第１のソース領域と電気的に接続される第２のソース領域と、第１のソース領域、第２のソース領域、第１のボディ領域および第２のボディ領域に形成されたトレンチと、トレンチ内に形成されたゲートとを備え、第２のソース領域は第１のソース領域の電気的コンタクトとして機能し、第２のボディ領域は、第１のボディ領域の電気的コンタクトとして機能し、トレンチの壁面のうちの上縁部は丸まった形状を有する。なお、「トレンチの壁面のうちの上縁部は丸まった形状を有する」とは、トレンチの上縁部が、深さが深くなるにしたがって幅が狭くなるテーパー形状を有しているともいえる。

第１の縦型ゲート半導体装置によると、第２のボディー領域の上側に第２のソース領域が形成されている。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

第１の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部には、第１のソース領域及び第２のソース領域が露出し、トレンチの壁面のうちの上縁部に露出する第１のソース領域及び第２のソース領域が丸まった形状を有していてもよい。この場合には、トレンチの壁面のうちの上縁部に露出する第１のソース領域および第２のソース領域と、その上に形成される導体膜等との間のコンタクト抵抗を低減することができる。

第１の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部から、第１のソース領域及び第２のソース領域の上面に亘る部分が、全体的に丸みを帯びていてもよい。つまり、トレンチ間ピッチの短い縦型ゲート半導体装置においては、トレンチの壁面のうちの上縁部が丸みを帯びると、２つのトレンチの間における半導体層の上面全体が丸みを帯びた形状となる。

第１の縦型ゲート半導体装置において、第２のソース領域の厚さは第１のソース領域の厚さよりも小さいことが好ましい。

このようにすると、トレンチの深さが均一である場合にも、トレンチ壁面においてソース領域及びボディー領域のそれぞれとの電気的コンタクトを確実に取ることができる。

第１の縦型ゲート半導体装置において、第２のソース領域は第２のボディー領域の全面を被覆していることが好ましい。

このようにすると、トレンチ上部に凹部が残るようにゲートを形成することによって、該凹部の壁面でソース領域との電気的コンタクトを取ることができる。

第１の縦型ゲート半導体装置において、第２のボディー領域の上部における不純物濃度は、第２のボディー領域の下部における不純物濃度よりも高いことが好ましい。

このようにすると、第２のボディー領域との電気的コンタクトをより確実に取ることができる。

第１の縦型ゲート半導体装置において、ゲート領域が、トレンチの上部に凹部が残るように形成されており、第２のボディー領域は凹部の壁面に露出していることが好ましい。

このようにすると、第１のソース領域及び第２のソース領域との電気的コンタクトを取ることができることに加えて、第２のボディー領域との電気的コンタクトを第１のソース領域及び第２のソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

第１の縦型ゲート半導体装置において、ゲート領域が、トレンチの上部に凹部が残るように形成されており、第１のソース領域及び第２のソース領域のそれぞれは凹部の壁面に露出し、且つ該各露出部分及び各ソース領域の上面において電気的コンタクトが取られることが好ましい。

このようにすると、共通電極とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。

第２のボディー領域がゲートトレンチ上の凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られる場合、第２のボディー領域は、その上部に相対的に不純物濃度が高い高濃度領域を有し、高濃度領域は凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られていてもよい。或いは、第２のソース領域及び第２のボディー領域のそれぞれは凹部の壁面に露出し、且つ該各露出部分において電気的コンタクトが取られていてもよい。或いは、第２のソース領域の上側における領域から、絶縁膜を介してゲート領域の上側における領域にまで亘って設けられた他の電極をさらに備え、他の電極は、凹部の壁面において第２のソース領域及び２のボディー領域と接していてもよい。

本発明に係る第２の縦型ゲート半導体装置は、ドレイン領域と、ドレイン領域の上側に形成された第１のボディー領域と、第１のボディ領域における一部の上側に形成された第２のボディ領域と、第１のボディ領域における他部の上側に形成された第１のソース領域と、第２のボディ領域の上側に形成され、第１のソース領域と電気的に接続される第２のソース領域と、第１のソース領域および第１のボディ領域に形成されたトレンチと、トレンチ内に形成されたゲートとを備え、第２のソース領域は第１のソース領域の電気的コンタクトとして機能し、第２のボディ領域は、第１のボディ領域の電気的コンタクトとして機能し、トレンチの壁面のうちの上縁部は丸まった形状を有し、ゲート領域が、トレンチの上部に凹部が残るように形成されており、第２のボディー領域は凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られる。

第２の縦型ゲート半導体装置によると、第２のボディー領域との電気的コンタクトを、トレンチ内におけるゲート上の凹部の壁面で取ることができるため、共通電極とボディー領域との接触面積を確保することができる。このため、トランジスタ動作時にボディー領域内に電圧差が発生することを抑えることができるので、寄生バイポーラトランジスタが動作することを防止することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

第２の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部には、第１のソース領域及び第２のソース領域が露出し、トレンチの壁面のうちの上縁部に露出する第１のソース領域及び第２のソース領域が丸まった形状を有していてもよい。この場合には、トレンチの壁面のうちの上縁部に露出する第１のソース領域および第２のソース領域と、その上に形成される導体膜等との間のコンタクト抵抗を低減することができる。

第２の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部から、第１のソース領域及び第２のソース領域の上面に亘る部分が、全体的に丸みを帯びていてもよい。つまり、トレンチ間ピッチの短い縦型ゲート半導体装置においては、トレンチの壁面のうちの上縁部が丸みを帯びると、２つのトレンチの間における半導体層の上面全体が丸みを帯びた形状となる。

第２の縦型ゲート半導体装置において、第１のソース領域および第２のソース領域の上側の領域から、絶縁膜を介してゲート領域の上側の領域にまで亘って設けられた他の電極とをさらに備え、他の電極は、凹部の壁面において第２のソース領域及び第２のボディー領域と接していることが好ましい。

このようにすると、第２のソース領域および第２のボディ領域のそれぞれを確実に電極に共通接続することができる。すなわち、第１のソース領域及び第２のソース領域の両方でソース領域との電気的コンタクトを取ることができることに加えて、第２のボディー領域との電気的コンタクトをソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

また、この場合、他の電極は、第１のソース領域及び第２のソース領域のそれぞれと電気的に接続されていることが好ましい。この場合には、第１のソース領域及び第２のソース領域の両方においてソース領域との電気的コンタクトを取ることができる。

第２の縦型ゲート半導体装置において、第２のソース領域は、第１のソース領域よりも薄いことが好ましい。

このようにすると、ゲートトレンチの深さが均一である場合にも、ソース領域及びボディー領域のそれぞれとの電気的コンタクトを確実に取ることができる。

第２の縦型ゲート半導体装置において、第２のボディー領域は、下部と、下部よりも不純物濃度の高い上部とを有し、上部は凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることが好ましい。

このようにすると、ボディー領域との電気的コンタクトをより確実に取ることができる。また、この場合、凹部には、ゲートとの間に絶縁層を挟んで他の電極が形成されており、他の電極は、凹部の壁面において高濃度領域と接していてもよい。

本発明に係る第１の縦型ゲート半導体装置の製造方法は、トランジスタとして機能する第１領域と、トランジスタのボディー領域との電気的コンタクトとして機能し、第１領域と隣接して配置される第２領域とを有する縦型トレンチゲート半導体装置の製造方法であって、第１領域に第１のドレイン領域を、第２領域に第２のドレイン領域を、第１のドレイン領域の上側に第１のボディ領域を、第２のドレイン領域の上側に第２のボディ領域を形成する第１の工程と、第１のボディー領域および第２のボディ領域にトレンチを形成する第２の工程と、第１のボディ領域の上側に、第１のソース領域を形成する第３の工程と、第２のボディ領域の上側に、第２のソース領域を形成する第４の工程と、第２の工程の後に、トレンチの上部に凹部が残るようにトレンチ内にゲートを形成する第５の工程と、第５の工程の後に、凹部を埋める絶縁膜を形成する第６の工程と、第６の工程の後に、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸める第７の工程とを備え、第１のソース領域と第２のソース領域とは互いに電気的に接続するように形成される。

第１の縦型ゲート半導体装置の製造方法によると、ボディー領域との電気的コンタクトを取るための第２領域において、第２のボディー領域の上側に第２のソース領域を形成する。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、第１の縦型ゲート半導体装置の製造方法によると、トレンチ形成（第２の工程）よりも後に各ソース領域の形成（第３及び第４の工程）を行なうことによって、ソース領域形成後の熱処理を低減できる。このため、ソース領域における不純物拡散の制御が可能となり、その結果、デバイス寸法の制御を確実に行なうことができる。

また、第７の工程において、凹部の壁面のうちの上縁部を丸めることにより、後の工程で、凹部の壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗およびオン抵抗の低い縦型ゲート半導体装置を形成することができる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流の発生しにくい縦型ゲート半導体装置を形成することができる。

第１の縦型ゲート半導体装置の製造方法において、第７の工程では、ドライエッチングを行うことにより、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸めてもよい。

第１の縦型ゲート半導体装置の製造方法において、第７の工程では、凹部の壁面に露出する物質に対する絶縁膜の選択比が２以上５以下となる条件でドライエッチングを行ってもよい。この場合には、凹部の壁面のうちの上縁部をより確実に丸めることができる。

第１の縦型ゲート半導体装置の製造方法において、第４の工程は、半導体領域における第１のソース領域及び第２のソース領域のそれぞれとなる部分に不純物を同時に導入する工程を含むことが好ましい。

このようにすると、第２のソース領域の形成時に、半導体領域への不純物の導入を、例えば半導体領域の全面に対するイオン注入によって実施できるので、新たなリソグラフィ工程を追加することなく、第２のソース領域を形成することができる。

第１の縦型ゲート半導体装置の製造方法において、第２のソース領域は、第２のボディー領域の全面を被覆するように形成されることが好ましい。

このようにすると、トレンチ上部に凹部が残るようにゲートを形成することによって、第１領域及び第２領域の両方において該凹部の壁面でソース領域との電気的コンタクトを取ることができる。

第１の縦型ゲート半導体装置の製造方法において、第２のボディー領域の上部に、高濃度領域を形成する第８の工程をさらに備え、第８の工程では、第２のボディ領域の上部の不純物濃度を、第２のボディ領域の下部の不純物濃度よりも高くすることが好ましい。

このようにすると、ボディー領域との電気的コンタクトをより確実に取ることができる。

第１の縦型ゲート半導体装置の製造方法において、第７の工程よりも後に、絶縁膜の上に、第２のボディー領域と電気的に接続する他の電極を形成する工程を備えていることが好ましい。

このようにすると、第１領域及び第２領域の両方でソース領域との電気的コンタクトを取ることができることに加えて、第２領域でボディー領域との電気的コンタクトをソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

第１の縦型ゲート半導体装置の製造方法において、第７の工程よりも後に、絶縁膜の上に、第２のソース領域と電気的に接続する他の電極を形成する工程とを備えていることが好ましい。

このようにすると、共通電極（他の電極）とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。

第１の縦型ゲート半導体装置の製造方法において、第５の工程では、凹部の壁面に第２のボディ領域及び第２のソース領域が露出させて、第７の工程の後に、絶縁膜の上に、第２のボディー領域及び第２のソース領域のそれぞれと電気的に接続する他の電極を形成する工程を備えていることが好ましい。

このようにすると、第１領域及び第２領域の両方でソース領域との電気的コンタクトを取ることができることに加えて、第２領域でボディー領域との電気的コンタクトをソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。また、共通電極（他の電極）とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。

本発明に係る第２の縦型ゲート半導体装置の製造方法は、トランジスタとして機能する第１領域と、トランジスタのボディー領域との電気的コンタクトとして機能し、第１領域と隣接して配置される第２領域とを有する縦型トレンチゲート半導体装置の製造方法であって、第１領域に第１のドレイン領域を、第２領域に第２のドレイン領域を、第１のドレイン領域の上側に第１のボディ領域を、第２のドレイン領域の上側に第２のボディ領域を形成する第１の工程と、第１のボディ領域及び第２のボディ領域にトレンチを形成する第２の工程と、トレンチの上部に凹部が残ると共に該凹部の壁面に第２のボディー領域が露出するようにトレンチ内にゲートを形成する第３の工程と、凹部に、第２のボディー領域と電気的に接続する他の電極を形成する第４の工程と、第２の工程の後に、トレンチの上部に凹部が残るようにトレンチ内にゲートを形成する第５の工程と、第５の工程の後に、凹部を埋める絶縁膜を形成する第６の工程と、第６の工程の後に、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸める第７の工程とを備えている。

第２の縦型ゲート半導体装置の製造方法によると、第２領域のボディー領域との電気的コンタクトを、トレンチ内におけるゲート上の凹部の壁面で取ることができるため、共通電極（他の電極）とボディー領域との接触面積を確保することができる。このため、トランジスタ動作時にボディー領域内に電圧差が発生することを抑えることができるので、寄生バイポーラトランジスタが動作することを防止することができる。

第２の縦型ゲート半導体装置の製造方法において、第７の工程では、ドライエッチングを行うことにより、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸めてもよい。

第２の縦型ゲート半導体装置の製造方法において、第７の工程では、凹部の壁面に露出する物質に対する絶縁膜の選択比が２以上５以下となる条件でドライエッチングを行うことが好ましい。

第２の縦型ゲート半導体装置の製造方法において、第２のボディー領域の上部に、高濃度領域を形成する第８の工程をさらに備え、第８の工程では、第２のボディ領域の上部の不純物濃度を、第２のボディ領域の下部の不純物濃度よりも高くすることが好ましい。

このようにすると、ボディー領域との電気的コンタクトをより確実に取ることができる。尚、この場合、上部は凹部の壁面に露出する。

トレンチの幅は０．３μｍ以下であり、トレンチのアスペクト比は３以上であることが好ましい。

また、トレンチの数は４００以上であってもよい。

本発明の第３の縦型ゲート半導体装置は、ドレイン領域となる第１導電型の第１の半導体層と、第１の半導体層の上に形成され、ボディー領域となる第２導電型の第２の半導体層と、第２の半導体層の上に形成され、ソース領域となる第１導電型の第３の半導体層と、第２の半導体層及び第３の半導体層に形成されたトレンチと、トレンチ内に形成されたゲートと、第３の半導体層の上に形成された電極とを備え、ゲートが延びる方向に沿って設けられている第３の半導体層の一部分には、第３の半導体層の表面までは達しておらず且つトレンチの壁面に露出する第２導電型の第４の半導体層が形成されており、第４の半導体層は、ゲートとは電気的に分離されていると共にトレンチの上部で電極と電気的に接続され、トレンチの壁面のうちの上縁部は丸まった形状を有する。

第３の縦型ゲート半導体装置によると、第１導電型の第３の半導体層の一部に第２導電型の第４の半導体層（第２のボディ領域）が形成されている。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、第３の領域とのコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

本発明の第４の縦型ゲート半導体装置は、ドレイン領域となる第１導電型の第１の半導体層と、第１の半導体層の上に形成されたボディー領域である第２導電型の第２の半導体層と、第２の半導体層の上に形成されたソース領域である第１導電型の第３の半導体層と、第２の半導体層及び第３の半導体層に形成されたトレンチと、トレンチに形成されたゲートと、トレンチ内におけるゲート上に形成された絶縁膜と、第３の半導体層の上及び絶縁膜の上に形成された電極とを備え、ゲートが延びる方向に沿って設けられている第３の半導体層の一部分には、第３の半導体層の表面までは達しておらず且つトレンチの壁面に露出する第２導電型の第４の半導体層が形成されており、第４の半導体層は、トレンチの上部で電極と電気的に接続され、トレンチの壁面のうちの上縁部は丸まった形状を有する。

第４の縦型ゲート半導体装置によると、第１導電型の第３の半導体層の一部に第２導電型の第４の半導体層（第２のボディ領域）が形成されている。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、第３の領域とのコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部の上に導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

第３および第４の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部には第３の半導体層が露出し、トレンチの上縁部に露出する３の半導体層が丸まった形状を有していてもよい。この場合には、トレンチの壁面のうちの上縁部に露出する第３の半導体層と、その上に形成される導体膜等との間のコンタクト抵抗を低減することができる。

第３および第４の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部から、第３の半導体層の上面に亘る部分が、全体的に丸みを帯びていてもよい。つまり、トレンチ間ピッチの短い縦型ゲート半導体装置においては、トレンチの壁面のうちの上縁部が丸みを帯びると、２つのトレンチの間における半導体層の上面全体が丸みを帯びた形状となる。

第３および第４の縦型ゲート半導体装置において、第３の半導体層には、トレンチが延在する方向に沿って第４の半導体層が周期的に形成されていてもよい。

第３および第４の縦型ゲート半導体装置において、トレンチは複数個形成されており、各トレンチの幅は０．３μｍ以下であり、各トレンチ間のピッチは０．３μｍ以下であってもよい。

第３および第４の縦型ゲート半導体装置において、各トレンチのアスペクト比は３以上であってもよい。

以上のように、本発明によると、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る縦型ゲート半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態の縦型ゲート半導体装置は、ソース領域のコンタクト抵抗を増大させることなく、装置の小型化を図ることができるようにすることを目的とするものである。

図３は、本実施形態の縦型ゲート半導体装置の鳥瞰図（3-dimensional view）である。図３に示すように、本実施形態の縦型ゲート半導体装置においては、第１導電型の半導体基板である例えばＮ⁺ 型シリコン基板１００の上に、例えばエピタキシャル成長法によって半導体層１１０が形成されている。半導体層１１０には、ストライプ状に延びる複数のトレンチが設けられており、該各トレンチの内部にはそれぞれ縦型ゲート電極１２０が埋め込まれている。また、各トレンチ内における縦型ゲート電極１２０の上には埋め込み絶縁膜１３０が形成されている。ここで、埋め込み絶縁膜１３０の最上面は半導体層１１０の表面よりも下側に位置する。また、縦型ゲート電極１２０（具体的にはその側面及び下面）と半導体層１１０との間には、ゲート絶縁膜となる絶縁物質１４０が介在している。尚、本実施形態では、縦型ゲート電極１２０が埋め込まれる各トレンチの幅は全て同じ０．２５μｍ程度であり、各トレンチ間のピッチも０．２５μｍ程度である。また、各トレンチの深さは全て同じ１．２５μｍ程度である。すなわち、各トレンチのアスペクト比は５程度である。ここで、トレンチの深さとは、後述するソース領域１１３の表面からトレンチの底部までの深さである。また、本実施形態では、トレンチの数は１５００個程度である。すなわち、１５００個程度のトレンチが互いに平行に並んでいると共に、後述する第１領域１１及び第２領域１２（図４（ｃ）参照）を連続的に横断して延びている。また、図示は省略しているが、各トレンチにおける埋め込み絶縁膜１３０上の凹部を含む、半導体層１１０の上には、バリアメタル膜１６０及びアルミニウム膜１５０の積層構造を持つ共通電極（金属配線）１７０が形成されている（図４（ａ）及び（ｂ）参照）。

図３に示すように、半導体層１１０は、ストライプ状のゲートトレンチの幅方向（図３ではｘ方向）と直交するトレンチの長さ方向（図３ではｙ方向）において周期的に変化する構造を有している。具体的には、トレンチの長さ方向つまりｙ方向において、半導体層１１０は、トランジスタとして機能する第１領域１１と、該トランジスタのボディー領域との電気的コンタクトを取るための第２領域１２とが交互に並んだ構造を有している（図４（ｃ）参照）。言い換えると、半導体層１１０においては、ｙ方向の所定の位置を境にして第１領域１１から第２領域１２に変化する。

図４（ａ）は、図３のａ−ａ’線における第１領域１１の断面図であり、図４（ｂ）は、図３のｂ−ｂ’線における第２領域１２の断面図である。また、図４（ｃ）は、本実施形態の縦型ゲート半導体装置の平面構成を示す模式図であり、図５は、図４（ｃ）のｃ−ｃ’線の断面図である。尚、図４（ａ）は図４（ｃ）のａ−ａ’線の断面図でもあり、図４（ｂ）は図４（ｃ）のｂ−ｂ’線の断面図でもある。

図４（ａ）及び（ｂ）に示すように、第１領域１１及び第２領域１２のいずれにおいても、半導体層１１０は、第１導電型（例えばＮ型）の半導体層であるドレイン領域１１１と、ドレイン領域１１１上に形成され且つゲートトレンチが貫通した第２導電型（第１導電型の反対極性：例えばＰ型）の半導体層であるボディー領域１１２とを有している。すなわち、ドレイン領域１１１及びボディー領域１１２は、第１領域１１及び第２領域１２を含む半導体層１１０の全体に延在している。

尚、本実施形態の縦型ゲート半導体装置において、第１領域１１及び第２領域１２のそれぞれの配置面積の割合は、該縦型ゲート半導体装置のトランジスタに流すことができる許容電流値により決定される。具体的には、図５に示すように、第１領域１１及び第２領域１２のそれぞれの配置面積の割合（本実施形態ではｙ方向の長さの比）ｌ：ｍは、低電流動作のトランジスタから構成されるデバイスの場合には５：１程度に設定され、高電流動作のトランジスタから構成されるデバイスの場合には３：１程度に設定される。従って、ゲートトレンチの長さがｙ方向に６μｍ程度であって、低電流動作のトランジスタからデバイスが構成される場合には、ｙ方向にｌ＝５μｍ程度の長さを持つ第１領域１１と、ｙ方向にｍ＝１μｍ程度の長さを持つ第２領域１２とが形成される。

ここで、図４（ａ）に示すように、第１領域１１の半導体層１１０は、ボディー領域１１２上に、第１導電型（例えばＮ⁺ 型）の半導体層であるソース領域１１３Ａを有している。

それに対して、本実施形態の特徴として、図４（ｂ）に示すように、第２領域１２の半導体層１１０は、ボディー領域１１２上に、第２導電型（例えばＰ⁺ 型）のボディーコンタクト領域１１４及び第１導電型（例えばＮ⁺ 型）のソース領域１１３Ｂを有している。ソース領域１１３Ｂは、ボディーコンタクト領域１１４の上面全体を覆うように形成されていると共に、第１領域１１のソース領域１１３Ａと電気的に接続する。また、ソース領域１１３Ｂの厚さはソース領域１１３Ａの厚さよりも小さい。尚、ボディーコンタクト領域１１４の不純物濃度は、ボディー領域１１２の不純物濃度よりも高い。

すなわち、第１領域１１の半導体層１１０は、ボディー領域１１２上にソース領域１１３Ａが形成され且つソース領域１１３Ａの表面が半導体層１１０の主面となる構造を有する。一方、第２領域１２の半導体層１１０は、ボディー領域１１２上にボディーコンタクト領域１１４が形成され、ボディーコンタクト領域１１４上にソース領域１１３Ｂが形成され、且つソース領域１１３Ｂの表面が半導体層１１０の主面となる構造を有する。

図６（ａ）は、本実施形態の縦型ゲート半導体装置における、トランジスタとして機能する第１領域１１の断面構成を模式的に示す図であり、図６（ｂ）は、本実施形態の縦型ゲート半導体装置における、ボディー領域との電気的コンタクトを取るための第２領域１２の断面構成を模式的に示す図である。尚、図６（ａ）及び（ｂ）において、図４（ａ）及び（ｂ）等と同一の構成要素には同一の符号を付すことにより詳しい説明を省略する。

本実施形態の縦型ゲート半導体装置を、Ｎチャンネル縦型ゲートＤＭＯＳトランジスタの場合を例として説明すると、図６（ａ）及び（ｂ）に示すように、本実施形態の縦型ゲート半導体装置は、Ｎ型（第１導電型）の不純物がドープされたＮ⁺ 型半導体基板であるシリコン基板１００と、シリコン基板１００上に形成されたＮ型ドレイン領域１１１及びＰ型（第２導電型）ボディー領域１１２を有する半導体層１１０と、半導体層１１０に設けられたトレンチ（ゲートトレンチ）に絶縁物質１４０を介して埋め込まれた縦型ゲート電極１２０と、縦型ゲート電極１２０の上面を覆う埋め込み絶縁膜１３０と、配線材料となるアルミニウム膜１５０及びバリアメタル膜１６０の積層構造を持つ共通電極１７０とから構成される。

ここで、本実施形態の特徴として、第１領域１１においても第２領域１２においても、縦型ゲート電極１２０は、それを囲む埋め込み絶縁膜１３０及び絶縁物質１４０を含めて、ゲートトレンチの上部に凹部（ゲート上凹部）が残るように埋め込まれていると共に、ゲート上凹部を含む半導体層１１０の上には共通電極１７０が形成されている。尚、縦型ゲート電極１２０と共通電極１７０とは埋め込み絶縁膜１３０によって絶縁されている。

また、図６（ａ）に示すように、トランジスタとして機能する第１領域１１は、縦型ゲート電極１２０の上部と対向するようにボディー領域１１２の上に形成されたソース領域１１３Ａを有する。ソース領域１１３Ａは半導体層１１０の上部に設けられており、ソース領域１１３Ａの表面が半導体層１１０の表面となる。また、ソース領域１１３Ａの一部分はゲート上凹部の壁面に露出し、該露出部分１３とソース領域１１３Ａの上面１４とが共通電極１７０と接する。このような構造を持つ本実施形態のＮチャンネル縦型ゲートＤＭＯＳトランジスタにおいては、トランジスタとしての機能を実現するために、ソース領域１１３Ａとゲート電極１２０とが埋め込み絶縁膜１３０及び絶縁物質１４０によって電気的に絶縁されている。ここで、ソース電極（つまり共通電極１７０）とドレイン電極（図示省略）との間に高電圧を印加すると共に、ゲート電極１２０とソース領域１１３Ａとの間に閾値電圧以上の電圧を印加すると、図６（ａ）に示すように、ゲート絶縁膜となる絶縁物質１４０とＰ型ボディ−領域１１２との間の界面（ゲート電極１２０の両側の２つの界面）にｎ型の反転層（つまりチャネル層）が形成され、該反転層を通ってドレイン領域１１１からソース領域１１３Ａに電流１７が流れる。また、ゲート電極１２０に印加する電圧を閾値電圧よりも小さくすることによって、ボディ−領域１１２におけるｎ型の反転層がなくなって、縦型ゲートＤＭＯＳトランジスタのソース・ドレイン間がオフ状態となる。

また、図６（ｂ）に示すように、ボディー領域１１２との電気的コンタクトを取るための第２領域１２は、ボディー領域１１２の上に形成されたボディーコンタクト領域１１４と、ボディーコンタクト領域１１４の上に形成されたソース領域１１３Ｂを有する。すなわち、ソース領域１１３Ｂは半導体層１１０の最上部に設けられており、ソース領域１１３Ｂの表面が半導体層１１０の表面となると共に、このソース領域１１３Ｂによってボディーコンタクト領域１１４の上面が覆われている。尚、ボディー領域１１２とボディーコンタクト領域１１４とは接していると共に、ボディーコンタクト領域１１４とソース領域１１３Ｂとは接している。また、ソース領域１１３Ｂ及びボディーコンタクト領域１１４のそれぞれの一部分はゲート上凹部の壁面に露出し、該各露出部分１５及び１６とソース領域１１３Ｂの上面１４とが共通電極１７０と接する。すなわち、ボディーコンタクト領域１１４はゲート上凹部の壁面で共通電極１７０と接し、ソース領域１１３Ｂは、ゲート上凹部の壁面及び半導体層１１０の表面で共通電極１７０と接する。このように、共通電極１７０をソース領域１１３Ｂとボディーコンタクト領域１１４とに共通接続することによって、寄生バイポーラトランジスタがオン状態になることを防止することができる。具体的には、低電流動作のトランジスタから構成されるデバイスの場合において第１領域１１と第２領域１２との間の面積割合（ｌ：ｍ）が５：１の場合には、ゲート上凹部の壁面において例えば１００ｎｍ以上の高さに亘ってボディーコンタクト領域１１４が共通電極１７０と接するように設定する。

ここで、図３に示すように、トレンチの上縁部（上端部）を構成する半導体層１１０は丸みを帯びた形状を有している。より具体的には、図６（ａ）に示すように、第１の領域１１におけるトレンチの上縁部を構成するソース領域１１３Ａは丸みを帯びており、図６（ｂ）に示すように、第２の領域１２におけるトレンチの上縁部を構成するソース領域１１３Ｂも丸みを帯びている。

以下、以上に説明した本実施形態の縦型ゲート半導体装置（図３等参照）の製造方法について、Ｎチャンネル縦型ゲートＤＭＯＳトランジスタの製造方法を例として、図面を参照しながら説明する。

図７（ａ）〜（ｆ）、図８（ａ）〜（ｆ）、図９（ａ）〜（ｆ）、図１０（ａ）〜（ｆ）及び図１１（ａ）〜（ｆ）は、本実施形態の縦型ゲート半導体装置の製造方法の各工程を示す断面図である。尚、図７（ａ）、（ｃ）、（ｅ）、図８（ａ）、（ｃ）、（ｅ）、図９（ａ）、（ｃ）、（ｅ）、図１０（ａ）、（ｃ）、（ｅ）及び図１１（ａ）、（ｃ）、（ｅ）は、トランジスタとして機能する第１領域１１が形成される様子を示しており、図７（ｂ）、（ｄ）、（ｆ）、図８（ｂ）、（ｄ）、（ｆ）、図９（ｂ）、（ｄ）、（ｆ）、図１０（ｂ）、（ｄ）、（ｆ）及び図１１（ｂ）、（ｄ）、（ｆ）は、トランジスタのボディー領域との電気的コンタクトを取るための第２領域１２が形成される様子を示している。前述のように、第１領域１１及び第２領域１２はトレンチゲートが延びる方向に沿って交互に且つ互いに隣接するように配列されている。また、図７（ａ）〜（ｆ）、図８（ａ）〜（ｆ）、図９（ａ）〜（ｆ）、図１０（ａ）〜（ｆ）及び図１１（ａ）〜（ｆ）において、図３、図４（ａ）及び図４（ｂ）等と同一の構成要素には同一の符号を付すことにより詳しい説明を省略する。

まず、図７（ａ）及び（ｂ）に示すように、高不純物濃度の第１導電型（例えばＮ⁺ 型）の半導体基板であるシリコン基板１００の上に、例えばエピタキシャル成長法によって低不純物濃度の第１導電型（例えばＮ型）の半導体層（エピタキシャル層）１１０を形成した後、半導体層１１０の上部に第２導電型（例えばＰ型）の不純物を注入する。これによって、第１領域１１及び第２領域１２のいずれにおいても、第１導電型（例えばＮ型）のドレイン領域１１１と、その上に形成された第２導電型（例えばＰ型）のボディー領域１１２とからなる半導体層１１０が形成される。続いて、半導体層１１０の表面上に例えば熱酸化により５０〜５００ｎｍ程度のシリコン酸化膜３００を形成する。尚、ボディー領域１１２の形成にはイオン注入を用いてもよいし、又はエピタキシャル成長を用いてもよい。但し、チャネル層が形成される領域であるボディー領域１１２の不純物濃度を安定化するためにはボディー領域１１２の形成にエピタキシャル成長を用いることが最適である。

次に、図７（ｃ）及び（ｄ）に示すように、ゲートトレンチ形成領域に開口部を有するレジストパターン４００をシリコン酸化膜３００上に形成する。続いて、レジストパターン４００をマスクとして用いてシリコン酸化膜３００に対してドライエッチングを行なう。その後、レジストパターン４００を除去した後、図７（ｅ）及び（ｆ）に示すように、パターニングされたシリコン酸化膜３００をマスクとして、半導体層１１０に対してドライエッチングを行ない、それによって、ボディー領域１１２を貫通してドレイン領域１１１の上部に達する複数のトレンチ５００を形成する。尚、各トレンチ５００の深さは例えば０．８〜３．０μｍ程度であり、３つ以上のトレンチ５００が並ぶ場合、各トレンチ５００の間隔は等しい。また、トレンチ５００は、第１領域１１及び第２領域１２のそれぞれのボディー領域１１２を連続的に横断するように延びている。

次に、図８（ａ）及び（ｂ）に示すように、トレンチ５００の壁部及び底部のダメージ層を除去するために、例えば熱酸化によりトレンチ５００の壁部及び底部に厚さ２０〜１００ｎｍのシリコン酸化膜６００を形成する。

次に、図８（ｃ）及び（ｄ）に示すように、トレンチ５００の内壁に形成されたシリコン酸化膜６００を例えばウェットエッチングにより除去する。このとき、半導体層１１０上のシリコン酸化膜３００も若干エッチングされるが、シリコン酸化膜６００の除去後においてもシリコン酸化膜３００は十分な厚さを持って半導体層１１０上に存在する。

次に、図８（ｅ）及び（ｆ）に示すように、トレンチ５００の壁面及び底面のそれぞれの上に、例えば厚さ８〜１００ｎｍ程度の酸化膜等である絶縁物質１４０を形成する。絶縁物質１４０はＳｉＯ₂ であってゲート絶縁膜として機能する。

次に、図９（ａ）及び（ｂ）に示すように、トレンチ５００の内部を含むシリコン酸化膜３００の表面上に、ゲート電極材料となる導電膜、例えばポリシリコン膜９００を堆積した後、該ポリシリコン膜９００にゲート電極用不純物を注入し、その後、熱処理を実施する。このとき、シリコン酸化膜３００の表面上においては、例えば厚さ３００〜８００ｎｍのポリシリコン膜９００が堆積される。尚、ポリシリコン膜９００を堆積した後に不純物注入を別途実施する代わりに、予めゲート電極用不純物（例えばリン）がドープされたポリシリコン膜を例えばＣＶＤ（chemical vapor deposition ）法を用いてシリコン酸化膜３００の上に直接堆積してもよい。

次に、図９（ｃ）及び（ｄ）に示すように、ポリシリコン膜９００の全面に対してエッチングを行なうことにより、ポリシリコン膜９００におけるシリコン酸化膜３００の表面よりも上側に位置する部分及びトレンチ５００の上部に位置する部分を除去し、それによってトレンチ５００の内部に縦型ゲート電極１２０を形成する。ここで、トレンチ５００内におけるポリシリコン膜９００のドライエッチングは、シリコン酸化膜３００の表面から例えば２００〜８００ｎｍ程度下側まで行なわれる。すなわち、トレンチ５００内における縦型ゲート電極１２０の上側には凹部５００ａが残る。

次に、図９（ｅ）及び（ｆ）に示すように、凹部５００ａを含むシリコン酸化膜３００の表面上に、例えば厚さ４００〜８００ｎｍ程度のシリコン酸化膜１１００を、凹部５００ａが埋め込まれるように堆積する。

次に、図１０（ａ）及び（ｂ）に示すように、レジストを用いた平坦化エッチバックをシリコン酸化膜１１００及びシリコン酸化膜３００に対して順次行ない、凹部５００ａにおける縦型ゲート電極１２０上のシリコン酸化膜１１００の最上面と、半導体層１１０の表面とが一致するように、シリコン酸化膜３００及びシリコン酸化膜１１００を除去する。これによって、トレンチ５００の内部はシリコン酸化膜１１００と縦型ゲート電極１２０とによって充填される。

次に、図１０（ｃ）及び（ｄ）に示すように、第１領域１１の半導体層１１０を覆うレジストパターン１３００をマスクとして、第２領域１２の半導体層１１０の表面部に第２導電型の不純物（例えばＰ型のボロン）１３５０をイオン注入する。これにより、第２領域１２の半導体層１１０の表面部に、言い換えると、第２領域１２のボディー領域１１２の上側に、ボディー領域１１２よりも不純物濃度が高い第２導電型（例えばＰ⁺ 型）のボディーコンタクト領域１１４が形成される。

次に、レジストパターン１３００を除去した後、図１０（ｅ）及び（ｆ）に示すように、第２領域１２の半導体層１１０を覆うレジストパターン１４００をマスクとして、第１領域１１の半導体層１１０の表面部に第１導電型の不純物（例えばＮ型のリン）１４５０をイオン注入する。これにより、第１領域１１の半導体層１１０の表面部に、言い換えると、第１領域１１のボディー領域１１２の上側に、第１導電型（例えばＮ⁺ 型）のソース領域１１３Ａが形成される。

次に、レジストパターン１４００を除去した後、図１１（ａ）及び（ｂ）に示すように、半導体層１１０の全表面部に第１導電型の不純物（例えばＮ型のリン）１５００をイオン注入する。これにより、第２領域１２の半導体層１１０の表面部に第１導電型（例えばＮ⁺ 型）のソース領域１１３Ｂが形成される。尚、第２領域１２の半導体層１１０において、ソース領域１１３Ｂの深さはボディーコンタクト領域１１４の深さよりも浅い。すなわち、Ｎ⁺ 型のソース領域１１３ＢがＰ⁺ 型のボディーコンタクト領域１１４の上部に形成されるようにイオン注入を行なう。また、第２領域１２のソース領域１１３Ｂの厚さは第１領域１１のソース領域１１３Ａの厚さよりも小さい。すなわち、ボディーコンタクト領域１１４のＰ型と反対導電型であるＮ型の不純物（リン）を注入しているからである。また、本実施形態においては、ソース領域１１３Ｂは、第２領域１２のボディーコンタクト領域１１４の全面を被覆するように形成される。尚、ソース領域１１３Ａの不純物濃度は、イオン注入された不純物１４５０と不純物１５００とを足し合わせたものとなる。

次に、図１１（ｃ）及び（ｄ）に示すように、例えばドライエッチングを用いて、トレンチ５００内における縦型ゲート電極１２０上のシリコン酸化膜１１００及び絶縁物質１４０のそれぞれの一部分を除去することにより、トレンチ５００内における縦型ゲート電極１２０の上に凹部５００ｂを形成すると共に、凹部５００ｂの上縁部（上端部）に露出するソース領域１１３Ａ, １１３Ｂを丸める。このドライエッチングは、シリコン酸化膜１１００に対するシリコンの選択比が２以上５以下になる条件に調整して行うことにより、凹部５００ｂの上縁部に露出するソース領域１１３Ａ, １１３ｂを効率良く丸めることができる。

尚、図１１（ｃ）及び（ｄ）に示す、縦型ゲート電極１２０上のシリコン酸化膜１１００及び絶縁物質１４０に対するエッチングは、第１領域１１の凹部５００ｂの壁面にソース領域１１３Ａが露出し且つ第２領域１２の凹部５００ｂの壁面にボディーコンタクト領域１１４及びソース領域１１３Ｂが露出する深さまで行なわれる。具体的には、トレンチ５００内におけるシリコン酸化膜１１００及び絶縁物質１４０のドライエッチングは、半導体層１１０の表面から例えば１００〜３００ｎｍ程度下側まで行なわれる。そして、このドライエッチングは、縦型ゲート電極１２０の上におけるシリコン酸化膜１１００を完全に除去する前に停止することにより、縦型ゲート電極１２０上に埋め込み絶縁膜１３０を残存させる。この埋め込み絶縁膜１３０により、縦型ゲート電極１２０と共通電極１７０（図１１（ｅ）, （ｆ）に示す）とを電気的に絶縁することができる。

次に、図１１（ｅ）及び（ｆ）に示すように、凹部５００ｂ内の埋め込み絶縁膜１３０上を含む半導体層１１０の表面上に、バリアメタル膜１６０及び配線用導電膜（例えばアルミニウム膜）１５０を順次堆積した後、アルミニウム膜１５０及びバリアメタル膜１６０をパターニングして共通電極１７０を形成する。これにより、第１領域１１の凹部５００ｂの壁面において、ソース領域１１３Ａと共通電極１７０とが電気的に接続する。また、言うまでもなく、ソース領域１１３Ａは、その上面においても共通電極１７０と電気的に接続する。また、第２領域１２の凹部５００ｂの壁面において、ボディーコンタクト領域１１４及びソース領域１１３Ｂのそれぞれと共通電極１７０とが電気的に接続する。すなわち、第２領域１２のゲートトレンチ５００の壁面において、ソース領域１１３Ｂ及びボディーコンタクト領域１１４のそれぞれを確実に電極１７０に共通接続することができる。また、言うまでもなく、ソース領域１１３Ｂは、その上面においても共通電極１７０と電気的に接続する。

以上に説明した第１の実施形態によると、ボディー領域１１２との電気的コンタクトを取るための第２領域１２において、ボディー領域１１２（正確にはボディー領域１１２上部のボディーコンタクト領域１１４）の上側に、トランジスタとして機能する第１領域１１のソース領域１１３Ａと電気的に接続するソース領域１１３Ｂが形成されている。すなわち、トレンチ５００の近傍においても、ボディーコンタクト領域１１４の表面が半導体層１１０の表面となるのではなく、ソース領域１１３Ｂの表面が半導体層１１０の表面となる。このため、装置の小型化に伴ってゲート電極１２０同士の間の距離が短くなった場合においても、ボディーコンタクト領域１１４の配置面積を小さくすることなく、共通電極１７０とソース領域との接触面積を十分に確保することができる。従って、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、第１の実施形態によると、第２領域１２のボディー領域１１２（正確にはボディー領域１１２上部のボディーコンタクト領域１１４）との電気的コンタクトを、トレンチ５００内におけるゲート電極１２０上の凹部５００ｂ（図１１（ｄ）及び（ｆ）参照）の壁面で取ることができるため、共通電極１７０とボディーコンタクト領域１１４との接触面積を十分に確保することができる。このため、トランジスタ動作時にボディー領域１１２内に電位差が発生することを抑えることができるので、寄生バイポーラトランジスタが動作することを防止することができる。

また、第１の実施形態によると、ソース領域１１３Ａ及び１１３Ｂは半導体層１１０の全表面部及び各トレンチ５００の壁部に形成される。言い換えると、ソース領域１１３Ａ及び１１３Ｂのそれぞれの表面は、図５に示すように、半導体層１１０の表面となると共に、ソース領域１１３Ａ及び１１３Ｂのそれぞれはゲート電極１２０上の凹部５００ｂの壁面に露出する。従って、該各露出部分並びにソース領域１１３Ａ及び１１３Ｂのそれぞれの表面（上面）が共通電極１７０と接することになり、これによって共通電極１７０とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。具体的には、従来技術のように、ソース領域が半導体層１１０の全表面部に形成されない場合と比べて、つまり、第２領域１２のボディーコンタクト領域１１４の上側にソース領域が形成されない場合と比べて、トランジスタのオン抵抗を低減することができる。

また、第１の実施形態によると、第１領域１１及び第２領域１２の両方でソース領域１１３Ａ及び１１３Ｂとの電気的コンタクトを取ることができることに加えて、第２領域１２でボディー領域１１２（ボディーコンタクト領域１１４）との電気的コンタクトをソース領域１１３Ｂと共通に取ることができるので、ゲート電極１２０のピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

また、第１の実施形態によると、第２領域１２のソース領域１１３Ｂの厚さが第１領域１１のソース領域１１３Ａの厚さよりも小さいため、第２領域１２におけるゲートトレンチ５００の深さが、第１領域１１におけるゲートトレンチ５００の深さと同じである場合にも、第２領域１２のトレンチ５００（正確には凹部５００ｂ）の壁面においてソース領域１１３Ｂ及びボディーコンタクト領域１１４のそれぞれとの電気的コンタクトを確実に取ることができる。

また、第１の実施形態によると、ソース領域１１３Ｂが第２領域のボディーコンタクト領域１１４の全面を被覆しているため、トレンチ５００上部に凹部５００ｂが残るようにゲート電極１２０を形成することによって、第１領域１１及び第２領域１２の両方の凹部５００ｂの壁面においてソース領域１１３Ａ及び１１３Ｂとの電気的コンタクトを取ることができる。

また、第１の実施形態によると、第２領域１２のボディー領域１１２の上部に、ボディー領域１１２の他の部分よりも不純物濃度が高いボディーコンタクト領域１１４を形成するため、ボディー領域１１２との電気的コンタクトをより確実に取ることができる。

また、第１の実施形態によると、トレンチ５００を形成した後にソース領域１１３Ａ及び１１３Ｂを形成するため、ソース領域形成後の熱処理工程を低減できる。このため、ソース領域１１３Ａ及び１１３Ｂにおける不純物拡散の制御が可能となり、その結果、デバイス寸法の制御を確実に行なうことができるので、設計通りのトランジスタ特性を得ることが容易になる。

また、第１の実施形態によると、第２領域１２のソース領域１１３Ｂの形成時に、半導体層１１０におけるソース領域１１３Ａ及び１１３Ｂとなる部分に、イオン注入を用いて不純物を同時に導入する。すなわち、半導体層１１０の全面に対してイオン注入を行なうため、新たなリソグラフィ工程を追加することなく、ソース領域１１３Ｂを形成することができる。

また、第１の実施形態によると、トレンチの上縁部を構成するソース領域１１３Ａ, １１３Ｂが丸みを帯びた形状とすることにより、ソース領域１１３Ａ, １１３Ｂの上にバリアメタル１６０及び配線用導電膜１５を形成する工程において、バリアメタル１６０及び配線用導電膜１５内にボイドが発生するのを防止することができる。また、ソース領域１１３Ａ, １１３Ｂとバリアメタル１６０及び配線用導電膜１５とのステップカバレッジを向上させることができるため、ソース領域１１３Ａ, １１３Ｂのコンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの上縁部が角張った形状を有する場合と比較して、バリアメタル１６０及び配線用導電膜１５からトレンチの上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

尚、第１の実施形態において、図１０（ｃ）及び（ｄ）に示すボディーコンタクト領域１１４の形成工程の後に、図１０（ｅ）及び（ｆ）に示す第１領域１１のソース領域１１３Ａの形成工程を実施した。しかし、これに代えて、第１領域１１のソース領域１１３Ａの形成工程の後に、ボディーコンタクト領域１１４の形成工程を実施してもよいことは言うまでもない。

（第２の実施形態）
以下、本発明の第２の実施形態に係る縦型ゲート半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態の縦型ゲート半導体装置は、第１の実施形態と同様に、ソース領域のコンタクト抵抗を増大させることなく、装置の小型化を図ることができるようにすることを目的とするものである。

本実施形態が第１の実施形態と異なっている点は、第２領域１２において、相対的に低い不純物濃度（例えば１０¹⁷個／ｃｍ³ のオーダー）を持つボディー領域１１２の上部に、相対的に高い不純物濃度（例えば５×１０¹⁹〜１×１０²⁰個／ｃｍ³ 程度）を持つ領域（第１の実施形態のボディーコンタクト領域１１４）を形成しない点である（図１１（ｂ）及び図１３（ｂ）参照）。但し、本実施形態における第２領域１２のボディー領域１１２は共通電極１７０と十分にオーミック接触できる不純物濃度（例えば１０¹⁸個／ｃｍ³ のオーダー）を有するものとする。

本実施形態の縦型ゲート半導体装置の製造方法は、図１０（ａ）及び（ｂ）に示す工程までは第１の実施形態と同様である。すなわち、本実施形態においては、まず、図７（ａ）〜（ｆ）、図８（ａ）〜（ｆ）、図９（ａ）〜（ｆ）並びに図１０（ａ）及び（ｂ）のそれぞれに示す第１の実施形態と同様の各工程を実施する。また、以下に説明する図１２（ａ）〜（ｆ）及び図１３（ａ）、（ｂ）は、本実施形態の縦型ゲート半導体装置の製造方法における図１０（ａ）及び（ｂ）に示す工程よりも後の各工程を示す断面図である。尚、図１２（ａ）、（ｃ）、（ｅ）及び図１３（ａ）は、トランジスタとして機能する第１領域１１が形成される様子を示しており、図１２（ｂ）、（ｄ）、（ｆ）及び図１３（ｂ）は、トランジスタのボディー領域との電気的コンタクトを取るための第２領域１２が形成される様子を示している。前述のように、第１領域１１及び第２領域１２はトレンチゲートが延びる方向に沿って交互に且つ互いに隣接するように配列されている。また、図１２（ａ）〜（ｆ）及び図１３（ａ）、（ｂ）において、図３、図４（ａ）及び図４（ｂ）等と同一の構成要素には同一の符号を付すことにより詳しい説明を省略する。

具体的には、本実施形態においては、図１０（ａ）及び（ｂ）に示す工程を実施した後、ボディーコンタクト領域形成用の不純物注入（第１の実施形態の図１０（ｃ）及び（ｄ）に示す工程）を行なうことなく、第２領域１２の半導体層１１０を覆うレジストパターン１４００をマスクとして、第１領域１１の半導体層１１０の表面部に第１導電型の不純物（例えばＮ型のリン）１４５０をイオン注入する。これにより、第１領域１１の半導体層１１０の表面部に、言い換えると、第１領域１１のボディー領域１１２の上側に、第１導電型（例えばＮ⁺ 型）のソース領域１１３Ａが形成される。

次に、レジストパターン１４００を除去した後、図１２（ｃ）及び（ｄ）に示すように、半導体層１１０の全表面部に第１導電型の不純物（例えばＮ型のリン）１５００をイオン注入する。これにより、第２領域１２の半導体層１１０の表面部に、言い換えると、第２領域１２のボディー領域１１２の上側に、第１導電型（例えばＮ⁺ 型）のソース領域１１３Ｂが形成される。尚、第２領域１２のソース領域１１３Ｂの厚さは第１領域１１のソース領域１１３Ａの厚さよりも小さい。また、本実施形態においては、ソース領域１１３Ｂは、第２領域１２のボディー領域１１２の全面を被覆するように形成される。

次に、図１２（ｅ）及び（ｆ）に示すように、例えばドライエッチングを用いて、トレンチ５００内における縦型ゲート電極１２０上のシリコン酸化膜１１００及び絶縁物質１４０のそれぞれの一部分を除去することにより、トレンチ５００内における縦型ゲート電極１２０の上に凹部５００ｂを形成すると共に、凹部５００ｂの上縁部（上端部）に露出するソース領域１１３Ａ, １１３Ｂを丸める。このドライエッチングは、シリコン酸化膜１１００に対するシリコンの選択比が２以上５以下になる条件に調整して行うことにより、凹部５００ｂの上縁部に露出するソース領域１１３Ａ, １１３ｂを効率良く丸めることができる。

尚、図１２（ｅ）及び（ｆ）に示す、縦型ゲート電極１２０上のシリコン酸化膜１１００及び絶縁物質１４０に対するエッチングは、第１領域１１の凹部５００ｂの壁面にソース領域１１３Ａが露出し且つ第２領域１２の凹部５００ｂの壁面にボディー領域１１２及びソース領域１１３Ｂが露出する深さまで行なわれる。具体的には、トレンチ５００内におけるシリコン酸化膜１１００及び絶縁物質１４０のドライエッチングは、半導体層１１０の表面から例えば１００〜３００ｎｍ程度下側まで行なわれる。そして、このドライエッチングは、縦型ゲート電極１２０の上におけるシリコン酸化膜１１００を完全に除去する前に停止することにより、縦型ゲート電極１２０上に埋め込み絶縁膜１３０を残存させる。この埋め込み絶縁膜１３０により、縦型ゲート電極１２０と共通電極１７０（図１３（ａ）, （ｂ）に示す）とを電気的に絶縁することができる。

次に、図１３（ａ）及び（ｂ）に示すように、凹部５００ｂ内の埋め込み絶縁膜１３０上を含む半導体層１１０の表面上に、バリアメタル膜１６０及び配線用導電膜（例えばアルミニウム膜）１５０を順次堆積した後、アルミニウム膜１５０及びバリアメタル膜１６０をパターニングして共通電極１７０を形成する。これにより、第１領域１１の凹部５００ｂの壁面において、ソース領域１１３Ａと共通電極１７０とが電気的に接続する。また、第２領域１２の凹部５００ｂの壁面において、ボディー領域１１２及びソース領域１１３Ｂのそれぞれと共通電極１７０とが電気的に接続する。すなわち、第２領域１２のゲートトレンチ５００の壁面において、ソース領域１１３Ｂ及びボディー領域１１２のそれぞれを確実に電極１７０に共通接続することができる。

以上に説明した第２の実施形態によると、第１の実施形態と同様の効果が得られるのみならず、ボディーコンタクト領域形成工程が不要になるので、工程を簡略化できる。

尚、第１又は第２の実施形態において、縦型ゲート半導体装置がＮチャンネル縦型ゲートＤＭＯＳトランジスタである場合を例として説明してきたが、縦型ゲート半導体装置がＰチャンネル縦型ゲートＤＭＯＳトランジスタであってもよいことは言うまでもない。Ｐチャンネル縦型ゲートＤＭＯＳトランジスタを対象とする場合、以上の説明における第１導電型及び第２導電型がそれぞれＰ型及びＮ型になるので、ソース領域、ドレイン領域及び半導体基板がＰ型となり、ボディー領域及びボディーコンタクト領域がＮ型となることは言うまでもない。

また、第１又は第２の実施形態において、第２領域１２のソース領域１１３Ｂの厚さを第１領域１１のソース領域１１３Ａの厚さよりも小さく設定した。しかし、これに代えて、例えば第１領域１１のトレンチ５００の深さと第２領域１２のトレンチ５００の深さとを異なる深さに設定することによって（但し第２領域１２のトレンチ５００の壁面にボディー領域１１２又はボディーコンタクト領域１１４が露出しているものとする）、ソース領域１１３Ａの厚さとソース領域１１３Ｂの厚さとを同じ厚さに設定してもよい。

また、第１又は第２の実施形態において、第２領域１２のボディー領域１１２又はボディーコンタクト領域１１４の上に全面に亘ってソース領域１１３Ｂを形成したが、これに代えて、ボディー領域１１２又はボディーコンタクト領域１１４の表面（上面）を部分的に覆うようにソース領域１１３Ｂを形成してもよい。この場合、ボディー領域１１２又はボディーコンタクト領域１１４と共通電極１７０との電気的コンタクトを第２領域１２のトレンチ５００（正確には凹部５００ｂ）の壁面で取るだけではなく、ボディー領域１１２又はボディーコンタクト領域１１４におけるソース領域１１３Ｂが形成されていない部分の表面（第２領域１２の半導体層１１０の表面となる）と共通電極１７０とを電気的にコンタクトさせてもよい。

また、第１及び第２の実施形態のいずれにおいても、ゲート電極１２０が埋め込まれるトレンチの幅及び該トレンチ間ピッチの両方を０．２５μｍに設定すると共に該トレンチの深さを１．２５μｍに設定した。しかし、各実施形態のトレンチＭＯＳは微細構造に適したものであり、トレンチ幅及びトレンチ間ピッチの両方を０．３μｍ以下に設定すると共にトレンチの深さを０．９μｍ以上にすることにより、トレンチのアスペクト比を３以上に設定してもよい。このようにトレンチ幅等を微細化することにより、トレンチ数を４００個以上に設定することが好ましい。図１４（ａ）, （ｂ）は、トレンチ間ピッチを短くした縦型ゲート半導体装置の構造を示す断面図である。図１４（ａ）は、トレンチ間ピッチの短い縦型ゲート半導体装置において、図３のａ−ａ’線に対応する線に沿った第１領域１１の断面を示しており、図１４（ｂ）は、図３のｂ−ｂ’線に対応する線に沿った第２領域１２の断面を示している。図１４（ａ）, （ｂ）に示す構造では、例えば、トレンチ間ピッチが０．２μｍまで微細化されている。この構造では、トレンチ間ピッチが狭いため、２つのトレンチに挟まれる半導体層（ソース領域１１３Ａ, １１３Ｂ）の上部が全体的に丸みを帯びた形状となる。

また、第１又は第２の実施形態において、図１５（ａ）に示すように、各実施形態のＮチャンネル縦型ゲートＤＭＯＳトランジスタのトレンチ溝が複数本形成されることによって構成されたトランジスタ部の周辺に、Ｓｉエピ基板１００の上側においてＳｉ酸化膜２１０によって絶縁分離して形成された、例えばポリシリコンからなるＮ／Ｐ／Ｎ構造のツェナーダイオード２００を設けてもよい。ここで、図１５（ａ）は縦型ゲート半導体装置の断面図であって、例えば図３に示すトランジスタ部分に加えて、その横方向（ゲートが延びる方向に対して直交する方向）の部分を合わせて示している。また、ツェナーダイオード２００は、図１５（ｂ）に示すように、Ｎチャンネル縦型ゲートＤＭＯＳトランジスタのゲート電極・ソース電極間に保護用ダイオードとして接続されている。これにより、トランジスタの静電破壊強度を向上させることができる。

尚、ゲート電極１２０が埋め込まれるトレンチは実際には１５００個程度設けられている。また、図１５（ａ）に示すように、トランジスタ部分の上には共通電極１７０としてＡｌ膜（正確にはバリアメタル膜１６０及びアルミニウム膜１５０の積層膜）が形成されている。共通電極１７０は、Ｎ型半導体層であるソース領域１１３に接続されている。また、ソース領域１１３は、Ｐ型半導体層であるボディー領域１１２につながっている。また、ボディー領域１１２は、Ｎ型半導体層であるドレイン領域１１１につながっている。さらに、ドレイン領域１１１はドレイン電極に電気的に接続されている。一方、ツェナーダイオード２００の一方のＮ型半導体領域は、ツェナーダイオード２００上の層間絶縁膜に設けられたコンタクトホールを介して共通電極１７０と電気的に接続されている。

また、ポリシリコンからなるツェナーダイオード２００は、ゲート電極１２０の形成と同時にノンドープポリシリコンを形成し、該ポリシリコンの所定の領域に不純物を注入することによって作成することができる。

本発明は、縦型ゲート半導体装置に関し、特にＤＣ−ＤＣコンバータ等のエレクトロニクス機器等に適用した場合に、ソース領域のコンタクト抵抗を増大させることなく装置の小型化を図ることができるという効果が得られ、実用的価値が極めて高い。

（ａ）及び（ｂ）は従来の縦型ゲート半導体装置の断面図及び平面図である。 （ａ）及び（ｂ）は他の従来の縦型ゲート半導体装置の断面図であり、（ｃ）は他の従来の縦型ゲート半導体装置の平面図である。 本発明の第１の実施形態に係る縦型ゲート半導体装置の鳥瞰図である。 （ａ）は図３のａ−ａ’線における第１領域の断面図であり、（ｂ）は図３のｂ−ｂ’線における第２領域の断面図であり、（ｃ）は本発明の第１の実施形態に係る縦型ゲート半導体装置の平面図である。 図４（ｃ）のｃ−ｃ’線における断面図である。 （ａ）は本発明の第１の実施形態に係る縦型ゲート半導体装置における、トランジスタとして機能する第１領域の断面構成を模式的に示す図であり、（ｂ）は本発明の第１の実施形態に係る縦型ゲート半導体装置における、トランジスタのボディー領域との電気的コンタクトを取るための第２領域の断面構成を模式的に示す図である。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、（ａ）、（ｃ）、（ｅ）はトランジスタとして機能する第１領域が形成される様子を示しており、（ｂ）、（ｄ）、（ｆ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図８（ａ）、（ｃ）、（ｅ）はトランジスタとして機能する第１領域が形成される様子を示しており、図８（ｂ）、（ｄ）、（ｆ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図９（ａ）、（ｃ）、（ｅ）はトランジスタとして機能する第１領域が形成される様子を示しており、図９（ｂ）、（ｄ）、（ｆ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図１０（ａ）、（ｃ）、（ｅ）はトランジスタとして機能する第１領域が形成される様子を示しており、図１０（ｂ）、（ｄ）、（ｆ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）〜（ｆ）は本発明の第１の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図１１（ａ）、（ｃ）、（ｅ）はトランジスタとして機能する第１領域が形成される様子を示しており、図１１（ｂ）、（ｄ）、（ｆ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）〜（ｆ）は本発明の第２の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図１２（ａ）、（ｃ）、（ｅ）はトランジスタとして機能する第１領域が形成される様子を示しており、図１２（ｂ）、（ｄ）、（ｆ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図１３（ａ）はトランジスタとして機能する第１領域が形成される様子を示しており、図１３（ｂ）はトランジスタのボディー領域との電気的コンタクトを取るための第２領域が形成される様子を示している。 （ａ）, （ｂ）は、トレンチ間ピッチを短くした縦型ゲート半導体装置の構造を示す断面図である。 （ａ）は、本発明の第１又は第２の実施形態に係る縦型ゲート半導体装置におけるトランジスタ部の周辺にツェナーダイオードが設けられている様子を示す断面図であり、図１４（ｂ）は、図１４（ａ）に示す装置の回路構成を模式的に示す図である。

符号の説明

１１ 第１の領域
１２ 第２の領域
１３ 露出部分
１４ 上面
１５ 配線用導電膜
１６ 露出部分
１７ 電流
１００ Ｓｉエピ基板
１００ シリコン基板
１００ 型シリコン基板
１１０ 半導体層
１１１ Ｎ型ドレイン領域
１１１ ドレイン領域
１１２ Ｐ型ボディ−領域
１１２ ボディー領域
１１２ ボディ−領域
１１３ ソース領域
１１３Ａ ソース領域
１１３Ｂ ソース領域
１１４ ボディーコンタクト領域
１２０ ゲート電極
１２０ 縦型ゲート電極
１３０ 絶縁膜
１４０ 絶縁物質
１５０ アルミニウム膜
１６０ バリアメタル
１６０ バリアメタル膜
１７０ 共通電極
１７０ 電極
２００ ツェナーダイオード
２１０ Ｓｉ酸化膜
３００ シリコン酸化膜
４００ レジストパターン
５００ ゲートトレンチ
５００ トレンチ
５００ａ 凹部
５００ｂ 凹部
６００ シリコン酸化膜
９００ ポリシリコン膜
１１００ シリコン酸化膜
１３００ レジストパターン
１４００ レジストパターン
１４５０ 不純物
１５００ 不純物
１８００ シリコン基板
１８１０ 半導体層
１８１１ Ｎ型ドレイン領域
１８１２ Ｐ型ボディー領域
１８１２ ボディー領域
１８１３ ソース領域
１８１３ 型ソース領域
１８１４ ボディーコンタクト領域
１８２０ 縦型ゲート電極
１８３０ 絶縁膜
１８４０ 絶縁物質
１８５０ 共通電極
２８００ シリコン基板
２８１１ Ｎ型ドレイン領域
２８１２ Ｐ型ボディー領域
２８１３ ソース領域
２８１４ ボディーコンタクト領域
２８２０ 縦型ゲート電極
２８３０ 絶縁膜
２８４０ 絶縁物質
２８５０ 共通電極

Claims (44)

1. ドレイン領域と、
   前記ドレイン領域の上側に形成された第１のボディー領域と、
   前記第１のボディー領域における一部の上側に形成された第２のボディー領域と、
   前記第１のボディー領域における他部の上側に形成された第１のソース領域と、
   前記第２のボディー領域の上側に形成され、前記第１のソース領域と電気的に接続される第２のソース領域と、
   前記第１のソース領域、前記第２のソース領域、前記第１のボディー領域および前記第２のボディー領域に形成され、前記ドレイン領域に達するように形成されているとともに前記第１のソース領域から前記第２のボディー領域まで延びるように形成されたトレンチと、
   前記トレンチ内に形成されたゲートとを備え、
   前記第２のソース領域は前記第１のソース領域の電気的コンタクトとして機能し、前記第２のボディー領域は、前記第１のボディー領域の電気的コンタクトとして機能し、
   前記トレンチの壁面のうちの上縁部は丸まった形状を有することを特徴とする縦型ゲート半導体装置。
2. 請求項１において、
   前記トレンチの壁面のうちの上縁部には、前記第１のソース領域及び前記第２のソース領域が露出し、前記トレンチの壁面のうちの上縁部に露出する前記第１のソース領域及び前記第２のソース領域が丸まった形状を有することを特徴とする縦型ゲート半導体装置。
3. 請求項１において、
   前記トレンチの壁面のうちの上縁部から、前記第１のソース領域及び前記第２のソース領域の上面に亘る部分が、全体的に丸みを帯びていることを特徴とする縦型ゲート半導体装置。
4. 請求項１において、
   前記第２のソース領域の厚さは前記第１のソース領域の厚さよりも小さいことを特徴とする縦型ゲート半導体装置。
5. 請求項１において、
   前記第２のソース領域は前記第２のボディー領域の全面を被覆していることを特徴とする縦型ゲート半導体装置。
6. 請求項１において、
   前記第２のボディー領域の不純物濃度は、前記第１のボディー領域の不純物濃度よりも高いことを特徴とする縦型ゲート半導体装置。
7. 請求項１において、
   ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
   前記第２のボディー領域は前記凹部の壁面に露出していることを特徴とする縦型ゲート半導体装置。
8. 請求項１において、
   ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
   前記第１のソース領域及び前記第２のソース領域のそれぞれは前記凹部の壁面に露出し、且つ該各露出部分及び前記各ソース領域の上面において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
9. 請求項７において、
   前記第２のボディー領域は、前記第１のボディー領域よりも不純物濃度が高く、
   前記第２のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
10. 請求項７において、
    前記第２のソース領域及び前記第２のボディー領域のそれぞれは前記凹部の壁面に露出し、且つ該各露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
11. 請求項７において、
    前記第２のソース領域の上側における領域から、絶縁膜を介して前記ゲート領域の上側における領域にまで亘って設けられた他の電極をさらに備え、
    前記他の電極は、前記凹部の壁面において前記第２のソース領域及び前記２のボディー領域と接していることを特徴とする縦型ゲート半導体装置。
12. ドレイン領域と、
    前記ドレイン領域の上側に形成された第１のボディー領域と、
    前記第１のボディー領域における一部の上側に形成された第２のボディー領域と、
    前記第１のボディー領域における他部の上側に形成された第１のソース領域と、
    前記第２のボディー領域の上側に形成され、前記第１のソース領域と電気的に接続される第２のソース領域と、
    前記第１のソース領域、前記第２のソース領域、前記第１のボディー領域及び前記第２のボディー領域に形成され、前記ドレイン領域に達するように形成されているとともに前記第１のソース領域から前記第２のボディー領域まで延びるように形成されたトレンチと、
    前記トレンチ内に形成されたゲートとを備え、
    前記第２のソース領域は前記第１のソース領域の電気的コンタクトとして機能し、前記第２のボディー領域は、前記第１のボディー領域の電気的コンタクトとして機能し、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有し、
    ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
    前記第２のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
13. 請求項１２において、
    前記トレンチの壁面のうちの上縁部には、前記第１のソース領域及び前記第２のソース領域が露出し、前記トレンチの壁面のうちの上縁部に露出する前記第１のソース領域及び前記第２のソース領域が丸まった形状を有することを特徴とする縦型ゲート半導体装置。
14. 請求項１２において、
    前記トレンチの壁面のうちの上縁部から、前記第１のソース領域及び前記第２のソース領域の上面に亘る部分が、全体的に丸みを帯びていることを特徴とする縦型ゲート半導体装置。
15. 請求項１４において、
    前記第１のソース領域および前記第２のソース領域の上側の領域から、絶縁膜を介して前記ゲート領域の上側の領域にまで亘って設けられた他の電極とをさらに備え、
    前記他の電極は、前記凹部の壁面において前記第２のソース領域及び前記第２のボディー領域と接していることを特徴とする縦型ゲート半導体装置。
16. 請求項１５において、
    前記他の電極は、前記第１のソース領域及び前記第２のソース領域のそれぞれと電気的に接続されていることを特徴とする縦型ゲート半導体装置。
17. 請求項１２において、
    前記第２のソース領域は、前記第１のソース領域よりも薄いことを特徴とする縦型ゲート半導体装置。
18. 請求項１２において、
    前記第２のボディー領域は、前記第１のボディー領域よりも不純物濃度が高く、
    前記第２のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
19. 請求項１８において、
    前記凹部には、前記ゲートとの間に絶縁層を挟んで他の電極が形成されており、
    前記他の電極は、前記凹部の壁面において前記上部と接していることを特徴とする縦型ゲート半導体装置。
20. トランジスタとして機能する第１領域と、前記トランジスタのボディー領域との電気的コンタクトとして機能し、前記第１領域と隣接して配置される第２領域とを有する縦型トレンチゲート半導体装置の製造方法であって、
    前記第１領域に第１のドレイン領域を、前記第２領域に第２のドレイン領域を、前記第１のドレイン領域の上側に第１のボディー領域を、前記第２のドレイン領域の上側に第２のボディー領域を形成する第１の工程と、
    前記第１のボディー領域および前記第２のボディー領域にトレンチを形成する第２の工程と、
    前記第１のボディー領域の上側に、第１のソース領域を形成する第３の工程と、
    前記第２のボディー領域の上側に、第２のソース領域を形成する第４の工程と、
    前記第２の工程の後に、前記トレンチの上部に凹部が残るように前記トレンチ内にゲートを形成する第５の工程と、
    前記第５の工程の後に、前記凹部を埋める絶縁膜を形成する第６の工程と、
    前記第６の工程の後に、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸める第７の工程とを備え、
    前記第１のソース領域と前記第２のソース領域とは互いに電気的に接続するように形成されることを特徴とする縦型ゲート半導体装置の製造方法。
21. 請求項２０において、
    前記第７の工程では、ドライエッチングを行うことにより、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸めることを特徴とする縦型ゲート半導体装置の製造方法。
22. 請求項２１において、
    前記第７の工程では、前記凹部の壁面に露出する物質に対する前記絶縁膜の選択比が２以上５以下となる条件で前記ドライエッチングを行うことを特徴とする縦型ゲート半導体装置の製造方法。
23. 請求項２０において、
    前記第４の工程は、前記第１の領域における前記第１のソース領域及び前記第２のソース領域のそれぞれとなる部分に不純物を同時に導入する工程を含むことを特徴とする縦型ゲート半導体装置の製造方法。
24. 請求項２０において、
    前記第２のソース領域は、前記第２のボディー領域の全面を被覆するように形成されることを特徴とする縦型ゲート半導体装置の製造方法。
25. 請求項２０において、
    前記第２のボディー領域の上部に、高濃度領域を形成する第８の工程をさらに備え、
    前記第８の工程では、前記第２のボディー領域の上部の不純物濃度を、前記第２のボディー領域の下部の不純物濃度よりも高くし、
    前記第２のボディー領域の前記上部は、前記第２のボディー領域のうち前記第１のボディー領域と前記第１のソース領域とが接する面よりも上部であり、
    前記第２のボディー領域の前記下部は、前記第２のボディー領域のうち前記第１のボディー領域と前記第１のソース領域とが接する面よりも下部であることを特徴とする縦型ゲート半導体装置の製造方法。
26. 請求項２０において、
    前記第７の工程よりも後に、
    前記絶縁膜の上に、前記第２のボディー領域と電気的に接続する他の電極を形成する工程を備えていることを特徴とする縦型ゲート半導体装置の製造方法。
27. 請求項２０において、
    前記第７の工程よりも後に、
    前記絶縁膜の上に、前記第２のソース領域と電気的に接続する他の電極を形成する工程とを備えていることを特徴とする縦型ゲート半導体装置の製造方法。
28. 請求項２０において、
    前記第５の工程では、前記凹部の壁面に前記第２のボディー領域及び前記第２のソース領域が露出させて、
    前記第７の工程の後に、前記絶縁膜の上に、前記第２のボディー領域及び前記第２のソース領域のそれぞれと電気的に接続する他の電極を形成する工程を備えていることを特徴
    とする縦型ゲート半導体装置の製造方法。
29. トランジスタとして機能する第１領域と、前記トランジスタのボディー領域との電気的コンタクトとして機能し、前記第１領域と隣接して配置される第２領域とを有する縦型トレンチゲート半導体装置の製造方法であって、
    前記第１領域に第１のドレイン領域を、前記第２領域に第２のドレイン領域を、前記第１のドレイン領域の上側に第１のボディー領域を、前記第２のドレイン領域の上側に第２のボディー領域を形成する第１の工程と、
    前記第１のボディー領域及び前記第２のボディー領域にトレンチを形成する第２の工程と、
    前記トレンチの上部に凹部が残ると共に該凹部の壁面に前記第２のボディー領域が露出するように前記トレンチ内にゲートを形成する第３の工程と、
    前記凹部に、前記第２のボディー領域と電気的に接続する他の電極を形成する第４の工程と、
    前記第２の工程の後に、前記トレンチの上部に凹部が残るように前記トレンチ内にゲートを形成する第５の工程と、
    前記第５の工程の後に、前記凹部を埋める絶縁膜を形成する第６の工程と、
    前記第６の工程の後に、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸める第７の工程と
    を備えていることを特徴とする縦型ゲート半導体装置の製造方法。
30. 請求項２９において、
    前記第７の工程では、ドライエッチングを行うことにより、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸めることを特徴とする縦型ゲート半導体装置の製造方法。
31. 請求項３０において、
    前記第７の工程では、前記凹部の壁面に露出する物質に対する前記絶縁膜の選択比が２以上５以下となる条件で前記ドライエッチングを行うことを特徴とする縦型ゲート半導体装置の製造方法。
32. 請求項２９において、
    前記第２のボディー領域の上部に、高濃度領域を形成する第８の工程をさらに備え、
    前記第８の工程では、前記第２のボディー領域の上部の不純物濃度を、前記第２のボディー領域の下部の不純物濃度よりも高くし、
    前記第２のボディー領域の前記上部は、前記第２のボディー領域のうち前記第１のボディー領域と前記第１のソース領域とが接する面よりも上部であり、
    前記第２のボディー領域の前記下部は、前記第２のボディー領域のうち前記第１のボディー領域と前記第１のソース領域とが接する面よりも下部であることを特徴とする縦型ゲート半導体装置の製造方法。
33. 請求項３２において、
    前記上部は前記凹部の壁面に露出することを特徴とする縦型ゲート半導体装置の製造方法。
34. 請求項１又は１２において、
    前記トレンチの幅は０．３μｍ以下であり、
    前記トレンチのアスペクト比は３以上であることを特徴とする縦型ゲート半導体装置。
35. 請求項３４において、
    前記トレンチの数は４００以上であることを特徴とする縦型ゲート半導体装置。
36. ドレイン領域となる第１導電型の第１の半導体層と、
    前記第１の半導体層の上に形成され、ボディー領域となる第２導電型の第２の半導体層と、
    前記第２の半導体層の上に形成され、ソース領域となる第１導電型の第３の半導体層と、
    前記第２の半導体層及び前記第３の半導体層に形成され、前記第１の半導体層に達するように形成されたトレンチと、
    前記トレンチ内に形成されたゲートと、
    前記第３の半導体層の上に形成された電極とを備え、
    前記ゲートが延びる方向に沿って設けられている前記第３の半導体層の一部分には、前記第３の半導体層の表面までは達しておらず且つ前記トレンチの壁面に露出する第２導電型の第４の半導体層が形成されており、
    前記第４の半導体層は、前記ゲートとは電気的に分離されていると共に前記トレンチの上部で前記電極と電気的に接続され、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有することを特徴とする縦型ゲート半導体装置。
37. ドレイン領域となる第１導電型の第１の半導体層と、
    前記第１の半導体層の上に形成されたボディー領域である第２導電型の第２の半導体層と、
    前記第２の半導体層の上に形成されたソース領域である第１導電型の第３の半導体層と、
    前記第２の半導体層及び前記第３の半導体層に形成され、前記第１の半導体層に達するように形成されたトレンチと、
    前記トレンチ内に形成されたゲートと、
    前記トレンチ内における前記ゲート上に形成された絶縁膜と、
    前記第３の半導体層の上及び前記絶縁膜の上に形成された電極とを備え、
    前記ゲートが延びる方向に沿って設けられている前記第３の半導体層の一部分には、前記第３の半導体層の表面までは達しておらず且つ前記トレンチの壁面に露出する第２導電型の第４の半導体層が形成されており、
    前記第４の半導体層は、前記トレンチの上部で前記電極と電気的に接続され、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有することを特徴とする縦型ゲート半導体装置。
38. 請求項３６又は３７において、
    前記トレンチの壁面のうちの上縁部には前記第３の半導体層が露出し、前記トレンチの上縁部に露出する前記３の半導体層が丸まった形状を有することを特徴とする縦型ゲート半導体装置。
39. 請求項３６又は３７において、
    前記トレンチの壁面のうちの上縁部から、前記第３の半導体層の上面に亘る部分が、全体的に丸みを帯びていることを特徴とする縦型ゲート半導体装置。
40. 請求項３６又は３７において、
    前記第３の半導体層には、前記トレンチが延在する方向に沿って前記第４の半導体層が周期的に形成されていることを特徴とする縦型ゲート半導体装置。
41. 請求項３６又は３７において、
    前記トレンチは複数個形成されており、
    前記各トレンチの幅は０．３μｍ以下であり、
    前記各トレンチ間のピッチは０．３μｍ以下であることを特徴とする縦型ゲート半導体装置。
42. 請求項４１において、
    前記各トレンチのアスペクト比は３以上であることを特徴とする縦型ゲート半導体装置。
43. ドレイン領域と、
    前記ドレイン領域の上側に形成された第１のボディー領域と、
    前記第１のボディー領域における一部の上側に形成された第２のボディー領域と、
    前記第１のボディー領域における他部の上側に形成されたソース領域と、
    前記ソース領域、前記第１のボディー領域および前記第２のボディー領域に形成され、前記ドレイン領域に達するように形成されているとともに前記ソース領域から前記第２のボディー領域まで延びるように形成されたトレンチと、
    前記トレンチ内に形成されたゲートとを備え、
    前記第２のボディー領域は、前記第１のボディー領域の電気的コンタクトとして機能し、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有し、
    ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
    前記第２のボディー領域は前記凹部の壁面に露出していることを特徴とする縦型ゲート半導体装置。
44. 請求項４３において、
    前記第２のボディー領域は、前記第１のボディー領域よりも不純物濃度が高く、
    前記第２のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。

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