JP2012164765A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、ドレイン領域21と、ドレイン領域21に積層されたチャネル領域20と、チャネル領域20に積層されたソース領域16とを有するシリコン半導体層からなる活性領域30を含む。半導体装置1は、さらに、ソース領域16からチャネル領域20を貫通してドレイン領域21に至るトレンチ15内に埋め込まれたゲート導体(ポリシリコンゲート)26と、ソース領域16に電気的に接続されたソース電極4とを含む。ソース電極4は、ソース領域16に接するように形成され、ソース領域16との界面がシリサイド化された密着層41を有する。密着層41は、膜厚が150Å以下の金属層からなる。
【選択図】図4
Description
トレンチは、たとえば、ストライプ状に複数本形成される。この場合、たとえば、一つのトレンチと、その一方側のエピタキシャル層とを単位セルと見なすことができる。パワーMISFETでは、半導体基板上に配列された複数の単位セルのソース領域は、ソース電極に共通に接続される。トレンチ間のインターバル(間隔)はセルピッチと呼ばれる。セルピッチを小さくして単位セルの集積密度を高めることによって、単位面積当たりの電流密度を大きくできるから、理論的には、オン抵抗を一層低減できる。
本願発明者は、密着層と電極本体層とを含む積層構造のソース電極を有する半導体装置について、セルピッチの異なる複数の試料を作製して検討した。すると、セルピッチを小さくした試料では、トレンチ間の活性領域(最表面にソース領域を有するエピタキシャル層)と密着層との間にボイドが発生していることが分かった。
密着層と活性領域との接触面積を少なくすれば、密着層の構成金属原子のうちシリサイド化される原子数が少なくなるから、ボイドの発生を抑制できる。しかし、ソース電極と活性領域との電気的接続を確実にして必要な信頼性を確保する観点からは、それらの間の接触面積を大きくすべきである。接触面積を大きくすれば、密着層の構成金属原子のうちシリサイド化される原子数が多くなる。ところが、トレンチ間の微小幅の活性領域からは十分な数のシリコン原子を供給できないから、シリコン供給不足に陥って、ボイドが生じる。したがって、ソース電極と活性領域との接触抵抗が高くなるから、結局、オン抵抗を低減できない。
そこで、この発明は、信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
一方、活性領域(ソース領域)に接する密着層は、膜厚が150Å以下(より好ましくは120Å以下、さらに好ましくは70Å以下)の金属層からなり、ソース領域との界面がシリサイド化されている。膜厚が150Å以下の金属層であれば、活性領域との接触面積が大きくても、シリサイド化される金属原子の数が少ない。そのため、シリサイド化の際に、活性領域(シリコン半導体層)からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域と密着層との界面にボイドが発生することを抑制または防止できる。その結果、活性領域とソース電極との間の接触抵抗を小さくできるから、オン抵抗の低減に寄与できる。すなわち、活性領域とソース電極との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。より具体的には、高電流密度化のために、活性領域の幅を小さくした場合でも、ソース電極と活性領域との間の接触面積を犠牲にすることなく、それらの間にボイドが発生することを抑制できる。これにより、信頼性に優れ、かつオン抵抗の低い半導体装置を提供できる。
この発明の一実施形態では、複数の前記トレンチが所定間隔で形成されており、隣接する前記トレンチ間の前記活性領域が0.18μm〜0.30μm(より好ましくは、0.18μm〜0.24μm)の幅を有している(請求項2)。この構成によれば、隣接するトレンチ間の活性領域が、0.18μm以上0.30μm以下の幅を有しており、したがって、密着層に対するシリコン供給ウィンドウが限られている。このような場合でも、密着層を150Å以下の厚さの金属層で構成しておくことによって、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。したがって、狭幅の活性領域を高密度に集積してチャネル抵抗の低減を図ることができ、かつ、活性領域とソース電極との接触抵抗も低くできるので、半導体装置のオン抵抗を効果的に低減できる。
この発明の一実施形態では、前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、前記活性領域が前記絶縁層の表面から25nm〜125nmの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している(請求項3)。この構成によれば、活性領域がトレンチ内の絶縁層の表面から突出しているので、活性領域の幅が小さいときでも、活性領域と密着層との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層が150Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。
この発明の一実施形態では、前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、0.4μm〜0.52μm(より好ましくは、0.4μm〜0.49μm)のピッチで繰り返し形成されている(請求項4)。この構成では、トレンチおよび活性領域の繰り返し単位(単位セル)が微小ピッチ(0.4μm以上0.52μm以下)で高密度に形成されているので、単位面積当たりのゲート幅を大きくして、チャネル抵抗の低減を図ることができる。そして、狭ピッチ化に伴って活性領域の幅が小さくなっても、150Å以下の厚さの金属層からなる密着層に対するシリコン供給不足が生じることを抑制または防止できる。
図1は、この発明の一実施形態に係る半導体装置1の図解的な斜視図である。また、図2は半導体装置1の図解的な平面図である。この半導体装置1は、トレンチゲート型VDMOSFET(Vertical Double diffused MOSFET)としての基本形態を有している。半導体装置1は、表面にエピタキシャル層2を有するp+型シリコン基板3を備えている。エピタキシャル層2の上には、ソース電極4およびゲート電極5を含む電極膜6が形成されている。シリコン基板3の裏面には、ほぼ全面に、ドレイン電極7が形成されている。シリコン基板3は、たとえば、平面視矩形に形成されており、それに応じて半導体装置1は平面視において矩形形状を有している。
活性領域30の表層領域には、トレンチ15の長手方向に沿って、ソース領域16とn+型ボディコンタクト領域17とが交互に形成されている。n+型ボディコンタクト領域17は、n−型チャネル領域20に接している。活性領域30は、絶縁層27の表面よりも、トレンチ15の深さ方向に沿って突出量33だけ突出するように形成されている。換言すれば、活性領域30は、トレンチ15の深さ方向に沿って絶縁層27の表面から突出量33だけ突出した突出部34を有している。突出量33は、たとえば25nm〜125nmとされている。突出部34は、トレンチ15の長手方向に沿う両側部に、絶縁層27の表面から立ち上がった一対の立ち上がり側面35と、この一対の立ち上がり側面35の間を結合する天面36とを有していてもよい。図4には、立ち上がり側面35および天面36がほぼ直交している構造が示されているが、実際に作製される半導体装置においては、立ち上がり側面35および天面36の結合部分は、面取り形状(曲面)となる。また、天面36は、上に凸の湾曲面(たとえばほぼ円弧面)となる。立ち上がり側面35および天面36の境界は必ずしも明瞭ではなく、これらは連続した一つの湾曲面(たとえばほぼ円弧面)を形成する場合もある。
密着層41は、活性領域30の突出部34および絶縁層27に接し、これらに対して良好な密着性を有する金属層からなっている。より具体的には、密着層41は、活性領域30との接触部(界面領域)にシリサイドを形成することができる金属層からなっている。このような金属層としては、Ti層、Co層およびNi層を例示することができる。たとえば、膜厚70Å程度のTi層が密着層41を構成していてもよい。
ソース電極4は、ソース領域16およびボディコンタクト領域17に電気的に接続されている。したがって、ソース領域16およびチャネル領域20は同電位に制御されることになる。
密着層41は、20Å以上(より好ましくは40Å以上)の膜厚を有していることが好ましい。これにより、ソース電極4と活性領域30との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。
70Å:メディアン値=14.2mΩ・mm2、標準偏差= 0.3mΩ・mm2
120Å:メディアン値=15.7mΩ・mm2、標準偏差=2.53mΩ・mm2
150Å:メディアン値=15.9mΩ・mm2、標準偏差=3.42mΩ・mm2
280Å:メディアン値=18.9mΩ・mm2、標準偏差=15.7mΩ・mm2
したがって、オン抵抗の低減およびそのばらつきの低減の観点から、密着層41の膜厚は、120Å以下とすることがより好ましく、70Å以下とすることがさらに好ましいことが分かる。
図8Aは、密着層41を膜厚70ÅのTi層で構成した試料(実施例)の切断面を示す走査型電子顕微鏡写真であり、図8Bは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。一方、図9Aは、密着層41を膜厚280ÅのTi層で構成した試料(比較例)の切断面を示す走査型電子顕微鏡写真であり、図9Bは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。図9Aの構成では、活性領域30と密着層41との界面付近にボイドが生じている。図8Aおよび図8Bの構成には、このようなボイドは観測されない。
その後、図10Hに示すように、保護膜54が剥離される。さらに、熱酸化処理が行われることによって、ソース領域16の表面(活性領域の表面)に、熱酸化膜56が形成される。保護膜54の剥離時には、ソース領域16の表面付近のゲート絶縁膜25が同時に剥離される。これによって露出したソース領域16の表面が、熱酸化膜56によって覆われる。
次に、図10Jに示すように、トレンチ15の両端部付近の領域以外において活性領域30(エピタキシャル層2)を露出させるためのエッチングが行われる。すなわち、層間膜57および絶縁層27が選択的にエッチングされ、活性領域30(エピタキシャル層2)が絶縁層27の表面から所定の突出量33だけ突出させられる。これにより、トレンチ15内に埋め込まれた絶縁層27の表面から突出した突出部34が形成されることになる。
その後、図10Lに示すように、表面全体にパッシベーション膜60が形成される。パッシベーション膜60は、たとえば、CVD法で形成された窒化シリコン膜であってもよい。
その後、必要に応じてシリコン基板3を裏面側から研削して薄型化した後に、シリコン基板3の裏面にドレイン電極7が形成される。ドレイン電極7は、たとえばシリコン基板3の表面側から順に、Ti膜、Ni膜、Au膜およびAg膜を積層した積層構造膜からなっていてもよい。
以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、前述の実施形態では、pチャンネル型のMOSFETを例示したけれども、前述の実施形態の場合とは各部の導電型を反転することによって、nチャンネル型のMOSFETを提供できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 エピタキシャル層
3 シリコン基板
4 ソース電極
5 ゲート電極
6 電極膜
7 ドレイン電極
15 トレンチ
16 ソース領域
20 チャネル領域
21 ドレイン領域
25 ゲート絶縁膜
26 ポリシリコンゲート
27 絶縁層
30 活性領域
31 単位セル
32 ピッチ
33 突出量
34 突出部
38 活性領域の幅
40 下地膜
41 密着層
42 バリア層
43 電極本体膜
45 シリサイド
46 膜厚
47 ボイド
Claims (5)
- ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、
前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、
膜厚が150Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む、半導体装置。 - 複数の前記トレンチが所定間隔で形成されており、
隣接する前記トレンチ間の前記活性領域が0.18μm〜0.30μmの幅を有している、請求項1記載の半導体装置。 - 前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、
前記活性領域が前記絶縁層の表面から25nm〜125nmの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している、請求項1または2記載の半導体装置。 - 前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、0.4μm〜0.52μmのピッチで繰り返し形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記密着層を構成する金属層がTi層、Co層またはNi層である、請求項1〜4のいずれか一項に記載の半導体装置。
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