JP3329973B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、主として電力変換用の
集積回路に用いるのに適した横型の半導体装置およびそ
の製造方法に関するものである。
集積回路に用いるのに適した横型の半導体装置およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】最近では、電力変換等に用いるパワー集
積回路の高耐圧化に伴い、集積回路内での素子間を絶縁
層によって完全に分離できるＳＯＩ（silicon-on-insul
ator）構造を有した半導体装置が注目されている。この
種の半導体装置として、図３５、図３６に示すようなラ
テラル二重拡散ＭＯＳＦＥＴ（以下、ＬＤ−ＭＯＳＦＥ
Ｔと略称する）が知られている。図示したＬＤ−ＭＯＳ
ＦＥＴは、シリコンのサブストレート１の上に埋込酸化
膜よりなる絶縁層２を介してＮ型の半導体層３が形成さ
れ、半導体層３の一つの主平面（図の上面）内に、Ｎ型
のソース領域４と、ソース領域４を囲むＰ型のウエル領
域５と、ウエル領域５とは離間したＮ型のドレイン領域
６と、ソース領域４とドレイン領域６との間のチャネル
領域７に結合した絶縁ゲート構造体８とが形成された構
造を有する。
積回路の高耐圧化に伴い、集積回路内での素子間を絶縁
層によって完全に分離できるＳＯＩ（silicon-on-insul
ator）構造を有した半導体装置が注目されている。この
種の半導体装置として、図３５、図３６に示すようなラ
テラル二重拡散ＭＯＳＦＥＴ（以下、ＬＤ−ＭＯＳＦＥ
Ｔと略称する）が知られている。図示したＬＤ−ＭＯＳ
ＦＥＴは、シリコンのサブストレート１の上に埋込酸化
膜よりなる絶縁層２を介してＮ型の半導体層３が形成さ
れ、半導体層３の一つの主平面（図の上面）内に、Ｎ型
のソース領域４と、ソース領域４を囲むＰ型のウエル領
域５と、ウエル領域５とは離間したＮ型のドレイン領域
６と、ソース領域４とドレイン領域６との間のチャネル
領域７に結合した絶縁ゲート構造体８とが形成された構
造を有する。
【０００３】この種のＬＤ−ＭＯＳＦＥＴには、表面電
界の緩和に関する最適条件としてＲＥＳＵＲＦ条件が存
在することが知られている。ＲＥＳＵＲＦ条件は、活性
シリコン層の厚みをｔA [ｃｍ] とドリフト領域濃度を
ｃD [ａｔｍ／ｃｍ3 ] とするときに、ｔA ×ｃD ＝１
×１０12 [ａｔｍ／ｃｍ2 ] と表される。ＲＥＳＵＲＦ
条件が満たされると、ＬＤ−ＭＯＳＦＥＴの活性層内の
電界の局所集中が緩和され、電界は高耐圧に適した分布
になる。しかも、ＲＥＳＵＲＦ条件を満たすように形成
されたＬＤ−ＭＯＳＦＥＴは高耐圧になるだけではな
く、高温でのリークが少なく、他の素子を同一チップ上
に形成するのが容易になるという長所を有している。
界の緩和に関する最適条件としてＲＥＳＵＲＦ条件が存
在することが知られている。ＲＥＳＵＲＦ条件は、活性
シリコン層の厚みをｔA [ｃｍ] とドリフト領域濃度を
ｃD [ａｔｍ／ｃｍ3 ] とするときに、ｔA ×ｃD ＝１
×１０12 [ａｔｍ／ｃｍ2 ] と表される。ＲＥＳＵＲＦ
条件が満たされると、ＬＤ−ＭＯＳＦＥＴの活性層内の
電界の局所集中が緩和され、電界は高耐圧に適した分布
になる。しかも、ＲＥＳＵＲＦ条件を満たすように形成
されたＬＤ−ＭＯＳＦＥＴは高耐圧になるだけではな
く、高温でのリークが少なく、他の素子を同一チップ上
に形成するのが容易になるという長所を有している。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たＬＤ−ＭＯＳＦＥＴでは、ＲＥＳＵＲＦ条件によって
活性シリコン層の厚みとドリフト領域濃度との関係がト
レードオフになっているものであるから、耐圧を一定と
した場合に、オン抵抗の低減を図るために活性シリコン
層の厚みを大きくしようとするとドリフト領域濃度を小
さくしなければならず、結局はオン抵抗を小さくするこ
とができないのである。しかも、電流通路は図３７に斜
線部で示す領域であって、主平面の近傍にのみ分布する
から、活性シリコン層の厚みを大きくしてもオン抵抗を
低減することができないのである。一方、チャネル領域
７の幅を広げればオン抵抗を低減させることができるの
であるが、素子面積が大きくなるという問題が生じるこ
とになる。
たＬＤ−ＭＯＳＦＥＴでは、ＲＥＳＵＲＦ条件によって
活性シリコン層の厚みとドリフト領域濃度との関係がト
レードオフになっているものであるから、耐圧を一定と
した場合に、オン抵抗の低減を図るために活性シリコン
層の厚みを大きくしようとするとドリフト領域濃度を小
さくしなければならず、結局はオン抵抗を小さくするこ
とができないのである。しかも、電流通路は図３７に斜
線部で示す領域であって、主平面の近傍にのみ分布する
から、活性シリコン層の厚みを大きくしてもオン抵抗を
低減することができないのである。一方、チャネル領域
７の幅を広げればオン抵抗を低減させることができるの
であるが、素子面積が大きくなるという問題が生じるこ
とになる。
【０００５】結局、従来のＬＤ−ＭＯＳＦＥＴでは、耐
圧を維持しつつ素子面積を増大させずにオン抵抗を低減
させることは困難である。本発明は上記事由に鑑みて為
されたものであり、その目的は、耐圧が高くしかも素子
面積が小さいながらもオン抵抗を低減することができる
半導体装置およびその製造方法を提供することにある。
圧を維持しつつ素子面積を増大させずにオン抵抗を低減
させることは困難である。本発明は上記事由に鑑みて為
されたものであり、その目的は、耐圧が高くしかも素子
面積が小さいながらもオン抵抗を低減することができる
半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、サブ
ストレートに絶縁層を介して第１導電型の半導体層を積
層した半導体基板の主平面に沿って互いに離間して形成
された第１導電型のソース領域およびドレイン領域と、
ソース領域を囲むように形成された第２導電型のウエル
領域と、ソース領域とドレイン領域との間のチャネル領
域に結合された絶縁ゲート構造体とを備える横型の半導
体装置において、ソース領域およびウエル領域が半導体
層を主平面から絶縁層まで貫通するように形成され、ソ
ース領域は半導体層の主平面に沿う面内でドレイン領域
との対向面に沿う方向において複数個に分割され、分割
された各ソース領域におけるドレイン領域との対向面に
それぞれ切欠部が形成され、絶縁ゲート構造体が、半導
体層の主平面に沿って形成される部位からソース領域の
切欠部および切欠部に一致する部位でウエル領域に設け
た間隙に挿入される複数個の脚部を延設した形状に形成
されていることを特徴とする。
ストレートに絶縁層を介して第１導電型の半導体層を積
層した半導体基板の主平面に沿って互いに離間して形成
された第１導電型のソース領域およびドレイン領域と、
ソース領域を囲むように形成された第２導電型のウエル
領域と、ソース領域とドレイン領域との間のチャネル領
域に結合された絶縁ゲート構造体とを備える横型の半導
体装置において、ソース領域およびウエル領域が半導体
層を主平面から絶縁層まで貫通するように形成され、ソ
ース領域は半導体層の主平面に沿う面内でドレイン領域
との対向面に沿う方向において複数個に分割され、分割
された各ソース領域におけるドレイン領域との対向面に
それぞれ切欠部が形成され、絶縁ゲート構造体が、半導
体層の主平面に沿って形成される部位からソース領域の
切欠部および切欠部に一致する部位でウエル領域に設け
た間隙に挿入される複数個の脚部を延設した形状に形成
されていることを特徴とする。
【０００７】請求項２の発明は、サブストレートに絶縁
層を介して第１導電型の半導体層を積層した半導体基板
の主平面に沿って互いに離間して形成された第１導電型
のソース領域およびドレイン領域と、ソース領域を囲む
ように形成された第２導電型のウエル領域と、ソース領
域とドレイン領域との間のチャネル領域に結合された絶
縁ゲート構造体とを備える横型の半導体装置において、
ソース領域およびウエル領域が半導体層を主平面から絶
縁層まで貫通するように形成され、ソース領域における
絶縁層との対向面にウエル領域の一部である突部が挿入
される切欠が形成され、ソース領域におけるドレイン領
域との対向面に切欠部が形成され、絶縁ゲート構造体
が、半導体層の主平面に沿って形成される部位からソー
ス領域の切欠部およびウエル領域に設けた間隙に挿入さ
れる複数個の脚部を延設した形状に形成されていること
を特徴とする。
層を介して第１導電型の半導体層を積層した半導体基板
の主平面に沿って互いに離間して形成された第１導電型
のソース領域およびドレイン領域と、ソース領域を囲む
ように形成された第２導電型のウエル領域と、ソース領
域とドレイン領域との間のチャネル領域に結合された絶
縁ゲート構造体とを備える横型の半導体装置において、
ソース領域およびウエル領域が半導体層を主平面から絶
縁層まで貫通するように形成され、ソース領域における
絶縁層との対向面にウエル領域の一部である突部が挿入
される切欠が形成され、ソース領域におけるドレイン領
域との対向面に切欠部が形成され、絶縁ゲート構造体
が、半導体層の主平面に沿って形成される部位からソー
ス領域の切欠部およびウエル領域に設けた間隙に挿入さ
れる複数個の脚部を延設した形状に形成されていること
を特徴とする。
【０００８】請求項３の発明は、サブストレートに絶縁
層を介して第１導電型の半導体層を積層した半導体基板
の主平面に沿って互いに離間して形成された第１導電型
のエミッタ領域および第２導電型のコレクタ領域と、エ
ミッタ領域を囲むように形成された第２導電型のウエル
領域と、エミッタ領域とコレクタ領域との間のチャネル
領域に結合された絶縁ゲート構造体とを備える横型の半
導体装置において、エミッタ領域およびウエル領域が半
導体層を主平面から絶縁層まで貫通するように形成さ
れ、エミッタ領域は半導体層の主平面に沿う面内でコレ
クタ領域との対向面に沿う方向において複数個に分割さ
れ、分割された各エミッタ領域におけるコレクタ領域と
の対向面にそれぞれ切欠部が形成され、絶縁ゲート構造
体が、半導体層の主平面に沿って形成される部位からエ
ミッタ領域の切欠部および切欠部に一致する部位でウエ
ル領域に設けた間隙に挿入される複数個の脚部を延設し
た形状に形成されていることを特徴とする。
層を介して第１導電型の半導体層を積層した半導体基板
の主平面に沿って互いに離間して形成された第１導電型
のエミッタ領域および第２導電型のコレクタ領域と、エ
ミッタ領域を囲むように形成された第２導電型のウエル
領域と、エミッタ領域とコレクタ領域との間のチャネル
領域に結合された絶縁ゲート構造体とを備える横型の半
導体装置において、エミッタ領域およびウエル領域が半
導体層を主平面から絶縁層まで貫通するように形成さ
れ、エミッタ領域は半導体層の主平面に沿う面内でコレ
クタ領域との対向面に沿う方向において複数個に分割さ
れ、分割された各エミッタ領域におけるコレクタ領域と
の対向面にそれぞれ切欠部が形成され、絶縁ゲート構造
体が、半導体層の主平面に沿って形成される部位からエ
ミッタ領域の切欠部および切欠部に一致する部位でウエ
ル領域に設けた間隙に挿入される複数個の脚部を延設し
た形状に形成されていることを特徴とする。
【０００９】請求項４の発明は、サブストレートに絶縁
層を介して第１導電型の半導体層を積層した半導体基板
の主平面に沿って互いに離間して形成された第１導電型
のエミッタ領域および第２導電型のコレクタ領域と、エ
ミッタ領域を囲むように形成された第２導電型のウエル
領域と、エミッタ領域とコレクタ領域との間のチャネル
領域に結合された絶縁ゲート構造体とを備える横型の半
導体装置において、エミッタ領域およびウエル領域は半
導体層を主平面から絶縁層まで貫通するように形成さ
れ、エミッタ領域における絶縁層との対向面にウェル領
域の一部である突部が挿入される切欠が形成され、エミ
ッタ領域におけるコレクタ領域との対向面に切欠部が形
成され、絶縁ゲート構造体が、半導体層の主平面に沿っ
て形成される部位からエミッタ領域の切欠部および切欠
部に一致する部位でウエル領域に設けた間隙に挿入され
る複数個の脚部を延設した形状に形成されていることを
特徴とする。
層を介して第１導電型の半導体層を積層した半導体基板
の主平面に沿って互いに離間して形成された第１導電型
のエミッタ領域および第２導電型のコレクタ領域と、エ
ミッタ領域を囲むように形成された第２導電型のウエル
領域と、エミッタ領域とコレクタ領域との間のチャネル
領域に結合された絶縁ゲート構造体とを備える横型の半
導体装置において、エミッタ領域およびウエル領域は半
導体層を主平面から絶縁層まで貫通するように形成さ
れ、エミッタ領域における絶縁層との対向面にウェル領
域の一部である突部が挿入される切欠が形成され、エミ
ッタ領域におけるコレクタ領域との対向面に切欠部が形
成され、絶縁ゲート構造体が、半導体層の主平面に沿っ
て形成される部位からエミッタ領域の切欠部および切欠
部に一致する部位でウエル領域に設けた間隙に挿入され
る複数個の脚部を延設した形状に形成されていることを
特徴とする。
【００１０】
【００１１】
【００１２】請求項５の発明は、請求項１ないし請求項
４のいずれか１項に記載の半導体装置を製造するに際し
て、半導体基板の主平面において素子領域を囲む絶縁分
離領域を形成するためのトレンチ溝と、絶縁ゲート構造
体を深さ方向に延長するためのトレンチ溝とを半導体基
板の主平面に同時に形成することを特徴とする。
４のいずれか１項に記載の半導体装置を製造するに際し
て、半導体基板の主平面において素子領域を囲む絶縁分
離領域を形成するためのトレンチ溝と、絶縁ゲート構造
体を深さ方向に延長するためのトレンチ溝とを半導体基
板の主平面に同時に形成することを特徴とする。
【００１３】
【作用】本発明の構成によれば、チャネル領域が半導体
基板の主平面に沿う方向および半導体基板の深さ方向に
延長されるように絶縁ゲート構造体を深さ方向に延長し
ているので、チャネル領域の電流経路が半導体基板の主
平面の近傍だけでなく、半導体基板の比較的深い部分ま
で形成されることになる。その結果、素子面積を増加さ
せることなくオン抵抗を減少させることが可能になる。
また、このような構造を採用しても電界の集中する部位
に変化はないから、ＲＥＳＵＲＦ条件を満たすようにす
れば、十分な耐圧を得ることができる。
基板の主平面に沿う方向および半導体基板の深さ方向に
延長されるように絶縁ゲート構造体を深さ方向に延長し
ているので、チャネル領域の電流経路が半導体基板の主
平面の近傍だけでなく、半導体基板の比較的深い部分ま
で形成されることになる。その結果、素子面積を増加さ
せることなくオン抵抗を減少させることが可能になる。
また、このような構造を採用しても電界の集中する部位
に変化はないから、ＲＥＳＵＲＦ条件を満たすようにす
れば、十分な耐圧を得ることができる。
【００１４】しかも、請求項１、２、３、４の発明の構
成によれば、ソース領域ないしエミッタ領域と絶縁ゲー
ト領域とが半導体基板の主平面から絶縁層まで到達する
から、半導体基板において絶縁層の上に形成した半導体
層の厚み方向のほぼ全域をチャネル領域として利用でき
ることになり、オン抵抗を大幅に低減できることにな
る。
成によれば、ソース領域ないしエミッタ領域と絶縁ゲー
ト領域とが半導体基板の主平面から絶縁層まで到達する
から、半導体基板において絶縁層の上に形成した半導体
層の厚み方向のほぼ全域をチャネル領域として利用でき
ることになり、オン抵抗を大幅に低減できることにな
る。
【００１５】また、請求項２、４の発明の構成によれ
ば、半導体基板の主平面の近傍ではソース領域ないしエ
ミッタ領域が分割されることがなく、請求項１、３の発
明の構成に比較してオン抵抗を一層低減することができ
る。請求項５の発明の方法を採用すれば、絶縁分離領域
と絶縁ゲート構造体とに必要なトレンチ溝を同時に形成
することができ、工程の削減につながる。
ば、半導体基板の主平面の近傍ではソース領域ないしエ
ミッタ領域が分割されることがなく、請求項１、３の発
明の構成に比較してオン抵抗を一層低減することができ
る。請求項５の発明の方法を採用すれば、絶縁分離領域
と絶縁ゲート構造体とに必要なトレンチ溝を同時に形成
することができ、工程の削減につながる。
【００１６】
【実施例】（実施例１） 本実施例ではＬＤ−ＭＯＳＦＥＴを例示する。図１ない
し図６に示すように、従来構成との主な相違点は、ソー
ス領域４とウエル領域５と絶縁ゲート構造体８との形状
にある。すなわち、サブストレート１の上に絶縁層２を
介してＮ型の半導体層３を形成した点は従来構成と同様
であって、ソース領域４は絶縁層２に到達するように半
導体層３を厚み方向に貫通して形成されている。ソース
領域４は半導体層３の幅方向（図のＸ方向）において複
数個（ここでは２個）に分割されており、各ソース領域
４におけるドレイン領域６との対向面には切欠部４ａが
それぞれ形成されている。また、ソース領域４を囲むＰ
型のウエル領域５も半導体層３の厚み方向に貫通して絶
縁層２に到達するように形成されている。ウエル領域５
は、図３に示す水平断面（ＸＹ平面に平行な断面）によ
って明らかなように、複数個（ここでは３個）に分割さ
れており、分割された各ウエル領域５の間にソース領域
４が挟まれる。各ウエル領域５の間に形成される間隙５
ａの位置はソース領域４の切欠部４ａに一致している。
絶縁ゲート構造体８は、半導体層３の主平面に沿って形
成される部位からソース領域４の切欠部４ａおよび各ウ
エル領域５の間隙５ａに挿入される複数個（ここでは２
個）の脚部８ａを延設した形状になっている。ここにお
いて、ソース領域４にはソース電極４ｂが電気的に接続
され、ドレイン領域６にはドレイン電極６ｂが電気的に
接続されている。
し図６に示すように、従来構成との主な相違点は、ソー
ス領域４とウエル領域５と絶縁ゲート構造体８との形状
にある。すなわち、サブストレート１の上に絶縁層２を
介してＮ型の半導体層３を形成した点は従来構成と同様
であって、ソース領域４は絶縁層２に到達するように半
導体層３を厚み方向に貫通して形成されている。ソース
領域４は半導体層３の幅方向（図のＸ方向）において複
数個（ここでは２個）に分割されており、各ソース領域
４におけるドレイン領域６との対向面には切欠部４ａが
それぞれ形成されている。また、ソース領域４を囲むＰ
型のウエル領域５も半導体層３の厚み方向に貫通して絶
縁層２に到達するように形成されている。ウエル領域５
は、図３に示す水平断面（ＸＹ平面に平行な断面）によ
って明らかなように、複数個（ここでは３個）に分割さ
れており、分割された各ウエル領域５の間にソース領域
４が挟まれる。各ウエル領域５の間に形成される間隙５
ａの位置はソース領域４の切欠部４ａに一致している。
絶縁ゲート構造体８は、半導体層３の主平面に沿って形
成される部位からソース領域４の切欠部４ａおよび各ウ
エル領域５の間隙５ａに挿入される複数個（ここでは２
個）の脚部８ａを延設した形状になっている。ここにお
いて、ソース領域４にはソース電極４ｂが電気的に接続
され、ドレイン領域６にはドレイン電極６ｂが電気的に
接続されている。
【００１７】上記構成によれば、図２に示す縦断面（Ｘ
Ｚ平面に平行な断面）によって明らかなように、チャネ
ル領域７が主平面の近傍だけではなく絶縁層２の近傍ま
で形成されるから、素子の厚み方向（Ｚ方向）のほぼ全
域に電流通路を形成することができる。つまり、電流通
路は図７に斜線部で示す領域となる。その結果、素子面
積を増加させることなくチャネル領域７の幅を大きくす
ることができ、オン抵抗を低減することができる。ま
た、電界の集中するウエル領域５およびドレイン領域６
の構造は従来と同様であるから、ＲＥＳＵＲＦ条件を満
たすようにすれば、同程度の耐圧を得ることができる。
すなわち、耐圧を維持し素子面積を増加させることなく
オン抵抗を低減することができるのである。
Ｚ平面に平行な断面）によって明らかなように、チャネ
ル領域７が主平面の近傍だけではなく絶縁層２の近傍ま
で形成されるから、素子の厚み方向（Ｚ方向）のほぼ全
域に電流通路を形成することができる。つまり、電流通
路は図７に斜線部で示す領域となる。その結果、素子面
積を増加させることなくチャネル領域７の幅を大きくす
ることができ、オン抵抗を低減することができる。ま
た、電界の集中するウエル領域５およびドレイン領域６
の構造は従来と同様であるから、ＲＥＳＵＲＦ条件を満
たすようにすれば、同程度の耐圧を得ることができる。
すなわち、耐圧を維持し素子面積を増加させることなく
オン抵抗を低減することができるのである。
【００１８】（実施例２）本実施例は実施例１と同様の
構成を有したＬＤ−ＭＯＳＦＥＴであって、図８ないし
図１０に示すように、ソース電極４ｂを主平面に沿って
配置した点のみが実施例１と相違する。この構成を採用
することによって、実施例１に比較して素子面積を一層
低減することができる。他の構成は実施例１と同様であ
る。
構成を有したＬＤ−ＭＯＳＦＥＴであって、図８ないし
図１０に示すように、ソース電極４ｂを主平面に沿って
配置した点のみが実施例１と相違する。この構成を採用
することによって、実施例１に比較して素子面積を一層
低減することができる。他の構成は実施例１と同様であ
る。
【００１９】（実施例３）本実施例もＬＤ−ＭＯＳＦＥ
Ｔに関するものであって、図１１ないし図１６に示すよ
うに、ソース領域４とウエル領域５との形状が異なるも
のである。すなわち、実施例１ではソース領域４を２分
割していたが、本実施例ではソース領域４における主平
面側の部位を連結した形状としてある。すなわち、従来
例で示した構成のソース領域４の下部において、幅方向
（Ｘ方向）の両端部と中央部との３か所に切欠４ｃを形
成している。ウエル領域５は実施例１と同様に３分割し
ているが、分割した各ウエル領域５の一部にそれぞれ突
部５ｃを形成し、突部５ｃを切欠４ｃに挿入することに
よって、ウエル領域５の一部をソース領域４と絶縁層２
との間に挿入する形としてある。他の構成は実施例１と
同様である。
Ｔに関するものであって、図１１ないし図１６に示すよ
うに、ソース領域４とウエル領域５との形状が異なるも
のである。すなわち、実施例１ではソース領域４を２分
割していたが、本実施例ではソース領域４における主平
面側の部位を連結した形状としてある。すなわち、従来
例で示した構成のソース領域４の下部において、幅方向
（Ｘ方向）の両端部と中央部との３か所に切欠４ｃを形
成している。ウエル領域５は実施例１と同様に３分割し
ているが、分割した各ウエル領域５の一部にそれぞれ突
部５ｃを形成し、突部５ｃを切欠４ｃに挿入することに
よって、ウエル領域５の一部をソース領域４と絶縁層２
との間に挿入する形としてある。他の構成は実施例１と
同様である。
【００２０】本実施例の構造では、図１２に示すよう
に、チャネル領域７が主平面付近だけではなく絶縁層２
の近傍まで形成されるから、素子の厚み方向の略全域に
わたって電流通路を確保することができ、結果的に耐圧
を低下させず素子面積を増加させることなくオン抵抗を
低減することができる。加えて、絶縁ゲート構造体８と
ソース領域４との隣接部分が連続的に分布するように構
成されているから、主平面に沿って形成されているチャ
ネル領域７がウエル領域５によって分断されることがな
く、連続的にチャネル領域７を形成することができるこ
とによりオン抵抗を一層低減できることになる。本実施
例における電流通路を図１７に斜線部で示す。
に、チャネル領域７が主平面付近だけではなく絶縁層２
の近傍まで形成されるから、素子の厚み方向の略全域に
わたって電流通路を確保することができ、結果的に耐圧
を低下させず素子面積を増加させることなくオン抵抗を
低減することができる。加えて、絶縁ゲート構造体８と
ソース領域４との隣接部分が連続的に分布するように構
成されているから、主平面に沿って形成されているチャ
ネル領域７がウエル領域５によって分断されることがな
く、連続的にチャネル領域７を形成することができるこ
とによりオン抵抗を一層低減できることになる。本実施
例における電流通路を図１７に斜線部で示す。
【００２１】（実施例４）本実施例は、図１８ないし図
２０に示すように、ソース電極４ｂを主平面に沿って形
成した点のみが実施例３と相違し、他の構成については
実施例３と同様である。 （実施例５）本実施例は、ラテラル絶縁ゲートバイポー
ラトランジスタ（以下、Ｌ−ＩＧＢＴと略称する）を示
し、図２１ないし図２３のように、ＬＤ−ＭＯＳＦＥＴ
と類似した構成を有している。すなわち、サブストレー
ト１の上には絶縁層２を介して半導体層３が形成され、
半導体層３にはＮ型のエミッタ領域４′が主平面から絶
縁層２まで貫通するように形成される。エミッタ領域
４′は実施例１と同様に２分割され、各エミッタ領域
４′はＰ型のウエル領域５で囲まれる。半導体層３には
ウエル領域５から離間してＰ型のコレクタ領域６′が形
成される。半導体層３の厚み内でエミッタ領域４′とウ
エル領域５とに跨がる一面にはエミッタ電極４ｂ′が形
成され、コレクタ領域６′には主平面に沿ってコレクタ
電極６ｂ′が形成される。絶縁ゲート構造体８について
は実施例１と同様に形成される。要するに、実施例１と
の相違点は、Ｎ型のドレイン領域６に代えてＰ型のコレ
クタ領域６′を設けた点であって、Ｌ−ＩＧＢＴを構成
しているのである。他の構成および動作は実施例１と同
様である。
２０に示すように、ソース電極４ｂを主平面に沿って形
成した点のみが実施例３と相違し、他の構成については
実施例３と同様である。 （実施例５）本実施例は、ラテラル絶縁ゲートバイポー
ラトランジスタ（以下、Ｌ−ＩＧＢＴと略称する）を示
し、図２１ないし図２３のように、ＬＤ−ＭＯＳＦＥＴ
と類似した構成を有している。すなわち、サブストレー
ト１の上には絶縁層２を介して半導体層３が形成され、
半導体層３にはＮ型のエミッタ領域４′が主平面から絶
縁層２まで貫通するように形成される。エミッタ領域
４′は実施例１と同様に２分割され、各エミッタ領域
４′はＰ型のウエル領域５で囲まれる。半導体層３には
ウエル領域５から離間してＰ型のコレクタ領域６′が形
成される。半導体層３の厚み内でエミッタ領域４′とウ
エル領域５とに跨がる一面にはエミッタ電極４ｂ′が形
成され、コレクタ領域６′には主平面に沿ってコレクタ
電極６ｂ′が形成される。絶縁ゲート構造体８について
は実施例１と同様に形成される。要するに、実施例１と
の相違点は、Ｎ型のドレイン領域６に代えてＰ型のコレ
クタ領域６′を設けた点であって、Ｌ−ＩＧＢＴを構成
しているのである。他の構成および動作は実施例１と同
様である。
【００２２】（実施例６）本実施例では、実施例３と同
様の構成を有したＬ−ＩＧＢＴを示す。すなわち、図２
４ないし図２６に示すように、構造は実施例３に示した
ＬＤ−ＭＯＳＦＥＴと同様である。ただし、ソース領域
４と同様の構成のエミッタ領域４′を備え、Ｎ型のドレ
イン領域６に代えてＰ型のコレクタ領域６′を備える点
が相違する。他の構成は実施例３と同様であって、実施
例３におけるソース電極４ｂがエミッタ電極４ｂ′とな
り、ドレイン電極６ｂがコレクタ電極６ｂ′として機能
するのである。
様の構成を有したＬ−ＩＧＢＴを示す。すなわち、図２
４ないし図２６に示すように、構造は実施例３に示した
ＬＤ−ＭＯＳＦＥＴと同様である。ただし、ソース領域
４と同様の構成のエミッタ領域４′を備え、Ｎ型のドレ
イン領域６に代えてＰ型のコレクタ領域６′を備える点
が相違する。他の構成は実施例３と同様であって、実施
例３におけるソース電極４ｂがエミッタ電極４ｂ′とな
り、ドレイン電極６ｂがコレクタ電極６ｂ′として機能
するのである。
【００２３】ところで、実施例２に示した半導体装置
は、図２７ないし図３４に示す製造工程で作製すること
ができる。以下に実施例１に示した半導体装置の製造手
順を説明する。この半導体装置を製造するに際しては、
図２７に示すＳＯＩ構造のウエハ１０を用いる。このウ
エハ１０は、サブストレート１に絶縁層２を介してＮ型
の半導体層３を積層した構造を有する。まず、図２８に
示すように、ウエハ１０にフィールド酸化膜１１および
レジスト膜１２を形成しておき、素子間の絶縁分離領域
となる箇所と絶縁ゲート構造体８を形成する箇所とにそ
れぞれトレンチ溝１３，１４をエッチングにより形成す
る。ここにおいて、トレンチ溝１３，１４のエッチング
過程では、レジスト膜１２は必ずしも必要ではない。
は、図２７ないし図３４に示す製造工程で作製すること
ができる。以下に実施例１に示した半導体装置の製造手
順を説明する。この半導体装置を製造するに際しては、
図２７に示すＳＯＩ構造のウエハ１０を用いる。このウ
エハ１０は、サブストレート１に絶縁層２を介してＮ型
の半導体層３を積層した構造を有する。まず、図２８に
示すように、ウエハ１０にフィールド酸化膜１１および
レジスト膜１２を形成しておき、素子間の絶縁分離領域
となる箇所と絶縁ゲート構造体８を形成する箇所とにそ
れぞれトレンチ溝１３，１４をエッチングにより形成す
る。ここにおいて、トレンチ溝１３，１４のエッチング
過程では、レジスト膜１２は必ずしも必要ではない。
【００２４】次に、図２９に示すように、熱酸化処理に
よってトレンチ溝１３，１４の内側に熱酸化膜１５を形
成し、さらにポリシリコン１６を堆積させた後、絶縁分
離領域とんるトレンチ溝１３のポリシリコン１６のみを
残して他のポリシリコン１６を除去する。ここにおい
て、絶縁分離領域となるトレンチ溝１３の中に形成され
る熱酸化膜１５の膜厚は素子間の絶縁分離に要する厚み
よりも大きく形成されるのはもちろんのことである。
よってトレンチ溝１３，１４の内側に熱酸化膜１５を形
成し、さらにポリシリコン１６を堆積させた後、絶縁分
離領域とんるトレンチ溝１３のポリシリコン１６のみを
残して他のポリシリコン１６を除去する。ここにおい
て、絶縁分離領域となるトレンチ溝１３の中に形成され
る熱酸化膜１５の膜厚は素子間の絶縁分離に要する厚み
よりも大きく形成されるのはもちろんのことである。
【００２５】次の過程では、図３０に示すように、絶縁
ゲート構造体８に対応するように形成したトレンチ溝１
４の中のフィールド酸化膜１１を除去した後に、ゲート
酸化膜１７を形成し、絶縁ゲート構造体８となるポリシ
リコン１８を堆積させる。ゲート酸化膜１７はフィール
ド酸化膜１１よりも薄く形成される。その後、図３１に
示すように、主平面にレジスト１９を形成するととも
に、レジスト１９の一部でウエル領域５を形成する部位
に開口部２０を形成し、ウエル領域５となる部位に半導
体層３とは異なる導電型とするための不純物を開口部２
０を通して導入する。その後、熱処理によって不純物を
拡散させる。また、図３２に示すように、レジスト１９
の一部でソース領域４となる部位とドレイン領域６とな
る部位とに開口部２１を形成し、ソース領域４およびド
レイン領域６を半導体層３と同じ導電型とするための不
純物を開口部２１を通して導入し、熱処理によって拡散
させる。
ゲート構造体８に対応するように形成したトレンチ溝１
４の中のフィールド酸化膜１１を除去した後に、ゲート
酸化膜１７を形成し、絶縁ゲート構造体８となるポリシ
リコン１８を堆積させる。ゲート酸化膜１７はフィール
ド酸化膜１１よりも薄く形成される。その後、図３１に
示すように、主平面にレジスト１９を形成するととも
に、レジスト１９の一部でウエル領域５を形成する部位
に開口部２０を形成し、ウエル領域５となる部位に半導
体層３とは異なる導電型とするための不純物を開口部２
０を通して導入する。その後、熱処理によって不純物を
拡散させる。また、図３２に示すように、レジスト１９
の一部でソース領域４となる部位とドレイン領域６とな
る部位とに開口部２１を形成し、ソース領域４およびド
レイン領域６を半導体層３と同じ導電型とするための不
純物を開口部２１を通して導入し、熱処理によって拡散
させる。
【００２６】次に、図３３に示すように、絶縁ゲート構
造体８となる部位のポリシリコン１８に層間絶縁膜２２
を形成し、ソース領域４、ウエル領域５、ドレイン領域
６における金属製のソース電極４ｂ、ドレイン電極６ｂ
とのコンタクトを形成するためのコンタクト窓２３，２
４を層間絶縁膜２２に形成する。最後に、図３４に示す
ように、層間絶縁膜２２の上に金属製の電極を形成し、
ソース電極４ｂ、ドレイン電極６ｂをパターニングす
る。その後、保護膜を形成した後に、ソース電極４ｂ、
ドレイン電極６ｂにボンディングワイヤを接続するため
のボンディング窓を形成すれば、実施例１に示した半導
体装置を形成することができる。
造体８となる部位のポリシリコン１８に層間絶縁膜２２
を形成し、ソース領域４、ウエル領域５、ドレイン領域
６における金属製のソース電極４ｂ、ドレイン電極６ｂ
とのコンタクトを形成するためのコンタクト窓２３，２
４を層間絶縁膜２２に形成する。最後に、図３４に示す
ように、層間絶縁膜２２の上に金属製の電極を形成し、
ソース電極４ｂ、ドレイン電極６ｂをパターニングす
る。その後、保護膜を形成した後に、ソース電極４ｂ、
ドレイン電極６ｂにボンディングワイヤを接続するため
のボンディング窓を形成すれば、実施例１に示した半導
体装置を形成することができる。
【００２７】
【発明の効果】本発明は上述のように、チャネル領域が
半導体基板の主平面に沿う方向および半導体基板の深さ
方向に延長されるように絶縁ゲート構造体を深さ方向に
延長しているので、チャネル領域の電流経路が半導体基
板の主平面の近傍だけでなく、半導体基板の比較的深い
部分まで形成され、その結果、素子面積を増加させるこ
となくオン抵抗を減少させることが可能になるという利
点を有する。また、このような構造を採用しても電界の
集中する部位に変化はないから、ＲＥＳＵＲＦ条件を満
たすようにすれば、十分な耐圧を得ることができる。す
なわち、耐圧が高く素子面積が比較的小さいながらもオ
ン抵抗を小さくすることができるという利点を有する。
半導体基板の主平面に沿う方向および半導体基板の深さ
方向に延長されるように絶縁ゲート構造体を深さ方向に
延長しているので、チャネル領域の電流経路が半導体基
板の主平面の近傍だけでなく、半導体基板の比較的深い
部分まで形成され、その結果、素子面積を増加させるこ
となくオン抵抗を減少させることが可能になるという利
点を有する。また、このような構造を採用しても電界の
集中する部位に変化はないから、ＲＥＳＵＲＦ条件を満
たすようにすれば、十分な耐圧を得ることができる。す
なわち、耐圧が高く素子面積が比較的小さいながらもオ
ン抵抗を小さくすることができるという利点を有する。
【００２８】しかも、請求項１、２、３、４の発明は、
ソース領域ないしエミッタ領域と絶縁ゲート領域とが半
導体基板の主平面から絶縁層まで到達するから、半導体
基板において絶縁層の上に形成した半導体層の厚み方向
のほぼ全域をチャネル領域として利用できることにな
り、オン抵抗を大幅に低減できるという利点を有する。
また、請求項２、４の発明は、半導体基板の主平面の近
傍ではソース領域ないしエミッタ領域が分割されること
がなく、請求項１、３の発明に比較してオン抵抗を一層
低減することができるという利点がある。
ソース領域ないしエミッタ領域と絶縁ゲート領域とが半
導体基板の主平面から絶縁層まで到達するから、半導体
基板において絶縁層の上に形成した半導体層の厚み方向
のほぼ全域をチャネル領域として利用できることにな
り、オン抵抗を大幅に低減できるという利点を有する。
また、請求項２、４の発明は、半導体基板の主平面の近
傍ではソース領域ないしエミッタ領域が分割されること
がなく、請求項１、３の発明に比較してオン抵抗を一層
低減することができるという利点がある。
【００２９】請求項５の発明は、絶縁分離領域と絶縁ゲ
ート構造体とに必要なトレンチ溝を同時に形成すること
ができ、工程の削減につながるという利点がある。
ート構造体とに必要なトレンチ溝を同時に形成すること
ができ、工程の削減につながるという利点がある。
【図１】実施例１を示す斜視図である。
【図２】図１のＸＺ平面に平行な縦断面図である。
【図３】図１のＸＹ平面に平行な水平断面図である。
【図４】実施例１におけるソース領域を示す斜視図であ
る。
る。
【図５】実施例１におけるウエル領域を示す斜視図であ
る。
る。
【図６】実施例１における絶縁ゲート構造体を示す斜視
図である。
図である。
【図７】実施例１における電流経路を示す動作説明図で
ある。
ある。
【図８】実施例２を示す斜視図である。
【図９】図８のＸＺ平面に平行な縦断面図である。
【図１０】図８のＸＹ平面に平行な水平断面図である。
【図１１】実施例３を示す斜視図である。
【図１２】図１１のＸＺ平面に平行な縦断面図である。
【図１３】図１１のＸＹ平面に平行な水平断面図であ
る。
る。
【図１４】実施例３におけるソース領域を示す斜視図で
ある。
ある。
【図１５】実施例３におけるウエル領域を示す斜視図で
ある。
ある。
【図１６】実施例３における絶縁ゲート構造体を示す斜
視図である。
視図である。
【図１７】実施例３における電流経路を示す動作説明図
である。
である。
【図１８】実施例４を示す斜視図である。
【図１９】図１８のＸＺ平面に平行な縦断面図である。
【図２０】図１８のＸＹ平面に平行な水平断面図であ
る。
る。
【図２１】実施例５を示す斜視図である。
【図２２】図２１のＸＺ平面に平行な縦断面図である。
【図２３】図２１のＸＹ平面に平行な水平断面図であ
る。
る。
【図２４】実施例６を示す斜視図である。
【図２５】図２６のＸＺ平面に平行な縦断面図である。
【図２６】図２６のＸＹ平面に平行な水平断面図であ
る。
る。
【図２７】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図２８】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図２９】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図３０】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図３１】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図３２】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図３３】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図３４】実施例２の製造工程を示し、（ａ）は平面
図、（ｂ）は縦断面図である。
図、（ｂ）は縦断面図である。
【図３５】従来例を示す斜視図である。
【図３６】従来例を示す側面図である。
【図３７】従来例における電流経路を示す動作説明図で
ある。
ある。
１ サブストレート ２ 絶縁層 ３ 半導体層 ４ ソース領域 ４′エミッタ領域 ４ｃ 切欠 ４ｃ′切欠 ５ ウエル領域 ５ｃ 突部 ５ｃ′突部 ６ ドレイン領域 ６′コレクタ領域 ７ チャネル領域 ８ 絶縁ゲート構造体 １３ トレンチ溝 １４ トレンチ溝
フロントページの続き (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工 株式会社内 審査官 河本 充雄 (56)参考文献 特開 平５−243561（ＪＰ，Ａ) 特開 平５−136436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (5)
- 【請求項１】 サブストレートに絶縁層を介して第１導
電型の半導体層を積層した半導体基板の主平面に沿って
互いに離間して形成された第１導電型のソース領域およ
びドレイン領域と、ソース領域を囲むように形成された
第２導電型のウエル領域と、ソース領域とドレイン領域
との間のチャネル領域に結合された絶縁ゲート構造体と
を備える横型の半導体装置において、ソース領域および
ウエル領域が半導体層を主平面から絶縁層まで貫通する
ように形成され、ソース領域は半導体層の主平面に沿う
面内でドレイン領域との対向面に沿う方向において複数
個に分割され、分割された各ソース領域におけるドレイ
ン領域との対向面にそれぞれ切欠部が形成され、絶縁ゲ
ート構造体が、半導体層の主平面に沿って形成される部
位からソース領域の切欠部および切欠部に一致する部位
でウエル領域に設けた間隙に挿入される複数個の脚部を
延設した形状に形成されていることを特徴とする半導体
装置。 - 【請求項２】 サブストレートに絶縁層を介して第１導
電型の半導体層を積層した半導体基板の主平面に沿って
互いに離間して形成された第１導電型のソース領域およ
びドレイン領域と、ソース領域を囲むように形成された
第２導電型のウエル領域と、ソース領域とドレイン領域
との間のチャネル領域に結合された絶縁ゲート構造体と
を備える横型の半導体装置において、ソース領域および
ウエル領域が半導体層を主平面から絶縁層まで貫通する
ように形成され、ソース領域における絶縁層との対向面
にウエル領域の一部である突部が挿入される切欠が形成
され、ソース領域におけるドレイン領域との対向面に切
欠部が形成され、絶縁ゲート構造体が、半導体層の主平
面に沿って形成される部位からソース領域の切欠部およ
びウエル領域に設けた間隙に挿入される複数個の脚部を
延設した形状に形成されていることを特徴とする半導体
装置。 - 【請求項３】 サブストレートに絶縁層を介して第１導
電型の半導体層を積層した半導体基板の主平面に沿って
互いに離間して形成された第１導電型のエミッタ領域お
よび第２導電型のコレクタ領域と、エミッタ領域を囲む
ように形成された第２導電型のウエル領域と、エミッタ
領域とコレクタ領域との間のチャネル領域に結合された
絶縁ゲート構造体とを備える横型の半導体装置におい
て、エミ ッタ領域およびウエル領域が半導体層を主平面
から絶縁層まで貫通するように形成され、エミッタ領域
は半導体層の主平面に沿う面内でコレクタ領域との対向
面に沿う方向において複数個に分割され、分割された各
エミッタ領域におけるコレクタ領域との対向面にそれぞ
れ切欠部が形成され、絶縁ゲート構造体が、半導体層の
主平面に沿って形成される部位からエミッタ領域の切欠
部および切欠部に一致する部位でウエル領域に設けた間
隙に挿入される複数個の脚部を延設した形状に形成され
ていることを特徴とする半導体装置。 - 【請求項４】 サブストレートに絶縁層を介して第１導
電型の半導体層を積層した半導体基板の主平面に沿って
互いに離間して形成された第１導電型のエミッタ領域お
よび第２導電型のコレクタ領域と、エミッタ領域を囲む
ように形成された第２導電型のウエル領域と、エミッタ
領域とコレクタ領域との間のチャネル領域に結合された
絶縁ゲート構造体とを備える横型の半導体装置におい
て、エミッタ領域およびウエル領域は半導体層を主平面
から絶縁層まで貫通するように形成され、エミッタ領域
における絶縁層との対向面にウェル領域の一部である突
部が挿入される切欠が形成され、エミッタ領域における
コレクタ領域との対向面に切欠部が形成され、絶縁ゲー
ト構造体が、半導体層の主平面に沿って形成される部位
からエミッタ領域の切欠部および切欠部に一致する部位
でウエル領域に設けた間隙に挿入される複数個の脚部を
延設した形状に形成されていることを特徴とする半導体
装置。 - 【請求項５】 請求項１ないし請求項４のいずれか１項
に記載の半導体装置を製造するに際して、半導体基板の
主平面において素子領域を囲む絶縁分離領域を形成する
ためのトレンチ溝と、絶縁ゲート構造体を深さ方向に延
長するためのトレンチ溝とを半導体基板の主平面に同時
に形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01109895A JP3329973B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01109895A JP3329973B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204195A JPH08204195A (ja) | 1996-08-09 |
| JP3329973B2 true JP3329973B2 (ja) | 2002-09-30 |
Family
ID=11768537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01109895A Expired - Fee Related JP3329973B2 (ja) | 1995-01-26 | 1995-01-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329973B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104299992A (zh) * | 2014-10-23 | 2015-01-21 | 东南大学 | 一种横向沟槽绝缘栅双极型晶体管及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3356162B2 (ja) | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP3528750B2 (ja) | 2000-03-16 | 2004-05-24 | 株式会社デンソー | 半導体装置 |
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| JP6004109B2 (ja) * | 2013-07-19 | 2016-10-05 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
-
1995
- 1995-01-26 JP JP01109895A patent/JP3329973B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104299992A (zh) * | 2014-10-23 | 2015-01-21 | 东南大学 | 一种横向沟槽绝缘栅双极型晶体管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| JPH08204195A (ja) | 1996-08-09 |
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