JP3373534B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3373534B2 JP16189991A JP16189991A JP3373534B2 JP 3373534 B2 JP3373534 B2 JP 3373534B2 JP 16189991 A JP16189991 A JP 16189991A JP 16189991 A JP16189991 A JP 16189991A JP 3373534 B2 JP3373534 B2 JP 3373534B2
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Description

【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、高密度集積化された半
導体記憶装置に関する。
【０００３】
【従来の技術】１トランジスタ／１キャパシタのメモリ
セル構造を持つＤＲＡＭは、素子の微細化によってます
ます高密度集積化がなされている。素子の微細化は主と
して、スケーリング則によって行われる。この素子の微
細化によって、トランスファゲートＭＯＳトランジスタ
のゲート酸化膜は、１ＭＤＲＡＭでは２５nm、１６ＭＤ
ＲＡＭでは１５nm、６４ＭＤＲＡＭでは１０nm、２５６
ＭＤＲＡＭでは７nmというように薄膜化している。この
ゲート酸化膜の薄膜化により、ゲート酸化膜にかかる電
界により経時破壊ＴＤＤＢ（Ｔime Ｄepedent Ｄioxisi
de Ｂreakdown）が大きな問題になっている。
【０００４】ＤＲＡＭのトランスファゲートＭＯＳトラ
ンジスタのゲートに接続されるワード線には、キャパシ
タとビット線間のデータ授受を完全に行うために通常、
電源電位Ｖcc（チップ内部で電源電位を降圧している場
合は内部電源電位Ｖcc1 ）よりも少なくともＭＯＳトラ
ンジスタのしきい値電圧ＶT だけ高い電圧が印加され
る。ＭＯＳトランジスタのゲート酸化膜の膜厚と電源電
位とは、スケーリングによってほぼ比例した状態で小さ
くできるが、しきい値電圧はＤＲＡＭの記憶保持特性を
保証する必要上スケーリングされないから、ワード線に
Ｖcc＋ＶT 以上の昇圧電位を与えなければならないこと
が、高集積化によってＴＤＤＢ寿命を低下させる大きな
原因となっている。
【０００５】より具体的に説明する。従来のＤＲＡＭで
は通常、非選択ワード線は接地電位Ｖssであり、ビット
線およびメモリセルの“Ｌ”レベル電位もＶssである。
この状態でトランスファゲートＭＯＳトランジスタの電
流遮断能力が良くないと、メモリセルの電荷保持特性の
劣化、即ち情報記憶可能時間の低下を引き起こす。この
状態のＭＯＳトランジスタ特性は所謂サブスレッショル
ド特性として知られている。サブスレッショルド特性
は、素子を微細化してゲート酸化膜を薄膜化しても余り
も改善されない。サブスレッショルド特性の改善は、ゲ
ート電位を６０ｍＶ〜７０ｍＶ下げることでリーク電流
を１桁低下させる程度（これを、Ｓファクター６０ｍＶ
〜７０ｍＶという）が物理的限界とされている。したが
って、この状態での電流を十分低下させるためには、Ｍ
ＯＳトランジスタのしきい値電圧を高く設定することが
必要であり、素子の微細化が進んでもしきい値電圧を下
げることができなかった。これによって、トランスファ
ゲートＭＯＳトランジスタのゲート酸化膜にかかる電界
が素子の微細化と共に大きくなり、信頼性が大きな問題
になる。
【０００６】また、トランスファゲートＭＯＳトランジ
スタのサブスレッショルド特性を改善するため、従来よ
り、メモリセルアレイが形成されたｐ型シリコン基板
（またはｐ型ウェル）領域にチャージポンプ回路からな
る基板バイアス回路によって接地電位Ｖssより低い電位
を与えることが行われていた。したがって、ＤＲＡＭ動
作に直接関係しない基板バイアス回路による消費電流が
存在する事も問題である。さらに、ワード線にＶcc＋Ｖ
T 以上の電位を与えなければならないため、特別なワー
ド線昇圧回路を必要とする。
【０００７】なお、非選択ワード線に接地電位Ｖssより
低い負バイアスを与える方式のＤＲＡＭも提案されてい
る（特開昭６４−７６５５８号公報、特開平２−１６８
４９４号公報等）。
【０００８】
【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭでは、高密度集積化によってＴＤＤＢ寿命が大き
な問題になっており、また十分なメモリ特性を保証する
ために基板バイアス回路による消費電流を必要とするこ
と、特別なワード線昇圧回路を必要とすること、等の問
題があった。
【０００９】本発明は上記の点に鑑みなされたもので、
トランスファゲートＭＯＳトランジスタのしきい値電圧
を低くすることを可能にすると共に、ＴＤＤＢ寿命を改
善し、また基板バイアス回路やワード線昇圧回路を用い
ることなく優れた特性を得ることを可能とした半導体記
憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、第１に、互い
に交差して配設されたビット線とワード線、およびこれ
らの交差部に配列形成されたＭＯＳトランジスタとキャ
パシタからなるメモリセルを有するメモリセルアレイ
と、前記ワード線を選択するためのデコーダと、前記デ
コーダにより選択されたワード線に“Ｈ”レベル電位を
与え、非選択のワード線に“Ｌ”レベル電位を与えるワ
ード線駆動回路と、前記ビット線に接続されて前記メモ
リセルから読み出された信号電圧を増幅するビット線セ
ンスアンプとを有する半導体記憶装置において、出力端
子が活性化された前記ビット線センスアンプを介して
“Ｌ”レベル側のビット線に接続されて、前記ワード線
の“Ｌ”レベル電位より高い“Ｌ”レベル電位を発生す
るビット線“Ｌ”レベル電位発生回路を備えたことを特
徴とする。
【００１１】本発明は、第２に、上述のビット線“Ｌ”
レベル電位発生回路に加えて、出力端子が活性化された
前記ビット線センスアンプを介して“Ｈ”レベル側のビ
ット線に接続されて、前記ワード線の“Ｈ”レベル電位
より低い“Ｈ”レベル電位を発生するビット線“Ｈ”レ
ベル電位発生回路を備えたことを特徴とする。
【００１２】本発明は、第３に、上述したビット線
“Ｌ”レベル電位発生回路に加えて、前記ビット線セン
スアンプの活性化初期に一時的に、センスアンプのノー
ドを前記ビット線“Ｌ”レベル電位発生回路から得られ
る“Ｌ”レベル電位より低い電位に接続する手段を備え
たことを特徴とする。
【００１３】本発明は、第４に、上述したビット線
“Ｌ”レベル電位発生回路とビット線“Ｈ”レベル電位
発生回路を有する半導体記憶装置に更に加えて、外部か
ら供給される電源電位の変動を検出する電源変動検出手
段と、この電源変動検出手段により外部電源電位の低下
が検出された時に、これに応じて前記ビット線“Ｈ”レ
ベル電位発生回路の出力電位と前記ビット線“Ｌ”レベ
ル電位発生回路の出力を互いに追随させて低下させると
共に、前記ワード線駆動回路により非選択ワード線に与
えられる“Ｌ”レベル電位を低下させる制御を行う制御
手段とを備えたことを特徴とする。
【００１４】
【作用】本発明による半導体記憶装置では、非選択ワー
ド線の“Ｌ”レベル電位よりビット線の“Ｌ”レベル電
位が高く設定される。換言すれば、非選択ワード線に繋
がるメモリセルにおいて、トランスファゲートＭＯＳト
ランジスタのソース電位がゲート電位より高い状態にな
る。これによって、非選択時のトランスファゲートＭＯ
Ｓトランジスタ電流遮断特性が改善される。そしてトラ
ンスファゲートＭＯＳトランジスタの電流遮断特性が改
善されれば、このトランスファゲートＭＯＳトランジス
タのしきい値電圧を従来より低くできる。例えば、ＭＯ
Ｓトランジスタのチャネル不純物濃度を従来より低くし
て、しきい値電圧を零または負に設定することもでき
る。
【００１５】更に、トランスファゲートＭＯＳトランジ
スタのしきい値低減とチャネル不純物濃度の低減によっ
て、バックバイアス効果も低減して、メモリセルに
“Ｈ”レベルを書き込み際のトランスファゲートＭＯＳ
トランジスタのしきい値も低下する。この結果、選択ワ
ード線に与えられる“Ｈ”レベル電位として格別な昇圧
電位を用いなくても“Ｈ”レベルの書き込みが可能にな
る。ワード線昇圧回路を用いなければ、トランスファゲ
ートＭＯＳトランジスタのゲート酸化膜にかかる電界も
それだけ小さく抑えられるから、ゲート酸化膜の信頼性
が向上し、ＴＤＤＢ寿命の長い半導体記憶装置が得られ
る。
【００１６】
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１８】図１は、本発明の第１の実施例に係るＤＲ
ＡＭの要部構成である。複数のビット線対ＢＬk ，／Ｂ
Ｌk （ｋ＝０，１，…）と複数本のワード線ＷＬj （ｊ
＝０，１，…）が互いに交差して配列されて、それらの
交差部にｎチャネルトランスファゲートＭＯＳトランジ
スタとキャパシタからなるメモリセルＭＣが配設され
て、メモリセルアレイが構成されている。この実施例で
は、メモリセルＭＣのトランスファゲートＭＯＳトラン
ジスタは、しきい値電圧が零または負となるようにチャ
ネル不純物濃度が設定されている。各ワード線ＷＬj の
端部には、ワード線を選択するデコーダ３およびこのデ
コーダ３で選択されたワード線を駆動するワード線駆動
回路２が設けられている。ワード線駆動回路２はこの実
施例では、図２に示すように、“Ｈ”レベル出力がＶBL
H と等しい電源電位Ｖcc、“Ｌ”レベル出力が接地電位
ＶssであるＣＭＯＳインバータにより構成されている。
各ビット線対ＢＬK ，／ＢＬK の端部にはそれぞれ、メ
モリセルＭＣからビット線に読み出された信号電圧を増
幅するビット線センスアンプ１が設けられている。
【００１９】ビット線センスアンプ１は、図３に示すよ
うに、ＰチャネルＭＯＳトランジスタＱ21，Ｑ22からな
るＰＭＯＳセンスアンプＰＳＡと、ｎチャネルＭＯＳト
ランジスタＱ23，Ｑ24からなるＮＭＯＳセンスアンプＮ
ＳＡにより構成されている。ＰＭＯＳセンスアンプＰＳ
Ａの共通ソース線ＳＡＰはｐチャネルの活性化用ＭＯＳ
トランジスタＱ11を介して電源電位Ｖccに接続されてい
る。ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡ
Ｎはｎチャネルの活性化用ＭＯＳトランジスタＱ12を介
して、ビット線“Ｌ”レベル電位発生回路４に接続され
ている。
【００２０】ビット線“Ｌ”レベル電位発生回路４は、
ビット線センスアンプ１が活性化されたときにこれを介
して“Ｌ”レベル側のビット線に出力端子が接続され、
そのビット線に“Ｌ”レベル電位を与える。このビット
線“Ｌ”レベル電位発生回路４から得られるビット線
“Ｌ”レベル電位ＶBLL は、ワード線駆動回路２により
非選択ワード線に与えられる“Ｌ”レベル電位（いまの
場合接地電位Ｖss）よりも高い値に設定されている。
【００２１】ビット線“Ｌ”レベル電位発生回路４の具
体的な構成例は、図４に示されている。ビット線“Ｌ”
レベル電位発生回路４は、抵抗Ｒ1 ，Ｒ2 により構成さ
れる基準電位発生回路４１、ｎチャネルのドライバＭＯ
ＳトランジスタＱ41，Ｑ42と能動負荷を構成するｐチャ
ネルＭＯＳトランジスタＱ43，Ｑ44により構成されるカ
レントミラー型ＣＭＯＳ差動増幅回路４２、および出力
端子Ｎ1 の電位をＭＯＳトランジスタＱ42のゲートに帰
還する抵抗Ｒ3 ，Ｒ4 からなる帰還回路４３により構成
されている。これによりビット線“Ｌ”レベル電位発生
回路４は、基準電位発生回路４１から得られる基準電位
と出力端子Ｎ1 の電位を比較して、出力端子Ｎ1 には接
地電位Ｖssより高いビット線“Ｌ”レベル電位ＶBLL を
出力する。この出力は、制御信号ＳＥＮにより制御され
る活性化用ＭＯＳトランジスタＱ12を介してビット線セ
ンスアンプのＮＭＯＳセンスアンプ側の共通ソース線／
ＳＡＮに供給されることになる。
【００２２】図では省略しているが、この他に通常のＤ
ＲＡＭと同様に、ビット線選択（カラム選択）を行うデ
コーダ、外部アドレスを取り込むアドレスバッファ，外
部入出力端子とデータのやり取りを行うデータ入出力バ
ッファ等が設けられる。
【００２３】この実施例によるＤＲＡＭの動作を次に説
明する。図５は、その動作波形である。デコーダ３によ
り選択されたワード線ＷＬに、ワード線駆動回路２から
“Ｈ”レベル電位＝Ｖccが与えられる。これにより、選
択ワード線ＷＬに沿うメモリセルＭＣの信号電荷がビッ
ト線ＢＬk に読み出される。同時に、図では省略してい
るが、ダミーワード線が選択されてダミーセルのデータ
がダミービット線／ＢＬk に読み出される。いま、読み
出されるデータが“Ｈ”レベルであるとすると、ビット
線対ＢＬk ，／ＢＬk の間に微小電位差が生じる。つい
で、制御信号ＳＥＮ，ＳＥＰによってセンスアンプ活性
化用ＭＯＳトランジスタＱ11，Ｑ12がオンになり、ＰＭ
ＯＳセンスアンプの共通ソース線ＳＡＰはＶccに、ＮＭ
ＯＳセンスアンプの共通ソース線／ＳＡＮはＶBLL に設
定される。これによりビット線センスアンプ１が活性化
されて、ビット線対ＢＬk ，／ＢＬk の電位差が増幅さ
れて、“Ｈ”レベル側のビット線ＢＬk がＶccに、
“Ｌ”レベル側のビット線／ＢＬk がＶBLL にラッチさ
れる。すなわち図３のＰＭＯＳセンスアンプＰＳＡでは
ＭＯＳトランジスタＱ21がオンになって、これを介して
ビット線ＢＬk に電源電位Ｖccが与えられ、ＮＭＯＳセ
ンスアンプＮＳＡではＭＯＳトランジスタＱ24がオンに
なって、これとトランスファゲートＭＯＳトランジスタ
Ｑ26を介してビット線“Ｌ”レベル電位発生回路４の出
力であるＶBLL がビット線／ＢＬk に伝達される。
【００２４】そして、ビット線ＢＬk の“Ｈ”レベルデ
ータは、読み出されたメモリセルのキャパシタにトラン
スファゲートＭＯＳトランジスタを介して再書き込みさ
れる。この時、メモリセルＭＣのトランスファゲートＭ
ＯＳトランジスタのしきい値電圧が零または負に設定さ
れているため、“Ｈ”レベル電位Ｖccが、所謂しきい値
落ちを伴うことなく、そのまま書き込まれることにな
る。
【００２５】読み出されたデータが“Ｌ”レベルの場合
には、ビット線にラッチされる電位は、ビット線“Ｌ”
レベル電位発生回路４から供給される電位ＶBLL であ
り、これがメモリセルに再書き込みされる。
【００２６】この実施例のＤＲＡＭにおいてメモリセル
のトランスファゲートＭＯＳトランジスタのゲート酸化
膜に印加される電圧とメモリセルに蓄積される信号電圧
の関係を、従来の代表的なＤＲＡＭと比較する。この実
施例の場合、メモリセルに蓄えられる信号電圧は、Ｖcc
−ＶBLL である。トランスファゲートＭＯＳトランジス
タのゲート酸化膜に印加される電圧はＶccである。これ
に対して従来方式のＤＲＡＭでは、メモリセルに蓄積さ
れる信号電圧はＶcc−Ｖssである。トランスファゲート
ＭＯＳトランジスタのゲートに印加される電圧はＶcc＋
ＶT(H)＋αである。ここで、αは、メモリセルに“Ｈ”
レベルが書き込まれる際のトランスファゲートＭＯＳト
ランジスタのしきい値電圧ＶT(H)に対するマージンであ
る。しきい値電圧ＶT(H)は、ソース電位がＶccとなるた
めに、バックバイアス効果をＶcc−ＶBBだけ受けてい
る。ここでＶBBは、基板バイアス発生回路から基板に与
えられる基板バイアス電圧である。したがってこの実施
例では、従来方式に比べて、トランスファゲートＭＯＳ
トランジスタのゲート酸化膜に印加される電圧が、従来
方式と比較してＶT(H)分低くなる。これにより、この実
施例では信頼性が向上する。
【００２７】次に、実施例と従来例とでメモリセルに蓄
積される信号電圧が同じとした場合を比較する。従来方
式で、チップ内部で電位Ｖcc1 と電位Ｖssを用いている
とする。このとき従来方式でゲート酸化膜に印加される
電圧は、Ｖcc1 ＋ＶT ＋マージン＝Ｖcc−ＶBLL ＋ＶT
(H)＋マージンである。ここで、ＶBLL は、ワード線非
選択時のトランスファゲートＭＯＳトランジスタのしき
い値電圧ＶT(L)程度である。したがってこの様な信号電
圧一定の条件で比較しても、この実施例の方が従来方式
に比べてゲート酸化膜に印加される電圧は、ＶT(H)−Ｖ
T(L)分低くなる。これにより、やはり信頼性が向上す
る。
【００２８】またこの実施例では、トランスファゲート
ＭＯＳトランジスタのソース電位が最低でもＶBLL にな
るから、その分ＭＯＳトランジスタにはバックバイアス
がかかっている。したがって従来のように、メモリセル
アレイが形成されたｐ型基板（またはｐ型ウェル）に負
バイアスを与えるための基板バイアス発生回路が不要で
あり、ｐ型基板（またはｐ型ウェル）の電位を接地電位
Ｖssにすることができる。さらにワード線昇圧回路も必
要としない。
【００２９】図６は、本発明の第２の実施例のＤＲＡＭ
の要部構成である。先の実施例と対応する部分には先の
実施例と同一符号を付してある。この実施例では、ビッ
ト線“Ｌ”レベル電位発生回路４の他に、ビット線
“Ｈ”レベル電位発生回路５が設けられ、その出力端子
Ｎ2 がＰＭＯＳセンスアンプの活性化用ＭＯＳトランジ
スタＱ11のソースに接続されている。このビット線
“Ｈ”レベル電位発生回路５は、選択ワード線に与えら
れる“Ｈ”レベル電位＝Ｖccよりも低い“Ｈ”レベル電
位をビット線に与えるためのものである。
【００３０】ビット線“Ｈ”レベル電位発生回路５の具
体的な構成例は、図７に示されている。図示のようにビ
ット線“Ｈ”レベル電位発生回路５は、抵抗Ｒ71，Ｒ72
により構成される基準電位発生回路５１、ｐチャネルの
ドライバＭＯＳトランジスタＱ73，Ｑ74と能動負荷を構
成するｎチャネルＭＯＳトランジスタＱ71，Ｑ72により
構成されるカレントミラー型ＣＭＯＳ差動増幅回路５
２、および出力端子Ｎ2の電位をＭＯＳトランジスタＱ7
4のゲートに帰還する抵抗Ｒ73，Ｒ74からなる帰還回路
５３により構成されている。これによりビット線“Ｌ”
レベル電位発生回路５は、電源電位Ｖccよりは低いビッ
ト線“Ｈ”レベル電位ＶBLH を出力する。この出力は、
制御信号ＳＥＰにより制御される活性化用ＭＯＳトラン
ジスタＱ11を介して、ビット線センスアンプ１のＰＭＯ
Ｓセンスアンプ側の共通ソース線ＳＡＰに供給され、ビ
ット線センスアンプ１が活性化されたときに“Ｈ”レベ
ル側ビット線に供給されることになる。
【００３１】図８は、この実施例のＤＲＡＭの動作波形
を、先の実施例の図５に対応させて示している。
【００３２】この実施例によっても先の第１の実施例と
同様の効果が得られる。またこの実施例では、ビット線
“Ｈ”レベル電位ＶBLH が選択ワード線の電位Ｖccより
低く設定されているために、メモリセルのトランスファ
ゲートＭＯＳトランジスタのしきい値電圧を第１の実施
例程に低くしなくても、“Ｈ”レベルビット線の“Ｈ”
レベル電位をそのまま書き込む事ができる。
【００３３】図１の実施例において、ワード線駆動回路
２の部分にワード線昇圧回路を設け、選択ワード線にＶ
cc＋αなる“Ｈ”レベル電位を与えるようにしてもよ
い。その場合の動作波形を、図５に対応させて示すと、
図９のようになる。この様にすれば、第１の実施例の場
合に比較してトランスファゲートＭＯＳトランジスタの
しきい値電圧をそれ程低くすることなく、“Ｈ”レベル
のビット線電位をメモリセルに書き込む事ができる。し
かしこの場合でも、従来方式に比べるとトランスファゲ
ートＭＯＳトランジスタのしきい値電圧を低くして十分
な電流遮断特性を得ることができる。そしてメモリセル
に書き込まれる“Ｌ”レベル電位が従来方式より高くな
るため、ゲート酸化膜にかかる電圧は低くなり、信頼性
は向上する。
【００３４】図１０は、本発明のＤＲＡＭでのトランス
ファゲートＭＯＳトランジスタのしきい値電圧と従来例
のそれとを等しいとした場合に得られるトランスファゲ
ートＭＯＳトランジスタの特性を比較して示している。
すなわち本発明ではゲート電位がソース電位よりＶBLL
だけ低い状態でオフしているから、電流遮断特性が従来
より優れている。そして本発明の場合、従来よりもしき
い値電圧を少なくともＶBLL 分だけ下げても、従来と同
程度の電流遮断特性が得られることになる。
【００３５】次に、図１１を用いて、ビット線“Ｌ”レ
ベル電位ＶBLL とワード線“Ｈ”レベル電位ＶWLH の関
係を定量的に説明する。ここでは、トランスファゲート
ＭＯＳトランジスタのゲート酸化膜の膜厚を７nmとして
いる。図１１の横軸は、ビット線“Ｌ”レベル電位ＶBL
L であり、縦軸はメモリセルにしっかりと“Ｈ”レベル
が書き込むに最低必要なワード線“Ｈ”レベル電位ＶWL
H である。但し、トランスファゲートＭＯＳトランジス
タのチャネル不純物濃度は、ビット線“Ｌ”レベル電位
ＶBLL により変化させている。
【００３６】従来方式では、トランスファゲートＭＯＳ
トランジスタのしきい値電圧に下限がある。それは、サ
ブスレッショルド・スイングＳと許容リーク電流で決ま
る。室温でＳ＝７０ｍＶ／decade、許容リーク電流１０
-15 Ａという典型値を用いると、しきい値電圧の下限
は、約０．６Ｖである。すなわち、しきい値電圧Ｖt を
ドレイン電流１０-6Ａが得られるゲート電圧であると定
義すると、 −log １０-15 −log １０-6＝９ Ｖt ＝９×７０［ｍＶ］＝０．６３ となり、およそ０．６Ｖとなる。
【００３７】ワード線の“Ｌ”レベル電位をＶss＝０Ｖ
とし、ビット線“Ｌ”レベル電位ＶBLL を０Ｖより高く
すれば、従来方式よりしきい値電圧を下げることがで
き、チャネル不純物濃度も下げられる。ワード線“Ｈ”
レベル電位ＶWLH は、“Ｈ”レベルが十分にメモリセル
に書き込めるように、次の式で下限が決まる。
【００３８】ＶWLH ＝ＶBLH ＋Ｖt(0)＋ΔＶt ここで、Ｖt(0)はバックバイアスのかからない０Ｖ書き
込みの場合のしきい値電圧であり、ΔＶt はバックバイ
アス効果分である。
【００３９】ビット線“Ｌ”レベル電位ＶBLL を０Ｖよ
り高くしてチャネル不純物濃度を低くできると、ΔＶt
も小さくなるので、ワード線“Ｈ”レベル電位ＶWLH を
下げることができる。信号量であるＶBLH −ＶBLL が一
定としても、ＶBLL を高くした分だけしきい値電圧Ｖt
(0)を下げられるので、結局ワード線“Ｈ”レベル電位
ＶWLL を下げられる。
【００４０】図１１では、ＶBLL を０Ｖより高くするこ
とで、ワード線“Ｈ”レベル電位ＶWLH をどの程度下げ
られるかが、信号量ＶBLH−ＶBLL をパラメータとして
示されている。従来方式すなわちＶBLL ＝０Ｖにおける
ワード線“Ｈ”レベル電位ＶWLH は、信号量２．０Ｖで
３．１７Ｖ以上でないといけない。ビット線“Ｌ”レベ
ル電位ＶBLL を１Ｖ程度に上げ、信号量ＶBLH −ＶBLL
＝２．０Ｖとすると、ワード線“Ｈ”レベル電位ＶWLH
が２，７Ｖ程度で良いことがわかる。
【００４１】なお、ＶBLL が１Ｖ以上ではＶcc＝３．３
Ｖを仮定した場合、Ｖccmin （＝３Ｖと仮定する）で信
号量を２．０Ｖとることができなくなるので、図では、
この部分を破線で示している。
【００４２】図１１を別の観点から見れば、従来と同じ
ワード線“Ｈ”レベル電位ＶWLL 、すなわち同じ信頼性
を仮定すると、本発明によってより多くの信号量が蓄え
られることが分かる。
【００４３】図１２は、トランスファゲートＭＯＳトラ
ンジスタのチャネル不純物濃度ＮA（／cm3 ）をパラメ
ータとして、ビット線“Ｌ”レベル電位ＶBLL と選択ワ
ード線の“Ｈ”レベル電位ＶWLH の関係を示している。
図の斜線部で回路およびトランジスタを設計すれば、外
部電源電位Ｖcc＝３．３Ｖ±０．３Ｖにおいてワード線
を昇圧することなく信号量２．０Ｖを得ることができ
る。
【００４４】図１３は、本発明の第３の実施例のＤＲＡ
Ｍの要部構成を示す。基本構成は、図１に示した第１の
実施例と同様である。図１の実施例と異なる点は、ビッ
ト線センスアンプ１のＮＭＯＳセンスアンプ側の活性化
用ＭＯＳトランジスタＱ12に並列に、もう一つの活性化
用ＭＯＳトランジスタＱ13が設けられていることであ
る。第１の活性化用ＭＯＳトランジスタＱ12のソースに
は第１の実施例と同様にビット線“Ｌ”レベル電位発生
回路４が設けられている。第２の活性化用ＭＯＳトラン
ジスタＱ13のソースは接地電位に接続されている。この
第２の活性化用ＭＯＳトランジスタＱ13のゲートは、ビ
ット線センスアンプ１の活性化初期に一時的に立ち上が
る制御信号ＳＥＮ2により制御される。
【００４５】ビット線“Ｌ”レベル電位発生回路４は、
基本的に先の実施例と同様のものでよいが、この実施例
では図１４のように構成されている。抵抗Ｒ31，Ｒ32に
よって基準電位発生回路３１が構成されている。ｐチャ
ネルのドライバＭＯＳトランジスタＱ31，Ｑ32とｐチャ
ネル側の電流源トランジスタＱ33、能動負荷を構成する
ｎチャネルのＭＯＳトランジスタＱ34，Ｑ35とｎチャネ
ル側の電流源トランジスタＱ36によりカレントミラー型
ＣＭＯＳ差動増幅回路３２が構成されている。基準電位
発生回路３１の出力端子が一方のドライバＭＯＳトラン
ジスタＱ31のゲートに接続され、他方のドライバＭＯＳ
トランジスタＱ32のゲートが出力端子Ｎ1 に接続されて
いる。そしてゲートがドライバＭＯＳトランジスタＱ31
のドレインに接続され、ドレインが出力端子Ｎ1 に接続
されたｎチャネルＭＯＳトランジスタＱ37が設けられて
いる。
【００４６】このビット線“Ｌ”レベル電位発生回路で
は、基準電位発生回路３１がビット線“Ｌ”レベルの設
計電位を発生し、この設計電位と端子Ｎ1 の電位をカレ
ントミラー型比較回路が比較してトランジスタＱ37を制
御することにより、端子Ｎ1にビット線“Ｌ”レベル電
位ＶBLL を発生する。
【００４７】この実施例のＤＲＡＭの動作を、図１５の
動作波形を参照して説明する。選択されたワード線が立
ち上がってメモリセルデータがビット線対ＢＬ，／ＢＬ
に読み出される。その後、ＰＭＯＳセンスアンプ側の制
御信号ＳＥＰが立ち下がり、ＮＭＯＳセンスアンプ側の
制御信号ＳＥＮ1 が立ち上がってビット線センスアンプ
１が活性化される。このビット線センスアンプ１の活性
化の初期に、図３に示すビット線センスアンプ１のＮＭ
ＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡ
間のトランスファゲートＭＯＳトランジスタＱ25，Ｑ26
の制御クロックφT が“Ｌ”レベルになって、ＮＭＯＳ
センスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡが一
旦切り離される。そしてＮＭＯＳセンスアンプＮＳＡ側
の第２の活性化ＭＯＳトランジスタＱ13の制御信号ＳＥ
Ｎ1 が立ち上がる。
【００４８】これにより、ＮＭＯＳセンスアンプＮＳＡ
の共通ソース線／ＳＡＮが接地されて、ビット線ＢＬk
，／ＢＬk の微小電位差が与えられていたＮＭＯＳセ
ンスアンプＮＳＡのノードＢＬk ′，／ＢＬk ′の電位
差が増幅され、“Ｌ”レベル側のノード（図１５の場合
ノード／ＢＬk′）が、ビット線“Ｌ”レベル電位より
低いおよそ０Ｖまで下がる。
【００４９】その後、制御信号ＳＥＮ2 が“Ｌ”レベル
に戻って第２の活性化用ＭＯＳトランジスタＱ13はオフ
になり、制御信号φT が“Ｈ”レベルになってＮＭＯＳ
センスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡが再
び接続されて、“Ｈ”レベル側ビット線ＢＬk がＰＭＯ
ＳセンスアンプＰＳＡにより電源電位Ｖccまで引き上げ
られる。“Ｌ”レベル側ビット線／ＢＬK は、第１の実
施例と同様に、ビット線“Ｌ”レベル電位発生回路４か
ら得られる“Ｌ”レベル電位ＶBLL に設定される。
【００５０】この実施例によれば、ビット線センスアン
プでの増幅動作が高速化される。これを従来方式と比較
して具体的に説明する。信号量は、従来例と本実施例と
で等しく、Ｖcc1 ＝Ｖcc−ＶBLL であるとし、また（１
／２）Ｖccプリチャージ方式を採用しているとする。こ
の実施例の場合、ビット線プリチャージ電位は、ＶBLL
＋（１／２）Ｖccであり、従来方式では（１／２）Ｖcc
1 である。従来例では、ＮＭＯＳセンスアンプＮＳＡの
共通ソース線／ＳＡＮはプリチャージ電位（１／２）Ｖ
ccから接地電位に向けて引き下げられる。したがってＮ
ＭＯＳセンスアンプの構成トランジスタのゲート・ソー
ス間電圧は最大でも（１／２）Ｖccである。これに対し
てこの実施例では、ＮＭＯＳセンスアンプＮＳＡの共通
ソース線／ＳＡＮを活性化初期に一時的に接地電位Ｖss
まで落とすから、センスアンプ・トランジスタのゲート
・ソース間電圧はＶBLL ＋（１／２）Ｖccと大きくな
る。したがって従来例よりも高速のセンス動作が保証さ
れることになる。
【００５１】その他、ＤＲＡＭの信頼性等に関しては、
この実施例でも先の実施例と同様の効果が得られる。
【００５２】図１６は、第４の実施例のＤＲＡＭの要部
構成である。この実施例は、図１３の実施例に対して更
に、ビット線“Ｈ”レベル電位発生回路５を設けたもの
である。
【００５３】ビット線“Ｈ”レベル電位発生回路５は、
先に説明した第２の実施例のものと基本的に同じもので
よいが、この実施例では、図１７の構成を用いている。
即ち、抵抗Ｒ51，Ｒ52からなる基準電位発生回路７１
と、ｎチャネルのドライバＭＯＳトランジスタＱ51，Ｑ
52、ｎチャネル側の電流源トランジスタＱ52、能動負荷
を構成するｐチャネルのＭＯＳトランジスタＱ54，Ｑ55
とｐチャネル側電流源トランジスタＱ56により構成され
るカレントミラー型ＣＭＯＳ差動増幅回路７２を有す
る。またゲートがドライバＭＯＳトランジスタＱ51のド
レインに接続され、ドレインが出力端子Ｎ1 に接続され
たｐチャネルＭＯＳトランジスタＱ57が設けられてい
る。
【００５４】基準電位発生回路７１は、ビット線“Ｌ”
レベル設計電位を出力し、この電位と端子Ｎ2 の電位を
カレントミラー型比較回路で比較して、トランジスタＱ
57を制御することにより、ビット線“Ｈ”レベル電位Ｖ
BLH を出力する。
【００５５】この実施例のＤＲＡＭの動作波形は図１８
に示されている。基本的に第３の実施例のものと同様で
あり、ビット線センスアンプの活性化初期にＮＭＯＳセ
ンスアンプの共通ソースノードが接地されて、高速のセ
ンス動作が行われる。またこの実施例では、ビット線
“Ｈ”レベル電位発生回路５によって、第２の実施例の
場合と同様、ビット線の“Ｈ”レベル電位がＶccより低
い値に設定されている。
【００５６】従ってこの実施例によれば、第２の実施例
の効果と第３の実施例の効果が併せて得られる。
【００５７】図１９は、本発明の第５の実施例のＤＲＡ
Ｍの要部構成である。この実施例は、第４の実施例の構
成に加えて、ＰＭＯＳセンスアンプの共通ソース線ＳＡ
Ｐに活性化用ｐチャネルＭＯＳトランジスタＱ11と並列
に、もう一つの活性化用ｐチャネルＭＯＳトランジスタ
Ｑ14が設けられている。第１の活性化用ＭＯＳトランジ
スタＱ11のソースはビット線“Ｈ”レベル電位発生回路
５に接続され、第２の活性化用ＭＯＳトランジスタＱ14
のソースは電源電位Ｖccに接続されている。この第２の
活性化用ＭＯＳトランジスタＱ14は、ＮＭＯＳセンスア
ンプの共通ソース線／ＳＡＮの第２の活性化用ＭＯＳト
ランジスタＱ13と同様に、センスアンプ活性化の初期に
一時的に制御信号ＳＥＰ2 により制御されてオンして、
“Ｈ”レベル側ビット線をＶccまで上昇させる働きをす
る。
【００５８】図２０にこの実施例のＤＲＡＭの動作波形
が示されている。その動作は基本的に第４の実施例と同
様である。センス動作の初期に制御信号ＳＥＮ2 が立ち
上がって活性化用ＭＯＳトランジスタＱ13の働きで、Ｎ
ＭＯＳセンスアンプＮＳＡの“Ｌ”レベル側ノードが接
地電位Ｖssまで落ちると同時に、制御信号ＳＥＰ2 が立
ち下がって活性化用ＭＯＳトランジスタＱ14の働きでＰ
ＭＯＳセンスアンプＰＳＡの共通ソース線が電源電位Ｖ
ccまで引き上げられる。
【００５９】従ってこの実施例によれば、“Ｈ”レベル
側ビット線を、ビット線“Ｈ”レベル電位発生回路５に
より制限される電位ＶBLH までリストアするに要する時
間が短縮される。
【００６０】図２１は、図１３に示した第３の実施例の
ＤＲＡＭにおけるビット線“Ｌ”レベル電位ＶBLL とメ
モリセルに蓄えられる信号量の最大値の関係を示してい
る。この実施例のように選択ワード線の電位ＶWLH とビ
ット線“Ｈ”レベル電位ＶBLH が共に電源電位Ｖccであ
る場合、トランスファゲートＭＯＳトランジスタの信頼
性が一定（すなわちＶWLH ＝一定）となり、ビット線
“Ｌ”レベル電位ＶBLLを、従来例での接地電位Ｖssよ
り大きくすることによって、図示のように蓄えられる信
号量を大きくする事ができる。そして、ビット線“Ｌ”
レベル電位ＶBLLを０．７Ｖ程度にすることによって、
最大信号量が得られる。ビット線“Ｌ”レベル電位ＶBL
L が０．７Ｖ以上になると、メモリセルに“Ｈ”レベル
が書き込まれる際のトランスファゲートＭＯＳトランジ
スタのしきい値ＶT(H)をワード線非選択時の電流遮断特
性を劣化させることなく０Ｖ以下にすることができるに
も拘らず、メモリセルに書き込むことのできる電位がＶ
BLH （＝Ｖcc））を越えることがなく一定であるため、
蓄えられる信号量（Ｖcc−ＶBLL ）は減少に転ずる。
【００６１】従ってこのデータから、図１３の実施例の
場合に、信頼性を一定に保ったままメモリセルにＶBLH
（＝Ｖcc）をフルに書き込みたいならば、ＶBLL を０．
７Ｖ以上に設定し、信頼性を一定に保ったまま信号量を
可能な限り大きくしたいならば、ＶBLL を０．７Ｖ程度
に設定する事が重要である。また信号量を一定に保った
まま信頼性を可能な限り向上させたい場合にも、ＶBLL
を０．７Ｖ程度に設定することが重要である。
【００６２】図２２は、メモリセルに蓄えられる信号量
（ＶBLH −ＶBLL ）と初期センス時間の関係を示してい
る。初期センス時間は、センス初期段階にＮＭＯＳセン
スアンプによりビット線対の電位差が十分大きくなるま
での時間であり、具体的にここではビット線対の電位差
が蓄えられる信号量の２０％になるまでの時間としてい
る。図では、ビット線“Ｌ”レベル電位ＶBLL ＝Ｖssで
ある従来例と、ＶBLL＝０．８Ｖの本発明の場合につい
て、ＮＭＯＳセンスアンプのトランジスタのしきい値電
圧をパラメータとして示しているが、ＶBLL が他の値で
ある場合も同様である。
【００６３】２５６ＭＤＲＡＭでは、トランスファゲー
トＭＯＳトランジスタの信頼性を確保するため内部電源
電位は２Ｖ程度まで下がるが、図から明らかなように従
来方式では、／ＳＡＮを接地する本発明の実施例に比べ
てセンス速度が遅くなる。集積度がさらに向上して内部
電源電位をさらに小さくしなければならない場合、従来
例ではセンスすらできなくなる。
【００６４】さらに図２３は、トランスファゲートＭＯ
Ｓトランジスタのにしきい値電圧と初期センス時間の関
係を示している。これは信号量が２Ｖの場合であるが、
他の信号量の場合も同様である。ＭＯＳトランジスタの
しきい値はプロセス条件によって±０．２Ｖ程度の変動
を示すので、従来方式ではセンス速度はプロセス条件に
大きく影響を受けることになる。ビット線“Ｌ”レベル
電位をＶssより高く設定し、かつ初期増幅時に／ＳＡＮ
を接地する本発明により、その悪影響を抑制できること
がわかる。
【００６５】図１３，図１６，図１９等の実施例におい
て、ワード線駆動回路２において、選択ワード線に与え
る“Ｈ”レベル電位をＶccとしたが、これらにＶcc以外
の例えば昇圧電位を用いることも有効である。その場
合、ワード線駆動回路２は、図２４(a) 或いは(b) に示
すように、ＣＭＯＳインバータを構成するｐチャネルＭ
ＯＳトランジスタのソースには、内部で生成された信号
φW （＝ＶWLH ）が入ることになる。
【００６６】図２５は、図１３の実施例において、φW
＝Ｖcc＋αなる昇圧電位を用いた場合の動作波形を図１
５に対応させて示している。この様にワード線昇圧電位
を用いれば、ビット線“Ｈ”レベル電位がＶccであるた
め、図１３の実施例において必要とされる程にトランス
ファゲートＭＯＳトランジスタのしきい値電圧を下げる
ことなく、“Ｈ”レベル電位をメモリセルに書き込むこ
とができる。しかし従来例に比べるとトランスファゲー
トＭＯＳトランジスタのしきい値電圧をさげることがで
き、したがってワード線選択時の“Ｈ”レベル電位ＶWL
H はより低く設定できるから、トランスファゲートＭＯ
Ｓトランジスタのゲート酸化膜にかかる電圧を小さくし
て信頼性向上をはかることができる。
【００６７】図２６，図２７は同様に、それぞれ図１
６，図１９の実施例においてワード線駆動回路２の
“Ｈ”レベル側ワード線電位に昇圧電位を用いた場合の
動作波形を、それぞれ図１８，図２０に対応させて示し
ている。
【００６８】以上の実施例では、チップ内部電源電位を
外部電源電位Ｖccとして説明したが、外部電源電位を降
下した内部電源電位を用いてもよい。また図２４に示し
たワード線駆動回路２において、ワード線“Ｈ”レベル
電位ＶWLH として、Ｖccより昇圧した電位ではなく、Ｖ
ccより低い電位を用いることもできる。
【００６９】図２８は、図１３の実施例のＤＲＡＭにお
いてその様なＶccより低いワード線“Ｈ”レベル電位を
用いた場合の動作波形を、図１５に対応させて示してい
る。これは、“Ｈ”レベルが書き込まれる際のトランス
ファゲートＭＯＳトランジスタのしきい値電圧を負にな
るまで下げることにより実現できる。この場合、トラン
スファゲートＭＯＳトランジスタのゲート酸化膜に印加
される電圧はさらに低くなり、信頼性が一層向上する。
【００７０】同様に、図２９は、図１６の実施例に於い
て、ワード線の“Ｈ”レベル電位ＶWLH をＶccより低い
ビット線“Ｈ”レベル電位ＶBLH に設定した場合の動作
波形を、図１９に対応させて示している。これは、ワー
ド線“Ｈ”レベル電位供給回路としてビット線“Ｈ”レ
ベル電位発生回路５を共用することにより得られる。こ
の場合、図１６の実施例と同じ信頼性を保証しながら、
メモリセルへの“Ｈ”レベル書き込みが出来る。
【００７１】同様に、図３０は、図１９の実施例に於い
て、ワード線の“Ｈ”レベル電位ＶWLH をＶccより低い
ビット線“Ｈ”レベル電位ＶBLH に設定した場合の動作
波形を、図２０に対応させて示している。
【００７２】本発明において、図３１(a) 或いは(b) の
ようなワード線駆動回路２を用いることもできる。これ
は、ワード線“Ｌ”レベル電位を発生するｎチャネルＭ
ＯＳトランジスタのソースを接地電位Ｖssではなく、そ
れより高い電位、例えば図のようにビット線“Ｌ”レベ
ル電位ＶBLLとしたものである。
【００７３】図３２は、図１３の実施例においてこの様
なワード線駆動回路を用いた場合の動作波形を、図１５
に対応させて示している。図のように、ワード線“Ｈ”
レベル電位には昇圧電位φW ＝Ｖcc＋αを用い、ワード
線“Ｌ”レベル電位にはビット線“Ｌ”レベル電位ＶBL
L を用いている。ワード線“Ｌ”レベル電位の発生回路
としては、ビット線“Ｌ”レベル電位発生回路をそのま
ま共用することができる。
【００７４】図３３は、図１６の実施例に於いて、ワー
ド線“Ｌ”レベル電位としてビット線“Ｌ”レベル電位
ＶBLL を用いた場合の動作波形である。ワード線“Ｈ”
レベル電位としてはこの場合Ｖccを用いている。
【００７５】さらに図３４は、図１９の実施例において
同様にワード線“Ｌ”レベル電位としてビット線“Ｌ”
レベル電位ＶBLL を用いた場合の動作波形である。
【００７６】図３５〜図３７は、本発明のＤＲＡＭのビ
ット線“Ｌ”レベル電位発生回路４の配置に着目した具
体的なチップレイアウトの例である。
【００７７】図３５では、チップ１０に図示のようにセ
ルアレイブロック１１1 ，１１2 ，…が配置され、その
セルアレイブロック１１の間にＮＭＯＳセンスアンプの
共通ソース線／ＳＡＮ1 ，／ＳＡＮ2 ，…が配設され
て、これら共通ソース線／ＳＡＮ1 ，／ＳＡＮ2 ，…の
端部にそれぞれビット線“Ｌ”レベル電位発生回路４が
配置されている。
【００７８】図３６では、複数のセルアレイブロック１
１でビット線“Ｌ”レベル電位発生回路４が共用される
例を示している。
【００７９】図３７では、ビット線“Ｌ”レベル電位発
生回路４が、各セルアレイブロック１１毎に設けられる
回路部４1 ，４2 ，…と複数のセルアレイブロック１１
で共用される回路部４0 に分割されて配置される場合を
示している。例えば、増幅時には、各セルアレイブロッ
ク毎に設けられた駆動能力の小さい回路部４1 ，４2，
…のみを用い、それ以外の用途には電流引き抜き能力の
高い共用回路部４0 を活性化して用いるといった使用方
法が可能である。
【００８０】図１６，図１９等の実施例におけるビット
線“Ｈ”レベル電位発生回路５についても、上に述べた
ビット線“Ｌ”レベル電位発生回路４の配置に準じて配
置すればよい。
【００８１】以上の実施例では、ビット線センスアンプ
１として、図３に示すようにＰＭＯＳセンスアンプＰＳ
ＡとＮＭＯＳセンスアンプＮＳＡの間に、制御信号φT
で制御されるトランスファゲートＭＯＳトランジスタが
設けられた構成を用いたが、他のセンスアンプ構成を用
いることもできる。
【００８２】例えば、図３８に示すように、ＰＭＯＳセ
ンスアンプＰＳＡとＮＭＯＳセンスアンプＮＳＡのノー
ドが常に接続された状態として、これとビット線ＢＬk
，／ＢＬk の間にトランスファゲートＭＯＳトランジ
スタＱ61，Ｑ62を設ける構成としてもよい。これによ
り、センス速度をより速くすることができる。この場
合、トランスファゲートＭＯＳトランジスタＱ61，Ｑ62
にｎチャネルＭＯＳトランジスタを用いると、データ転
送にしきい値落ちがあるので注意が必要である。特にビ
ット線“Ｈ”レベル電位がＶccの場合には、制御信号φ
T としてＶcc以上に昇圧した電位を必要とする。これに
対して、図に示すようにトランスファゲートＭＯＳトラ
ンジスタＱ61，Ｑ62にｐチャネルを用いれば、昇圧電位
を用いることなく、確実なデータ転送ができる。そして
初期センス時にＮＭＯＳセンスアンプ側の共通ソース線
／ＳＡＮの引き下げと同時にＰＭＯＳセンスアンプ側共
通ソース線ＳＡＰの引上げを行うことにより、ビット線
対ＢＬk ，／ＢＬk間の電位差が十分大きくなるまでの
時間（初期センス時間）を短縮することができる。
【００８３】さらに、図３９に示すように、ビット線セ
ンスアンプを左右のビット線対で共用する共有センスア
ンプ方式とすれば、チップ面積の縮小が可能である。
【００８４】以上の実施例では、ビット線のプリチャー
ジ電位がビット線“Ｈ”レベル電位とビット線“Ｌ”レ
ベル電位の中間に設定される場合を前提としたが、これ
以外のプリチャージ電位を用いた場合にも本発明は有効
である。更に、ビット線“Ｌ”レベル電位発生回路４で
生成した電位をビット線“Ｌ”レベル電位としてのみ用
いることなく、他の周辺回路の信号として利用すること
もできる。ビット線“Ｈ”レベル電位発生回路５により
得られる電位についても同様である。
【００８５】以上においては、外部電源電位Ｖccが一定
でかつ十分低いという前提で実施例を説明した。外部電
源電位Ｖccが異なる幾つかの使用環境下でＤＲＡＭを使
用する場合には、信頼性とメモリ性能に対する配慮が必
要である。
【００８６】図４０は、ビット線“Ｌ”レベル電位ＶBL
L とビット線“Ｈ”レベル電位ＶBLH の電源電位Ｖcc依
存性との関係でその問題点を示したものである。電源電
位Ｖccが高い環境では、既に述べたようにメモリセルの
トランスファゲートＭＯＳトランジスタのゲート酸化膜
の信頼性が大きな問題になる。これに対して電源電位Ｖ
ccの低い環境で使用すると、ビット線“Ｈ”レベル電位
ＶBLH が必然的に図４１に示すように電源電位Ｖccとも
に低下するので、メモリセルに蓄積される信号量ＶBLH
−ＶBLL が小さくなる。したがってビット線センスアン
プによる安定なセンス動作ができなくなる。
【００８７】図４１は、この様な問題を解決した本発明
の第６の実施例のＤＲＡＭの要部構成である。これは、
先の図１６の実施例の構成を基本として、これに対して
電源電位変動に対する補償手段を組み込んだ実施例であ
る。ビット線“Ｌ”レベル電位発生回路８１およびビッ
ト線“Ｈ”レベル電位発生回路８３がそれぞれ、図１６
のビット線“Ｌ”レベル電位発生回路４およびビット線
“Ｈ”レベル電位発生回路５に対応して、後に説明する
ようにこれらとは異なる構成をもって設けられている。
またこれまでの実施例にはない外部電源電位Ｖccの低下
を検出する電源電位低下検出回路８４が設けられてい
る。この電源電位低下検出回路８４の出力により制御さ
れる駆動回路８５によって駆動されるチャージポンプ回
路８６が設けられている。チャージポンプ回路８６は、
外部電源電位の変動によって出力電位が変動するビット
線“Ｈ”レベル電位発生回路８３の出力を電源として用
いて、ワード線駆動回路２の“Ｌ”レベル電位端子に電
源変動に依存した“Ｌ”レベル電位を与えるものとして
用いられる。ビット線“Ｌ”レベル電位発生回路８１の
基準電位を生成する基準電位発生回路８２も、このチャ
ージポンプ回路８６の出力により制御されるようになっ
ている。またワード線駆動回路２の“Ｌ”レベル電位端
子は、ＭＯＳトランジスタＱ80を介して接地されてお
り、このＭＯＳトランジスタＱ80は電源電位低下検出回
路８４の出力により制御されてオン，オフするようにな
っている。
【００８８】図４２は、図４１のビット線“Ｈ”レベル
電位発生回路８３およびチャージポンプ回路８６の部分
の具体的な構成である。ビット線“Ｈ”レベル電位発生
回路８３は、抵抗Ｒ81とダイオード接続されたｎチャネ
ルＭＯＳトランジスタＱ91により構成された基準電位発
生回路と、比較回路となる演算増幅器ＯＰ、およびｐチ
ャネルＭＯＳトランジスタＱ92と抵抗Ｒ82，Ｒ83の直列
回路により構成されている。基準電位発生回路からはＭ
ＯＳトランジスタＱ91のしきい値電圧ＶTNなる基準電位
が得られ、抵抗Ｒ82，Ｒ83の接続ノードの電位がこれと
比較される。
【００８９】したがってこのビット線“Ｈ”レベル電位
発生回路８３の出力電位ＶBLH は、図４５に示すよう
に、外部電源電位Ｖccがある値以下においては電源電位
Ｖccに比例し、その電源電位以上においては一定の値と
なる。その一定値は、 ＶBLH ＝ＶTN・（Ｒ82＋Ｒ83）／Ｒ82 で表される。
【００９０】この様にしてビット線“Ｈ”レベル電位発
生回路８３からは電源電位変動に依存したビット線
“Ｈ”レベル電位ＶBLH が発生され、これがチャージポ
ンプ回路８６の電源として用いられる。
【００９１】チャージポンプ回路８６は、電荷を蓄積転
送するためのキャパシタＣ、最初のキャパシタに電荷を
汲み上げるポンプの働きをするダイオード接続されたｎ
チャネルＭＯＳトランジスタＱ93、キャパシタＣ間を一
方向に電荷転送するダイオード接続されたｎチャネルＭ
ＯＳトランジスタＱ94，Ｑ95，Ｑ96により構成された周
知のものである。通常接地電位に接続されるＭＯＳトラ
ンジスタＱ93のソースが、ビット線“Ｈ”レベル電位発
生回路８３の出力に接続されており、外部電源電位Ｖcc
の低下がなく、このビット線“Ｈ”レベル電位発生回路
８３の出力電位が一定の間はチャージポンプ回路８６か
らは負の出力は得られない。電源電位Ｖccが低下してこ
の“Ｈ”レベル電位発生回路から得られる出力電位が低
下すると、チャージポンプ回路８６はそれに比例して負
の出力を出せる状態になる。このチャージポンプ回路８
６は、電源電位低下検出回路８４によって検出されたあ
る電源電位以下で動作開始する駆動回路８５から得られ
るクロックφ1 ，φ2 より制御されて、その電源電位以
下に於いて、接地電位より低い、電源電位変動に依存す
るワード線“Ｌ”レベル電位ＶWLL が発生されることに
なる。
【００９２】このようにしてチャージポンプ回路８６か
ら得られるワード線“Ｌ”レベル電位ＶWLL が、図４３
に示すようにワード線駆動回路２を構成するＣＭＯＳイ
ンバータのｎチャネルＭＯＳトランジスタのソース端子
に入力されることになる。
【００９３】これによって、図４５に示すように、ビッ
ト線“Ｈ”レベル電位ＶBLH の変動に追随したワード線
“Ｌ”レベル電位ＶWLL が得られる。すなわち、電源電
位低下によってビット線“Ｈ”レベル電位ＶBLH が低下
した場合には、非選択ワード線に与えられるワード線
“Ｌ”レベル電位ＶWLL もそれに比例して低下する。
【００９４】さらに、ビット線“Ｌ”レベル電位発生回
路８１およびその基準電位発生回路８２もチャージポン
プ回路８６の出力により制御される。ビット線“Ｌ”レ
ベル電位発生回路８１およびその基準電位発生回路８２
の部分の具体的に構成は、図４４に示されている。ビッ
ト線“Ｌ”レベル電位発生回路８１は、基本的には先の
実施例で説明した例えば図１４に示したものと同じであ
り、カレントミラー型ＣＭＯＳ差動増幅回路である。基
準電位発生回路８２は、電源電位変動によらず一定の基
準電位を発生する抵抗Ｒ91とダイオード接続されたｎチ
ャネルＭＯＳトランジスタＱ108 の部分と、電源電位変
動に依存する抵抗Ｒ91とダイオード接続されたｎチャネ
ルＭＯＳトランジスタＱ109 の部分とからなる。すなわ
ち、一方のＭＯＳトランジスタＱ108 のソースは接地さ
れていて、そのドレインからは電源電位変動によらず一
定の基準電位として、ｎチャネルＭＯＳトランジスタＱ
108 のしきい値電圧相当の出力が得られる。もう一方の
ＭＯＳトランジスタＱ109のソースにはチャージポンプ
回路８６から得られるワード線“Ｌ”レベル電位ＶWLL
が入っている。したがってそのしきい値電圧をＶT とし
て、このＭＯＳトランジスタのドレインからは、ＶT ＋
ＶWLL なる電源変動に依存する基準電位が得られる。
【００９５】この様な二種の基準電位が入ることによっ
て、ビット線“Ｌ”レベル電位発生回路８１からは、図
４５に示すように、ある電源電位以上で一定値を示し、
それ以下で電源電位に追随するビット線“Ｌ”レベル電
位ＶBLL が得られる。
【００９６】電源電位低下検出回路８４の具体的構成
は、図４３に示されている。ｎチャネルＭＯＳトランジ
スタからなる能動負荷とｐチャネルＭＯＳトランジスタ
からなるドライバを持つカレントミラー型差動増幅回路
を用い、電源電位変動に依存しない抵抗Ｒ92とＭＯＳト
ランジスタＱ110 からなる基準電位発生回路の出力と、
電源電位変動に依存する抵抗Ｒ93，Ｒ94による基準電位
発生回路の出力を比較して、電源電位Ｖccがある値以上
で“Ｌ”レベル出力を出し、それ以下で“Ｈ”レベル出
力を出す。
【００９７】この電源電位低下検出回路８４の出力が
“Ｌ”レベルのときは、インバータＩＮＶを介してｎチ
ャネルＭＯＳトランジスタＱ80がオン駆動されて、ワー
ド線駆動回路２の“Ｌ”レベル端子は接地された状態と
なる。またこのときチャージポンプ駆動回路８５はオフ
状態となる。
【００９８】電源電位の低下が検出されると、ＭＯＳト
ランジスタＱ80がオフになり、また駆動回路８５からク
ロックパルスが発生されてチャージポンプ回路８６が動
作して、既に述べたように電源電位に依存して変化する
Ｖss以下のワード線“Ｌ”レベル電位ＶWLL が得られ、
また同様に電源電位変動に依存して変化するビット線
“Ｌ”レベル電位ＶBLL が得られることになる。
【００９９】図４６は、この実施例によるＤＲＡＭの動
作波形を示している。
【０１００】以上のようにこの実施例では、ＤＲＡＭの
使用環境に応じて、電源電位が低いところではこれに応
じて低下するビット線“Ｈ”レベル電位ＶBLH に対して
ビット線“Ｌ”レベル電位ＶBLL も低下させ、さらにワ
ード線“Ｌ”レベル電位ＶWLL も低下させることによっ
て、メモリセルに蓄積される信号量ＶBLH −ＶBLL を一
定に保ちかつ電流遮断特性を劣化させないようにでき
る。また電源電位Ｖccが高くなっても、ビット線“Ｈ”
レベル電位ＶBLH はある値でクランプされ、したがって
信頼性も保証される。またこの実施例で用いるチャージ
ポンプ回路は、電源電位が低下した時にのみ動作するの
で、これを設けたことによる消費電力増大の影響は少な
い。
【０１０１】なお、電源電位低下検出回路８４内の基準
電位発生回路の設計やプロセス条件の設定によって、図
４５に示したようにチャージポンプ回路動作開始点を
ａ，ｂ，ｃのようにずらすことができる。動作開始点を
ｂのように小さくすれば、チャージポンプ回路が動作し
ない電源電位範囲が広くなり、それだけ消費電力の低減
が可能になる。
【０１０２】図４７は、図４１の実施例を変形した第７
の実施例のＤＲＡＭの要部構成である。この実施例は、
ビット線“Ｌ”レベル電位発生回路８１用の基準電位発
生回路９１の部分が図４２と異なり、ワード線“Ｌ”レ
ベル電位を発生するチャージポンプ回路９２の部分も若
干図４１の実施例と異なる。
【０１０３】すなわち、ビット線“Ｌ”レベル電位発生
回路８１用の基準電位発生回路９１としてこの実施例で
は、ビット線“Ｈ”レベル電位発生回路８３の出力ＶBL
H を電源として用い、ダイオード接続された３個のｐチ
ャネルＭＯＳトランジスタＱ200 ，Ｑ201 ，Ｑ202 と抵
抗Ｒ100 の直接接続回路によって、ビット線“Ｈ”レベ
ル電位ＶBLH に連動する基準電位を得ている。そしてこ
れを、ビット線“Ｌ”レベル電位発生回路８１に入れる
ことによって、図４９に示すように、ビット線“Ｈ”レ
ベル電位ＶBLH に追随するビット線“Ｌ”レベル電位Ｖ
BLL を得ることができる。
【０１０４】ワード線“Ｌ”レベル電位ＶWLL を発生す
るためのチャージポンプ回路９２は、図４８に示すよう
に、接地電位Ｖssのみを用いて、相補クロックφ1 ，φ
2 により負の電位を発生する通常の構成である。図４２
のチャージポンプ回路と転送段数が異なるがこれは本質
的ではない。電源電位低下検出回路８４が先の実施例の
ようにある値以下の電源電位低下を検出すると、これに
より駆動回路８５が動作開始してクロックを発生し、チ
ャージポンプ回路９２が動作する。このチャージポンプ
回路９２ではポンプの働きをするＭＯＳトランジスタＱ
93のソースは接地電位に固定されているから、一定の負
のワード線“Ｌ”レベル電位ＶWLL を発生する。すなわ
ち先の実施例と異なって、負のワード線“Ｌ”レベル電
位ＶWLL電源電位変動に依存せず、図４９に示すように
一定値である。電源電位低下が検出されない時は、先の
実施例と同様にチャージポンプ回路９２にはクロックが
入力されず、またＭＯＳトランジスタＱ80がオン状態と
なって、ワード線“Ｌ”レベル電位ＶWLL は接地電位Ｖ
ssとなる。
【０１０５】この実施例によっても、外部電源電位によ
らず、メモリセルに蓄積される信号量ＶBLH −ＶBLL が
一定に保たれ、確実なセンス動作が可能になる。またビ
ット線“Ｈ”レベル電位発生回路８３によって、先の実
施例と同様にビット線“Ｈ”レベル電位は所定値以上に
はならないので、選択ワード線に与えるワード線“Ｈ”
レベル電位を高くする必要がなく、したがって信頼性も
保証される。
【０１０６】この実施例の場合も、先の実施例と同様
に、電源電位低下検出回路８４内の基準電位発生回路の
設計やプロセス条件の設定によって、図４９に示したよ
うにチャージポンプ回路動作開始点を、ａ，ｂ，ｃのよ
うに適当に設定することができる。
【０１０７】図５０は、図４７の実施例を僅かに変形し
た第８の実施例のＤＲＡＭの要部構成を示している。こ
の実施例では、ビット線“Ｌ”レベル電位発生回路８１
用の基準電位発生回路回路として、先の実施例と同様の
基準電位発生回路９１の他に、もう一つ基準電位発生回
路９３が併設されている。この基準電位発生回路９３
は、ダイオード接続された一つのｎチャネルＭＯＳトラ
ンジスタＱ204 のみにより構成されている。
【０１０８】この実施例では、二つの基準電位発生回路
９１，９３のうち、より低い方の電位がビット線“Ｌ”
レベル電位ＶBLL となる。したがって、ビット線“Ｌ”
レベル電位ＶBLL が低下し始める点を、図５１に示すａ
点やｂ点のように選択することができる。特に、信号量
ＶBLH −ＶBLL の低下が問題にならない範囲、すなわち
確実なセンス動作が保証される範囲で、ビット線“Ｌ”
レベル電位ＶBLL が低下し始める点を、図５１のｂ点の
ようにできるだけ低く設定し、併せてワード線“Ｌ”レ
ベル電位ＶWLが負になるチャージポンプ回路動作開始点
を低く設定すれば、電源電位が変動した場合にも常にワ
ード線非選択時に必要なトランスファゲートＭＯＳトラ
ンジスタのカットオフ特性が保証され、かつ消費電力の
小さいＤＲＡＭが実現できる。
【０１０９】図５２は、より簡便な本発明の第９の実施
例のＤＲＡＭ構成である。この実施例では、格別のビッ
ト線“Ｌ”レベル電位発生回路はなく、ビット線“Ｌ”
レベル電位は活性化用ＭＯＳトランジスタＱ12によって
接地電位Ｖssに設定される。ビット線“Ｈ”レベル電位
発生回路８３は先の実施例と同じである。またワード線
駆動回路２に対しても先の実施例と同様に、電源変動に
依存しない一定の負のワード線“Ｌ”レベル電位を発生
するチャージポンプ回路９２の出力が供給されている。
ただしチャージポンプ回路９２の駆動回路８５は、電源
電位変動によらず常に制御クロックを発生する。
【０１１０】したがってこの実施例でのビット線“Ｈ”
レベル電位ＶBLH ，ビット線“Ｌ”レベル電位ＶBLL ，
ワード線“Ｌ”レベル電位ＶWLL の電源電位Ｖcc依存性
は、図５３のようになる。
【０１１１】この実施例によれば、ビット線“Ｌ”レベ
ル電位ＶBLL が常に接地電位であって、これまでの実施
例のようなビット線“Ｌ”レベル電位発生回路が要ら
ず、設計が簡便になり、チップサイズも小さくできる。
また非選択ワード線に与えられるワード線“Ｌ”レベル
電位は、チャージポンプ回路によって常に負に設定され
ているため、非選択時のトランスファゲートＭＯＳトラ
ンジスタのゲート・ソース間は必ず逆バイアスとなる。
したがってトランスファゲートＭＯＳトランジスタのし
きい値はこの逆バイアスを考慮して小さいものとする事
ができる。しきい値を低くするためにチャネル不純物濃
度を低くすれば、しきい値の低下とバックバイアス効果
の低減の効果によって、メモリセルに“Ｈ”レベルを書
き込む際のしきい値も十分低いものとなる。この結果、
選択ワード線に与えるワード線“Ｈ”レベル電位を低く
して十分信号電荷の転送が可能になるから、トランスフ
ァゲートＭＯＳトランジスタのゲート酸化膜の信頼性は
向上する。
【０１１２】また、ビット線“Ｌ”レベル電位がこれま
での実施例と異なり接地電位Ｖssに固定されているか
ら、信号量ＶBLH −ＶBLL を十分確保してビット線
“Ｈ”レベル電位ＶBLH を低くすることができ、外部電
源電位Ｖccが低下した時にビット線“Ｈ”レベル電位Ｖ
BLHが低下し始める点をこれまでの実施例より低くする
ことができる。つまり、十分な信号量を確保して確実な
センス動作を保証できる電源電位範囲は広くなるから、
結局電源変動に強いＤＲＡＭが得られる。
【０１１３】図５４は、図４２に示したビット線“Ｈ”
レベル電位発生回路８３の変形例である。図４２に示し
たビット線“Ｈ”レベル機電位発生回路の出力に更に、
ダイオード接続されたｐチャネルＭＯＳトランジスタＱ
205 と抵抗Ｒ201 からなるレベルシフト回路が付加され
ている。
【０１１４】このビット線“Ｈ”レベル電位発生回路に
より得られるビット線“Ｈ”レベル電位ＶBLH の電源電
位依存性は、図５５のようになる。図から明らかによう
に、ビット線“Ｈ”レベル電位ＶBLH は常に電源電位Ｖ
ccより低くなる。ビット線ビット線“Ｈ”レベル電位の
低下に対応してワード線“Ｈ”レベル電位ＶWLH を低く
する事によって、トランスファゲートＭＯＳトランジス
タの信頼性を更に向上させることができる。また内部回
路を工夫して、選択ワード線の“Ｈ”レベル電位ＶWLH
の発生回路をこのビット線“Ｈ”レベル電位発生回路と
共用し、或いは図５４の回路ノードＮ5からワード線
“Ｈ”レベル電位を取り出す等すれば、ワード線“Ｈ”
レベル電位を発生する回路を格別に用意する必要がなく
なり、設計の簡便化やチップサイズの縮小が可能であ
る。
【０１１５】なお以上では、メモリセルのトランスファ
ゲートＭＯＳトランジスタとして専らｎチャネルＭＯＳ
トランジスタを用いた場合を説明したが、本発明はｐチ
ャネルＭＯＳトランジスタを用いた場合にも同様に適用
することができる。
【０１１６】その他本発明はその趣旨を逸脱しない範囲
で種々変形して実施することができる。
【０１１７】
【発明の効果】以上説明したようにに本発明によれば、
ビット線の“Ｌ”レベル電位を非選択ワード線の“Ｌ”
レベル電位より高い値に設定することによって、メモリ
セルのトランスファゲートＭＯＳトランジスタのしきい
値電圧を従来より低くして非選択時の電流遮断特性を向
上させ、またトランスファゲートＭＯＳトランジスタの
ゲート酸化膜にかかる電圧を小さくして信頼性向上を図
った半導体記憶装置を提供する事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＲＡＭの要部構
成を示す図。
【図２】同実施例のワード線駆動回路の構成を示す図。
【図３】同実施例のセンスアンプセンスアンプの構成を
示す図。
【図４】同実施例のビット線“Ｌ”レベル電位発生回路
の構成を示す図。
【図５】同実施例の動作波形を示す図。
【図６】本発明の第２の実施例に係るＤＲＡＭの要部構
成を示す図。
【図７】同実施例のビット線“Ｈ”レベル電位発生回路
部の構成を示す図。
【図８】同実施例の動作波形を示す図。
【図９】図１の実施例においてワード線昇圧回路を用い
た場合の動作波形を示す図。
【図１０】本発明と従来例のトランスファゲートＭＯＳ
トランジスタの特性を示す図。
【図１１】ビット線“Ｌ”レベル電位と必要なワード線
“Ｈ”レベル電位の関係を信号量をパラメータとして示
す図。
【図１２】ビット線“Ｌ”レベル電位と必要なワード線
“Ｈ”レベル電位の関係をチャネル不純物濃度をパラメ
ータとして示す図。
【図１３】本発明の第３の実施例に係るＤＲＡＭの要部
構成を示す図。
【図１４】同実施例のビット線“Ｌ”レベル電位発生回
路の構成を示す図。
【図１５】同実施例の動作波形を示す図。
【図１６】本発明の第４の実施例に係るＤＲＡＭの要部
構成を示す図。
【図１７】同実施例のビット線“Ｈ”レベル電位発生回
路の構成を示す図。
【図１８】同実施例の動作波形を示す図。
【図１９】本発明の第５の実施例に係るＤＲＡＭの要部
構成を示す図。
【図２０】同実施例の動作波形を示す図。
【図２１】メモリセル信号量とビット線“Ｌ”レベル電
位の関係を示す図。
【図２２】初期センス時間と信号量の関係を示す図。
【図２３】初期センス時間とセンスアンプトランジスタ
のしきい値の関係を示す図。
【図２４】ワード線駆動回路の他の構成例を示す図。
【図２５】図１３の実施例にワード線昇圧電位を用いた
場合の動作波形を示す図。
【図２６】図１６の実施例にワード線昇圧電位を用いた
場合の動作波形を示す図。
【図２７】図１９の実施例にワード線昇圧電位を用いた
場合の動作波形を示す図。
【図２８】図１３の実施例にＶccより低いワード線
“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図２９】図１６の実施例にＶccより低いワード線
“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図３０】図１９の実施例にＶccより低いワード線
“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図３１】ワード線駆動回路の他の構成例を示す図。
【図３２】図１３の実施例にＶssより高いＶccより低い
ワード線“Ｌ”レベル電位を用いた場合の動作波形を示
す図。
【図３３】図１６の実施例にＶssより高いワード線
“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３４】図１９の実施例にＶssより高いワード線
“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３５】本発明のチップレイアウト例を示す図。
【図３６】本発明のチップレイアウト例を示す図。
【図３７】本発明のチップレイアウト例を示す図。
【図３８】本発明におけるビット線センスアンプの他の
構成例を示す図。
【図３９】本発明におけるビット線センスアンプの他の
構成例を示す図。
【図４０】ＤＲＡＭの電源電位変動の問題を説明するた
めの図。
【図４１】本発明の第６の実施例のＤＲＡＭの要部構成
を示す図。
【図４２】同実施例のビット線“Ｈ”レベル電位発生回
路およびチャージポンプ回路の構成を示す図。
【図４３】同実施例のワード線駆動回路および電源低下
検出回路の構成を示す図。
【図４４】同実施例のビット線“Ｌ”レベル電位発生回
路の構成を示す図。
【図４５】同実施例の各部電位の電源電位依存性を示す
図。
【図４６】同実施例の動作波形を示す図。
【図４７】本発明の第７の実施例のＤＲＡＭの要部構成
を示す図。
【図４８】同実施例のチャージポンプ回路の構成を示す
図。
【図４９】同実施例の各部電位の電源電位依存性を示す
図。
【図５０】本発明の第８の実施例のＤＲＡＭの要部構成
を示す図。
【図５１】同実施例の各部電位の電源電位依存性を示す
図。
【図５２】本発明の第９の実施例のＤＲＡＭの要部構成
を示す図。
【図５３】同実施例の各部電位の電源電位依存性を示す
図。
【図５４】図４２のビット線“Ｈ”レベル電位発生回路
の変形例を示す図。
【図５５】図５４の回路を用いた時のビット線“Ｈ”レ
ベル電位の電源電位依存性を示す図。
【符号の説明】
ＭＣ…メモリセル、 ＢＬ，／ＢＬ…ビット線、 ＷＬ…ワード線、 １…ビット線センスアンプ、 ２…ワード線駆動回路、 ３…デコーダ、 ４…ビット線“Ｌ”レベル電位発生回路、 ５…ビット線“Ｈ”レベル電位発生回路、 Ｑ11，Ｑ12，Ｑ13，Ｑ14…センスアンプ活性化用ＭＯＳ
トランジスタ、 ８１…ビット線“Ｌ”レベル電位発生回路 ８２…基準電位発生回路、 ８３…ビット線“Ｈ”レベル電位発生回路、 ８４…電源低下検出回路、 ８５…駆動回路、 ８６…チャージポンプ回路、 ９１…基準電位発生回路、 ９２…チャージポンプ回路、 ９３…基準電位発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高島 大三郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】互いに交差して配設されたビット線とワー
    ド線、およびこれらの交差部に配列形成され閾値が零若
    しくは負に設定されたＭＯＳトランジスタとキャパシタ
    からなるメモリセルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に“Ｈ”レベル
    電位を与え、非選択のワード線に“Ｌ”レベル電位を与
    えるワード線駆動回路と、 前記ビット線に接続されて前記メモリセルから読み出さ
    れた信号電圧を増幅するビット線センスアンプと、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｌ”レベル側のビット線に接続され、メモリ
    セルの信号蓄積量が最大となるように、前記ワード線の
    “Ｌ”レベル電位より０．７Ｖ前後高い“Ｌ”レベル電
    位を発生するビット線“Ｌ”レベル電位発生回路と、 を備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】互いに交差して配設されたビット線とワー
    ド線、およびこれらの交差部に配列形成され閾値が零若
    しくは負に設定されたＭＯＳトランジスタとキャパシタ
    からなるメモリセルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に“Ｈ”レベル
    電位を与え、非選択のワード線に“Ｌ”レベル電位を与
    えるワード線駆動回路と、 前記ビット線に接続されて前記メモリセルから読み出さ
    れた信号電圧を増幅するビット線センスアンプと、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｌ”レベル側のビット線に接続され、メモリ
    セルの信号蓄積量が最大となるように、前記ワード線の
    “Ｌ”レベル電位より０．７Ｖ前後高い“Ｌ”レベル電
    位を発生するビット線“Ｌ”レベル電位発生回路と、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｈ”レベル側のビット線に接続される、前記
    ワード線の“Ｈ”レベル電位より低い“Ｈ”レベル電位
    を発生するビット線“Ｈ”レベル電位発生回路と、 を備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】前記ワード線駆動回路により与えられるワ
    ード線の“Ｈ”レベル電位が外部電源電位であることを
    特徴とする請求項１または２に記載の半導体記憶装置。
  4. 【請求項４】互いに交差して配設されたビット線とワー
    ド線、およびこれらの交差部に配列形成され閾値が零若
    しくは負に設定されたＭＯＳトランジスタとキャパシタ
    からなるメモリセルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に“Ｈ”レベル
    電位を与え、非選択のワード線に“Ｌ”レベル電位を与
    えるワード線駆動回路と、 前記ビット線に接続されて前記メモリセルから読み出さ
    れた信号電圧を増幅するビット線センスアンプと、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｌ”レベル側のビット線に接続され、メモリ
    セルの信号蓄積量が最大となるように、前記ワード線の
    “Ｌ”レベル電位より０．７Ｖ前後高い“Ｌ”レベル電
    位を発生するビット線“Ｌ”レベル電位発生回路と、 前記ビット線センスアンプの活性化初期に一時的に、セ
    ンスアンプのノードを前記ビット線“Ｌ”レベル電位発
    生回路から得られる“Ｌ”レベル電位より低い電位に接
    続する手段と、 を備えたことを特徴とする半導体記憶装置。
  5. 【請求項５】互いに交差して配設されたビット線とワー
    ド線、およびこれらの交差部に配列形成された閾値が零
    若しくは負に設定されたＭＯＳトランジスタとキャパシ
    タからなるメモリセルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に“Ｈ”レベル
    電位を与え、非選択のワード線に“Ｌ”レベル電位を与
    えるワード線駆動回路と、 前記ビット線に接続されて前記メモリセルから読み出さ
    れた信号電圧を増幅するビット線センスアンプと、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｌ”レベル側ビット線に接続され、メモリセ
    ルの信号蓄積量が最大となるように、前記ワード線の
    “Ｌ”レベル電位より０．７Ｖ前後高い“Ｌ”レベル電
    位を発生するビット線“Ｌ”レベル電位発生回路と、 前記ビット線センスアンプの活性化初期に一時的に、セ
    ンスアンプのノードを前記ビット線“Ｌ”レベル電位発
    生回路から得られる“Ｌ”レベル電位より低い電位に接
    続する手段と、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｈ”レベル側ビット線に接続される、前記ワ
    ード線の“Ｈ”レベル電位より低い“Ｈ”レベル電位を
    発生するビット線“Ｈ”レベル電位発生回路と、 を備えたことを特徴とする半導体記憶装置。
  6. 【請求項６】互いに交差して配設されたビット線とワー
    ド線、およびこれらの交差部に配列形成され閾値が零若
    しくは負に設定されたＭＯＳトランジスタとキャパシタ
    からなるメモリセルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に“Ｈ”レベル
    電位を与え、非選択のワード線に“Ｌ”レベル電位を与
    えるワード線駆動回路と、 前記ビット線に接続されて前記メモリセルから読み出さ
    れた信号電圧を増幅するビット線センスアンプと、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｌ”レベル側ビット線に接続され、メモリセ
    ルの信号蓄積量が最大となるように、前記ワード線の
    “Ｌ”レベル電位より０．７Ｖ前後高い“Ｌ”レベル電
    位を発生するビット線“Ｌ”レベル電位発生回路と、 前記ビット線センスアンプの活性化初期に一時的に、セ
    ンスアンプのノードを前記ビット線“Ｌ”レベル電位発
    生回路から得られる“Ｌ”レベル電位より低い電位に接
    続する手段と、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｈ”レベル側ビット線に接続される、前記ワ
    ード線の“Ｈ”レベル電位より低い“Ｈ”レベル電位を
    発生するビット線“Ｈ”レベル電位発生回路と、 前記ビット線センスアンプの活性化初期に一時的に、前
    記ビット線を前記ビット線“Ｈ”レベル電位発生回路か
    ら得られる“Ｈ”レベル電位より高い電位に接続する手
    段と、 を備えたことを特徴とする半導体記憶装置。
  7. 【請求項７】互いに交差して配設されたビット線とワー
    ド線、およびこれらの交差部に配列形成され閾値が零若
    しくは負に設定されたＭＯＳトランジスタとキャパシタ
    からなるメモリセルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に“Ｈ”レベル
    電位を与え、非選択のワード線に“Ｌ”レベル電位を与
    えるワード線駆動回路と、 前記ビット線に接続されて前記メモリセルから読み出さ
    れた信号電圧を増幅するビット線センスアンプと、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｌ”レベル側ビット線に接続され、メモリセ
    ルの信号蓄積量が最大となるように、前記ワード線の
    “Ｌ”レベル電位より０．７Ｖ前後高い“Ｌ”レベル電
    位を発生するビット線“Ｌ”レベル電位発生回路と、その 出力端子が、選択された前記ビット線センスアンプ
    を介して“Ｈ”レベル側ビット線に接続される、前記ワ
    ード線の“Ｈ”レベル電位より低い“Ｈ”レベル電位を
    発生するビット線“Ｈ”レベル電位発生回路と、 外部から供給される電源電位の変動を検出する電源変動
    検出手段と、 前記電源変動検出手段により外部電源電位の低下が検出
    された時に、これに応じて前記ビット線“Ｈ”レベル電
    位発生回路の出力電位と前記ビット線“Ｌ”レベル電位
    発生回路の出力を互いに追随させて低下させると共に、
    前記ワード線駆動回路により非選択ワード線に与えられ
    る“Ｌ”レベル電位を低下させる制御を行う制御手段
    と、 を備えたことを特徴とする半導体記憶装置。
  8. 【請求項８】前記メモリセルはダイナミック型メモリセ
    ルであることを特徴とする請求項１乃至請求項７のいず
    れかに記載の半導体記憶装置。
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