JP2614514B2 - ダイナミック・ランダム・アクセス・メモリ - Google Patents

ダイナミック・ランダム・アクセス・メモリ

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック・ランダム・アクセス・メモ
リに関し、特に、動作電源電圧の定格値が低減されても
容易に対処することができるダイナミック・ランダム・
アクセス・メモリに関する。
［従来の技術］ 近年様々な分野で半導体メモリが一般的に用いられて
いる。このような半導体メモリの１つにダイナミック・
ランダム・アクセス・メモリ（以下、DRAMと称す）と呼
ばれる半導体メモリがある。まず従来から用いられてい
るDRAMの構成および動作について説明する。
第12図に従来から用いられているDRAMの読出部の全体
の概略構成の一例を示す。第12図を参照してDRAMは、情
報を記憶するメモリセルが行および列からなるマトリク
ス状に配列されたメモリセルアレイMAと、外部から与え
られる外部アドレスに応答して内部アドレスを発生する
アドレスバッファABと、アドレスバッファABから内部行
アドレスを受け、メモリセルアレイMAのうちの対応の行
を選択するＸデコーダADXと、アドレスバッファABから
内部列アドレスを受け、メモリセルアレイMAの対応の列
を選択するＹデコーダADYとを含む。
アドレスバッファABは、メモリセルアレイMAの行を指
定する行アドレスとメモリセルアレイMAの列を指定する
列アドレスとを時分割的に受け、それぞれ所定のタイミ
ングで内部行アドレスおよび内部列アドレスを発生し、
ＸデコーダADXおよびＹデコーダADYへそれぞれ与える。
外部アドレスにより指定されるメモリセルのデータを
読出すために、ＸデコーダADXからの行アドレスデコー
ド信号により選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプと、ＹデコーダADY
からの列アドレスデコード信号に応答して、選択された
１行のメモリセルのうち対応の列に接続されるメモリセ
ルのデータを出力バッファOBへ伝達する入出力インター
フェイス（I/O）と、入出力インターフェイス（I/O）を
介して伝達されたメモリセルデータをDRAMの外部へ伝達
する出力バッファOBとを含む。
ここで第12図においては、センスアンプと入出力イン
ターフェイス（I/O）とが１つのブロックS1で示され
る。出力バッファOBは、ブロックS1から伝達された読出
データを受けて対応の出力データDoutに変換して出力す
る。
DRAMの各種動作タイミングを制御するための制御信号
を発生するために、制御信号発生系周辺回路CGが設けら
れる。制御信号発生系周辺回路CGは、後に詳述する、プ
リチャージ電位VB、ワード線駆動信号Rn、イコライズ信
号φＥ、プリチャージ信号φＰ、センスアンプ活性化信
号φＳなどを発生する。
DRAMに動作電源電圧を印加するためにパッドPAが設け
られる。パッドPAは外部電源端子に接続され、外部から
印加される動作電源電圧Vccを受け内部動作電源電圧Vcc
を伝達する。なお、半導体チップCH上には、DRAMと外部
装置との接続を与えるためにチップCH周辺に複数のボン
ディングパッドが設けられているが、第12図においては
電源用パッドPAのみが代表的に示される。
第12図に示されるメモリセルアレイおよびそれに関連
の回路の概略構成を第13図に示す。第13図を参照して、
メモリセルアレイMAは、各々がメモリセルアレイMAの１
行を選択するワード線WL1,WL2,…,WLnと、各々がメモリ
セルアレイMAの１列のメモリセルを選択するビット線対
BL0,▲▼,BL1,▲▼、…、BLm,▲▼
を含む。ビット線BL0,▲▼、…、BLm,▲▼
は折返しビット線を構成し、２本のビット線が１つのビ
ット線対を構成する。すなわちビット線BL0,▲▼
が１対のビット線対を構成し、ビット線BL1,▲▼
が１対のビット線対を構成する。以下同様にして、ビッ
ト線BLm,▲▼がビット線対を構成する。
情報を記憶するメモリセル１は、ビット線BL0,▲
▼、…、BLm,▲▼の各々と１本のおきのワード
線との交点に設けられる。すなわち、各ビット線対にお
いては、１本のワード線と１対のビット線のいずれかの
ビット線との交点にメモリセル１が接続される。
ビット線対BL0,▲▼、…、BLm,▲▼の各
々には、DRAMのスタンバイ時に各ビット線の電位を平衡
化し、かつ所定の電位VBにプリチャージするために、プ
リチャージ／イコライズ回路150が設けられる。
選択されたメモリセルのデータを検知し増幅するため
に、ビット線対BL0,▲▼、…、BLm,▲▼の
各々には、センスアンプ50が設けられる。センスアンプ
50は、第１の信号線14および第２の信号線17を介してそ
れぞれ伝達される第１のセンスアンプ駆動信号φＡおよ
び第２のセンスアンプ駆動信号φＢに応答して活性化さ
れ、対応のビット線対の電位差を検出し差動的に増幅す
る。
選択されたメモリセルのデータを出力バッファOB（第
12図参照）へ伝達するために、ビット線対BL0,▲
▼、…、BLm,▲▼の各々に、ＹデコーダADYから
の列アドレスデコード信号に応答してオン状態となり、
対応のビット線対をデータ入出力バスI/O,▲▼へ
接続するトランスファゲートT0,T0′、T1,T1′、Tm,T
m′が設けられる。トランスファゲートT0,T0′はビット
線BL0,▲▼に対して設けられ、トランスファゲー
トT1,T1′はビット線BL1,▲▼に対して設けら
れ、トランスファゲートTm,▲▼はビット線対BL
m,▲▼に対して設けられる。ＹデコーダADYから
の列アドレスデコーダ信号に応答して１対のトランスフ
ァケートがオン状態となり、対応のビット線対がデータ
入出力バスI/O,▲▼へ接続される。センスアンプ
50,トランスファゲートT0,T0′〜Tm,Tm′およびデータ
入出力バスI/O,▲▼が第12図に示すブロックSIに
対応する。
第14図は、第13図に示される構成のうち１対のビット
線対に関連する回路構成を詳細に示す図であり、特にセ
ンスアンプ50を駆動する装置の構成を具体的に示す回路
図である。
第14図を参照して、メモリセル１は、情報を電荷の形
態で記憶するメモリキャパシタ６と、ワード線３上に伝
達されるワード線駆動信号Rnに応答してオン状態とな
り、メモリキャパシタ６をビット線２へ接続する選択ト
ランジスタ５を備える。選択トランジスタ５はｎチャネ
ル絶縁ゲート電界効果トランジスタ（以下、ｎ−FETと
称す）から構成され、そのゲートはワード線３に接続さ
れ、そのソースはビット線２に接続される。メモリキャ
パシタ６の一方電極は記憶ノード４を介して選択トラン
ジスタ５のドレインへ接続され、他方電極は接地電位GN
Dへ接続される。
プリチャージ／イコライズ回路150は、ｎ−FET9,10お
よび12を含む。ｎ−FET9は、プリチャージ信号伝達用信
号線11を介して伝達されるプリチャージ信号φＰに応答
してオン状態となり、プリチャージ電位伝達用信号線８
を介して伝達されるプリチャージ電圧VBをビット線２へ
伝達する。ｎ−FET10は、信号線11を介して伝達される
プリチャージ信号φＰに応答してオン状態となり、信号
線８を介して伝達されるプリチャージ電圧VBをビット線
７へ伝達する。ｎ−FET12は、イコライズ信号伝達用信
号線13を介して伝達されるイコライズ信号φＰに応答し
てオン状態となり、ビット線２およびビット線７を電気
的に短絡してビット線２およびビット線７の電位を平衡
化する。
センスアンプ50は、ｐチャネル絶縁ゲート電界効果ト
ランジスタ（以下、ｐ−FETと称す）15,15と、ｎ−FET1
8,19を含む。センスアンプ50は、CMOS構成のフリップフ
ロップにより構成され、ｐ−FET15,16のゲートとその一
方電極が交差接続され、かつｎ−FET18,19のゲートとそ
の一方電極が交差接続される。ｎ−FET15とｎ−FET18の
一方電極との接続点はビット線２に接続される。ｐ−FE
T16およびｎ−FET19の一方電極との接続点は、ビット線
７へ接続される。ｐ−FET15,16の他方電極はともに第１
のセンスアンプ駆動信号φＡを伝達する信号線14に接続
される。ｎ−FET18,19の他方電極はともに第２のセンス
アンプ駆動信号φＢを伝達する信号線17に接続される。
信号線14と信号線17との間には、信号線14,17の電位
を所定電位VBにプリチャージしかつイコライズするため
に、ｎ−FET26,27および28が設けられる。ｎ−FET26
は、信号線11を介して伝達されるプリチャージ信号φＰ
に応答してオン状態となり、信号線８を介して伝達され
る所定の一定電位のプリチャージ電圧VBを信号線14上へ
伝達する。ｎ−FET27は信号線11を介して伝達されるプ
リチャージ信号φＰに応答してオン状態となり、信号線
８を介して伝達されるプリチャージ電圧VBを信号線17上
へ伝達する。ｎ−FET28は、信号線11を介して伝達され
るプリチャージ信号φＰに応答してオン状態となり、信
号線14,17を電気的に短絡して、信号線14,17は電位を平
衡化する。
センスアンプ50を駆動するために、信号線14と第１の
電源電位供給端子24（第12図に示すパッドPAに対応）と
の間に、第１のセンスアンプ活性化信号▲▼に応答
してオン状態となり、信号線14を第１の電源線31へ接続
するｐ−FET22が設けられる。
同様に、信号線17と第２の電源電位供給端子29との間
に、第２のセンスアンプ活性化信φＳに応答してオン状
態となり、信号線17を第２の電源線30へ接続するｎ−FE
T25が設けられる。
センスアンプ活性化信号▲▼，φＳはそれぞれ信
号入力端子23a,23bを介してｐ−FET22およびｎ−FET25
のゲートへ与えられる。電源端子24,29は、DRAM外部か
ら所定の電位供給を受けるために、DRAMが形成される半
導体チップCH周辺に形成されたボンディングパッドによ
り形成される。端子24はパッドPAに対応する。
ビット線２は寄生容量20を有し、ビット線７は寄生容
量21を有する。
なお、第14図に示す構成においては、図面の煩雑化を
避けるために、１本のワード線３と、このワード線３に
接続されたメモリセル１のみが代表的に示される。ま
た、ビット線2,7および信号線14,17を所定電位にプリチ
ャージするプリチャージ電圧VBは通常動作電源電圧Vcc
の約２分の１の一定の電位に設定される。
第15図は第14図に示す回路構成の動作を示す信号波形
図である。第15図においては、第14図に示すメモリセル
１に論理“1"の情報が記憶されており、この記憶情報
“1"を読出す場合の動作の信号波形が示される。次に、
第14図および第15図を参照してメモリセルデータの読出
動作について説明する。
時刻t0から時刻t1の間のスタンバイ状態においては、
プリチャージ信号φＰおよびイコライズ信号φＥはとも
に“H"レベルにある。このため、ｎ−FET9,10,12および
ｎ−FET26,27,28はすべてオン状態にあり、これにより
ビット線2,7および信号線14,17はそれぞれ所定のプリチ
ャージ電位VB（＝Vcc/2）に保持されている。
時刻t1においてスタンバイ状態が終了し、メモリサイ
クルが始まると、プリチャージ信号φＰおよびイコライ
ズ信号φＥはそれぞれ“L"レベルへ降下する。これによ
りｎ−FET9,10,12,26,27および28はすべてオフ状態とな
る。
時刻t2において、プリチャージ信号φＰおよびイコラ
イズ信号φＥが“L"レベルとなり、ｎ−FET9,10,12,26,
27および28がすべてオフ状態となたとき、第12図にに示
すアドレスバッファABから内部行アドレスがＸデコーダ
ADXへ与えられ、メモリセルアレイMAにおける行選択が
行なわれる。
時刻t3において、選択されたワード線３（第14図に示
すワード線３が選択されたものとする）上にワード線駆
動信号Rnが伝達され、ワード線３の電位が立上がる。こ
れにより、メモリセル１の選択トランジスタ５がオン状
態となり、メモリキャパシタ６がビット線２へ接続され
る。この結果、記憶ノード４に蓄えられていた電荷がビ
ット線２上へ移動し、ビット線２の電位がわずかΔＶ上
昇する。このビット線２の電位上昇ΔＶの値は、メモリ
キャパシタ６の容量値C6とビット線２の寄生容量20の容
量値C20と記憶ノード４の記憶電圧V4とによって決定さ
れ、通常100〜200mVの値となる。
時刻t4において、センスアンプ活性化信号φＳが上昇
し、一方センスアンプ活性化信号▲▼が降下し、ｎ
−FET25およびｐ−FET22がそれぞれオン状態となり、第
１の信号線14および第２の信号線17はそれぞれ第１の電
源線31および第２の電源線30へそれぞれ接続される。こ
れにより、第１の信号線14の電位が上昇し始め、かつ第
２の信号線17の電位が下降し始める。
この第１および第２の信号線14,17の電位の上昇およ
び下降により、ｐ−FET15,16およびｎ−FET18,19からな
るフリップフロップ回路（センスアンプ50）が活性化さ
れ、メモリセルデータのセンス動作を開始し、ビット線
2,7間の微小電位差ΔＶの差動増幅を行なう。ここで、
ビット線７は選択メモリセルが接続されていないので、
ビット線７の電位が時刻t4までプリチャージレベルのVc
c/2のままである。
このセンス動作の場合、ビット線２がΔＶだけ電位上
昇したことにより、ｎ−FET19がオン状態となると、第
２の信号線17の電位下降に伴い、寄生容量21に与えられ
ていた電荷がｎ−FET19を介して第２の信号線17へ放電
されて、時刻t5においてビット線７の電位がほぼ0V程度
になる。
一方、ビット線７の電位下降により、ｐ−FET15がオ
ン状態となり、第１の信号線14上の電位がｐ−FET15を
介してビット線２上へ伝達され、ビット線２の電位がVc
cレベルに上昇する。ビット線２上の電位は選択トラン
ジスタ５を介して記憶ノード４へ伝達され、記憶ノード
４の電位レベルがVcc−VTNとなり、メモリセル１へのデ
ータの再書込みが行なわれる。ここでVTNは選択トラン
ジスタ５のしきい値電圧である。
ビット線2,7上の信号電位の増幅動作が完了し、その
電位がそれぞれ電源電位Vccレベル、接地電位GNDレベル
に確定すると、時刻t8までの間に列デコーダADY（第12
図参照）からのアドレスデコード信号によりメモリセル
アレイの１列が選択され、ビット線2,7がデータ入出力
バスI/O,▲▼（第13図参照）に接続され、メモリ
セル１の情報の読出しが行なわれる。以上がメモリセル
からのデータの読出し、増幅および再書込みまでの動作
である。これらの一連の動作が終了すると、次のメモリ
サイクルに備えてスタンバイ状態に入る。
すなわち、時刻t8において、ワード線駆動信号Rnが下
降を始め、時刻t9において接地電位レベルの“L"レベル
に立下がると、選択トランジスタ５がオフ状態となり、
メモリセル１がビット線２と電気的に切り離されて待機
状態となる。
時刻t10において、センスアンプ活性化信号φS,▲
▼がそれぞれ下降および上昇をし始め、時刻t11でそ
れぞれ接地電位のGNDレベルの低レベル、および電源電
圧Vccレベルの高レベルとなると、ｐ−FET22およびｎ−
FET25がオフ状態となり、センスアンプが不活性化され
る。
時刻t12において、イコライズ信号φＥが上昇始め、
ｎ−FET12がオン状態となると、ビット線2,7が電気的に
接続されて電位レベルの高いビット線２から電位レベル
の低いビット線７へと電荷が移動し、ほぼ時刻t13にビ
ット線2,7の電位がともにプリチャージ電圧VB（＝Vcc/
2）となる。また、このとき同時に、ｐ−FET22およびｎ
−FET25がオフ状態となったことにより、高インピーダ
ンス状態とされた第１の信号線14および第２の信号線17
とビット線２およびビット線７との間に電荷の移動が生
じ、信号線14,17の電位レベルはそれぞれVcc/2＋|V
TP|、Vcc/2−VTHとなる。ここで、VTPはｐ−FET16,22の
しきい値電圧であり、VTHはｎ−FET18,19のしきい値電
圧である。
時刻T14において、プリチャージ信号φＰが上昇を始
めると、ｎ−FET9,10,16,17および28が導通し始め、時
刻t15においてプリチャージ信号φＰが電源電圧Vccレベ
ルの“H"レベルとなると、ｎ−FET9,10,26,27および28
はすべてオン状態となり、ビット線2,7へプリチャージ
電圧VBがそれぞれ伝達されるとともに、信号線14,17が
ｎ−FET28を介して電気的に接続され、それぞれの電位
が平衡化されるとともに、ｎ−FET26,27を介して所定の
プリチャージ電圧VBが伝達され、これにより第１および
第２の信号線14,17の電位がともにVcc/2となる。
このプリチャージ信号φＰの“H"レベルへの移行によ
り、ビット線2,7および信号線14,17上の電位が安定化さ
れ、次の読出動作に備えることになる。
［発明が解決しようとする課題］ 上述のようなDRAMの従来の応用分野は、小型から大型
までの計算機における主記憶装置が中心であった。しか
しながら、DRAMの記憶容量の増大に伴うビット単価の減
少により、音声データを扱う分野、たとえば電話におけ
る留守番録音、電子手帳への録音等の分野ににもこのよ
うなビット単価の安いDRAMの用途が拡がり始めている。
ところが、このような分野においては、通常、電源と
しては電池が用いられることが多い。この場合たとえば
1.5Vの乾電池を３個直列に接続して電源として用いる
と、得られる電源電圧は4.5Vである。
一方上述のような標準的なDRAMは、通常外部回路がTT
L回路（バイポーラトランジスタから構成されるトラン
ジスタ・トランジスタ・ロジック回路）であることか
ら、DRAMのこのような回路に対する適合性（コンパチビ
リティ）を良くするためにDRAMの電源電圧は5Vとしてメ
モリに対する設計が行なわれる。すなわちDRAMの各種仕
様値は動作電源電圧5Vの下で選定され、かつDRAMを構成
する素子の各パラメータは動作電源電圧が5Vであるとし
て設計される。
上述のように、DRAMの動作電源電圧として乾電池を３
個直列に接続して得られる4.5Vの場合既に設計値の5Vに
対し0.5Vの差があるが、電池を動作電源として使用する
場合はその寿命による電圧降下も考慮する必要があり、
一般的には、乾電池の電圧が1.5Vから1.2Vまで低下する
ことを考慮しておく必要がある。
このような乾電池１個の電圧が1.2Vの場合、電源電圧
としては3.6Vになる。すなわち、このような乾電池を動
作電源として用いる音声データ処理分野においてもDRAM
を十分に機能させることができるようにするためには、
動作電源電圧が3.6Vでも正常に動作するようにDRAMを設
計することが必要となる。
現在使用されているDRAMが低電源電圧で動作しない、
または動作の余裕（動作マージン）が大幅に減少する主
な要因としては２つ挙げられる。その１つは、高速動作
の必要性ということである。たとえば標準形のDRAMにお
いては、通常アクセス時間（アドレスが与えられてから
データが読出しまたは書込まれるまで必要とされる時
間）は80nsないし120nsまたはサイクル時間（信号▲
▼が活性化されてから１つのメモリセルへのデータ
の書込み／読出しが終了し、スタンバイ状態に移行する
までの時間）は160ns〜220nsとなる動作速度が要求され
る。
DRAMの動作速度は動作電源電圧に依存して変化し、動
作電源電圧が低下するとアクセス時間（サイクル時間）
が長くなり、上述の時間を満足することができなくな
る。たとえば、動作電源電圧が5Vでアクセス時間が100n
sのDRAMの場合、電源電圧が3.6Vに低下するとそのアク
セス時間は150nsと長くなる。
他の１つの要因は、電源電圧が低下するとメモリセル
からの読出電圧が小さくなり、メモリセルデータの増幅
が正常に行なわれなくなるということである。
一般的に、アクセス時間（サイクル時間）の問題は電
源電圧が4.5V付近から起こり、メモリセルデータの増幅
の問題は電源電圧が4.0V付近から生じる。
したがって、従来のDRAMをそのまま、音声データ処理
分野のような、電源として電池を用いるような低電源電
圧の用途に用いることは困難であるという問題があっ
た。
それゆえに、この発明の目的は、低電源電圧化に対し
ても容易に対処することができるDRAMを提供することで
ある。
この発明の他の目的は、動作可能な電源電圧の範囲が
広いDRAMを提供することである。
この発明のさらに他の目的は、電源電圧に対し複数の
定格電圧を設定しても正常に動作するDRAMを提供するこ
とである。
この発明のさらに他の目的は、電源電圧の定格値に応
じてアクセス時間の変化により対処することができるDR
AMを提供することである。
この発明のさらに他の目的は、動作電源電圧の定格値
に応じてセンスアンプの活性化タイミングおよび／また
は動作速度を変化させ、これにより動作電源電圧の定格
値の切換えに対しても容易に対処することのできるDRAM
を提供することである。
［課題を解決するための手段］ 第１の発明のダイナミック・ランダム・アクセス・メ
モリは、複数のビット線のそれぞれに対して設けられ、
対応のビット線の電位を検知し増幅するためのセンス手
段と、動作タイミング規定信号に応答してセンス手段の
動作完了時間を規定するための動作規定信号を発生する
動作規定手段と、この動作規定信号とセンス手段活性化
信号とに応答して動作規定信号が規定する動作完了時間
に従ってセンス手段を駆動するためのドライブ手段とを
備える。
このドライバ手段は、センス手段活性化信号と動作規
定信号とに応答して第１の活性化信号を発生するための
第１の活性化手段と、センス手段活性化信号を所定期間
遅延させて遅延活性化信号を発生するための遅延手段
と、遅延活性化信号と動作規定信号とに応答して第２の
活性化信号を発生するための第２の活性化手段と、セン
ス手段を駆動するための信号線と第１の基準電位供給ノ
ードとの間に設けられ、活性化時センス手段を駆動する
ためのドライブ要素と、第１および第２の活性化信号に
応答してドライブ要素を活性化するための手段とを備え
る。
第２の発明に係るダイナミック・ランダム・アクセス
・メモリは、複数のビット線のそれぞれに対して設けら
れ、対応のビット線の電位を検知し増幅するためのセン
ス手段と、外部から与えられる電源電圧レベルを検知
し、その検出結果に従って検出信号を発生するための電
位検出手段と、この電位検出手段からの検出信号に応答
してセンス手段の動作完了時間を規定するための制御信
号を発生するための動作規定手段と、この動作規定手段
からの制御信号とセンス手段活性化信号とに応答してこ
の制御信号が規定する動作完了時間に従ってセンス手段
を駆動するためのドライブ手段とを備える。
このドライブ手段は、センス手段活性化信号と制御信
号とに応答して第１の活性化信号を発生するための第１
の制御手段と、このセンス手段活性化信号を所定時間遅
延させて遅延活性化信号を発生するための遅延手段と、
この遅延手段からの遅延活性化信号と制御信号とに応答
して第２の活性化信号を出力するための第２の制御手段
と、センス手段を駆動するための信号線と第１の基準電
位供給ノードとの間に設けられ、活性化時センス手段を
駆動するためのドライブ要素と、第１および第２の活性
化信号に応答してドライブ要素を活性化するための手段
を備える。
第３の発明に係るダイナミック・ランダム・アクセス
・メモリは、複数のビット線のそれぞれに対して設けら
れ、対応のビット線の電位を検知し増幅するためのセン
ス手段と、外部から与えられる電源電圧レベルを検出
し、この検出した電源電圧のレベルに対する検出信号を
発生するための電位検出手段と、この検出信号に応答し
てセンス手段の動作完了時間を規定するための制御信号
を発生するための動作規定手段と、この動作規定手段か
らの制御信号とセンス手段活性化信号とに応答して制御
信号が規定する動作完了時間に従ってセンス手段を駆動
するためのドライブ手段とを備える。
このドライブ手段は、センス手段活性化信号と制御信
号とに応答してセンス手段を活性化するための第１の制
御手段と、センス手段活性化信号を所定時間遅延して遅
延活性化信号を出力するための遅延手段と、この遅延手
段からの遅延活性化信号と制御信号とに応答してセンス
手段を活性化するための第２の制御手段とを備える。
第４の発明に係るダイナミック・ランダム・アクセス
・メモリは、複数のビット線のそれぞれに対して設けら
れ、対応のビット線の電位を検知し増幅するためのセン
ス手段と、外部から与えられる電源電圧のレベルを検出
し、該検出結果に従って検出信号を発生するための電位
検出手段と、この電位検出手段からの検出信号とセンス
手段活性化信号とに応答して、電源電圧が第１の大きさ
のときに第１の制御信号を出力し、かつ電源電圧が第１
の大きさよりも小さい第２の大きさのときに制御信号を
所定時間遅延して第２の制御信号を出力するための制御
信号発生手段と、これら第１および第２の制御信号に応
答して動作電源電圧の大きさに従うタイミングでセンス
手段を活性化するための活性化手段とを備える。
［作用］ この発明においては、動作電源電圧レベルまたは外部
からの動作タイミング規定信号に従ってセンスアンプの
動作速度および動作開始タイミングの少なくとも一方、
すなわち、センス動作完了時間を規定し、そのセンス動
作完了時間に合わせてセンスアンプを駆動する。センス
動作完了時間が遅いほどセンス動作速度が遅いかまたは
センス動作開始タイミングが遅くされる。センスアンプ
の動作速度は、その充放電速度が遅いほどセンスアンプ
の感度が良くなることが知られている。また、センス開
始時刻は遅くする程読出電圧値は大きくなる。したがっ
て、電源電圧のレベルに応じセンスアンプの動作速度お
よびタイミングの少なくとも一方を、すなわちセンス動
作完了時間を可変とすれば、動作電源電圧が低くなった
としても、読出電圧および／またはセンスアンプの感度
が応じて改善されるため、メモリセルデータを確実に検
知して増幅することが可能となり、動作電源電圧の定格
電圧レベルが変更されたとしても、正常に機能するDRAM
を得ることができる。
［発明の実施例］ まず、この発明の実施例について説明する前に、この
発明を支える原理について説明する。
電源電圧として乾電池を用いるような前述の音声デー
タ処理分野においては計算機分野におけるほど高速性は
要求されない。通常の場合、このような音声データ処理
分野においては１μｓ〜10μｓのアクセス（サイクル時
間）で十分要求される機能を果たすことができる。した
がって前述のような音声データ処理分野においてはアク
セス（サイクル）時間による低電源電圧化に対する障害
は取り除かれることになる。
次にDRAMの低電源電圧化に際して問題となるのは、メ
モリセルデータの増幅ということである。しかしなが
ら、この問題には、上述のDRAMの高速性という因子が関
係しており、高速性ということが要求されなくなった場
合には、このメモリセルデータの増幅という問題も以下
に述べるようにして解決することが可能となる。まず、
本発明の原理をよりよく理解するためには第15図に示さ
れる動作波形図における時刻t3から時刻t5までの間にお
けるセンス動作に対し詳細な説明が必要とされる。
第16図に第15図における時刻t3から時刻t5までの間を
拡大した動作波形図を示す。なお、第16図においてはビ
ット線２を電源電位Vccレベルにまで引上げる動作は説
明の煩雑さを避けるために省略しているが、この電源電
圧Vccレベルにまで引上げる動作に対してもセンス動作
を行なう場合には以下に述べるものと同様の議論が成立
する。
第16図を参照して、時刻t3においてワード線駆動信号
Rnが上昇をし始めてその電位レベルがビット線２の電位
よりもｎ−FET5のしきい値電圧VTNだけ高くなる時刻t
3′においてｎ−FETが導通をし始める。これにより、記
憶ノード４からビット線２へ電荷が移動をし始め、ビッ
ト線２の電位が上昇し始める。ワード線駆動信号Rnの電
位上昇とともにｎ−FET5がさらに導通し（さらに深いオ
ン状態となり）、ビット線２の電位はさらに上昇する。
ビット線２の電位は時間とともに上昇していくが、最終
的に次の値で与えられる電圧ΔV1だけそのプリチャージ
レベルより上昇する。
ΔV1＝C6・Vcc/2（C6＋C20） ……（１） なお第16図における動作波形図においてビット線２の
電位は、その変化がより明確となるように他の信号に比
べて拡大して示されている。
なお上述の式（１）において、C6はメモリセルキャパ
シタ６の容量値であり、C20はビット線２の寄生容量20
の容量値であり、Vccは電源電圧である。
時刻t4において、センスアンプ活性化信号φＳが上昇
し始めそのレベルがｎ−FET25のしきい値電圧VTNだけ高
くなると、時刻t4′においてｎ−FET25が導通をし始
め、信号線17の電位が下降し始める。
時刻t4″において、信号線17の電位がVcc/2よりｎ−F
ET19のしきい値電圧VTNだけ低下すると、センスアンプ5
0が増幅動作を開始する。この場合、ビット線２側の電
位はVcc/2よりΔV1′だけ高く、ビット線７側の電位はV
cc/2である。したがってビット線２電位はビット線７よ
り電位ΔV1′だけ高い状態にある。活性化されたセンス
アンプ50がこの電圧差を増幅することにより、ビット線
７の電位が、信号線17の電位降下に従ってｎ−FET19を
介して放電を行なって降下し、時刻t5において0Vとな
る。すなわち、微小な電圧差ΔV1′がセンスアンプ50に
より増幅されたことになる。
この動作における重要な点は、センスアンプ50の動作
を開始する時刻t4″においていかに大きな電圧差ΔV1′
を確保するかということである。電圧差（メモリセルデ
ータの読出電圧）ΔV1′が小さい場合には、センスアン
プ50が誤動作を起こすことになる。
理想的な増幅状態は、ビット線２とビット線７の寄生
容量20,21の容量値が同一、ビット線７とビット線７に
他のビット線から結合する電気的ノイズ電圧が同一、ｎ
−FET18とｎ−FET19の電気的な素子定数（たとえばしき
い値電圧）が同一のときに得られる。この場合において
は、センスアンプ50は極めてわずかな電圧差、たとえば
1mVでも正常に動作して検知増幅することが可能であ
る。しかしながら、実際には上述のような理想的な増幅
状態を与える条件は満たされず、何らかの非平衡状態が
生じており、センスアンプ50が電圧差を検知増幅するた
めには数10mVの電位差が必要とされる。したがって、こ
の必要最小限の電圧差ΔV1′を得るためには時刻t3′か
ら時刻t4″までの期間に対し或る程度の時間が必要とさ
れる。
上述のようにこの時間を長くとればとるほどセンスア
ンプ50への入力電圧差は大きくなり、センスアンプ50が
安定に動作する。しかしながら、この時間を長くとる
と、当然のことながら、メモリセルからデータを読出す
時間が長くなり、この結果アクセス時間が長くなり、同
様にサイクル時間も長くなる。したがって、一般のDRAM
（アクセル時間が80ないし120ns）においてはこの時間
は10〜15ns程度に設定されている。
さらに第16図を用いて電源電圧Vccを低下させた場合
を考えてみる。式（１）より、電圧差ΔV1は電源電圧Vc
cに比例するので、当然のことながら電圧差ΔV1′もそ
れにつれて小さくなり、この結果センスアンプ50の誤動
作が生じやすくなる。
仮に、センスアンプ50を動作させる時刻（センス開始
時刻）を遅くして、ビット線２の電位が最終レベルに近
い時刻（第16図における時刻t4に設定すれば、センス
アンプ50への入力電圧差を大きくすることができ、電源
電圧Vccの値を小さくすることが可能である。
通常のDRAMにおいては、時刻t3′から時刻t4までの
時間を50ns〜100nsの間の時間に設定すれば、時刻t4
においてほぼ最終レベルのΔV1の電位上昇をビット線２
上に生じさせることができる。このような長い時間は通
常のDRAMの用途にとっては許容することができないが、
前述のような低電圧電源の音声データ処理分野に用いる
場合においては、その要求されるアクセス時間（サイク
ル時間）はマイクロ秒オーダであるため、この時刻t3′
から時刻t4までの時間を50ns〜100nsとしても全く問
題がなく、その要求される性能を十分に果たすことがで
きる。
電圧差ΔV1と電圧差ΔV1′との関係をさらに詳しく検
討してみる。一般的にDRAMにおいては、電圧差ΔV1′が
電圧差ΔV1の70ないし80％の値になった時点に時刻t4″
が設定され、この時刻t4″においてセンスアンプのセン
ス動作が開始される。このことは、時刻t4″を時刻t4
に遅延させた場合に、同一のセンスアンプ50への入力電
圧差を確保するのに必要な電源電圧は70ないし80％低く
てもよいことを意味する。すなわち電源電圧5Vの70〜80
％として、3.5〜4.0Vの電源電圧が得られる。したがっ
て電源電圧として電池を用いるような場合においてこの
時刻t4においてセンスアンプのセンス動作が開始され
るように設定すれば、メモリセルデータの検知増幅を誤
りなく行なうことが可能となる。
上述のように電源電圧が低い場合においては、センス
アンプの活性化時刻を送らせることによりメモリセルデ
ータの確実な検知増幅という問題の解決が得られるが、
まだこれだけでは十分ではない。
より確実にメモリセルデータの検知増幅を行なうため
のより改善された手法は、第16図に示されるように、信
号線17の電位下降速度を小さくしてセンスアンプ50の感
度を改善することである（第16図の破線Ａ）。ここで、
第16図において信号線17の電位における破線はそのセン
スアンプのセンス開始時刻がt4に設定された場合の電
位変化を示している。信号線17における電位下降速度を
小さくすることによりセンスアンプ50の感度が良くなる
ことは一般的に知られている（日経エレクトロニクス19
79年１月８日号第110頁ないし第133頁を参照）。したが
って、このように信号線17における電位下降速度を遅く
しセンスアンプの動作速度を小さくすることにより、セ
ンスアンプの感度が改善され、電源電圧を3.6Vに下げる
ことが可能になる。この電位下降速度は小さくすればす
るほど感度は改善されるが、電位下降開始から終了まで
の時間が100ns程度の下降速度でその感度はほぼ飽和す
る。この発明は上述の手法に従ってDRAMの低電源電圧化
に対処するものである。以下図面を参照してこの発明の
実施例について説明する。
第１図にこの発明の一実施例であるDRAMの全体の概略
構成を示す。第１図に示す構成においては、センスアン
プを駆動する回路部分のみが示される。第１図を参照し
て、DRAMは、センス動作速度規定回路200およびセンス
アンプ駆動回路210を含む。
センス動作速度規定回路200は、端子220を介して外部
から与えられる動作タイミング規定信号としての動作速
度指示信号Ａに応答して、センスアンプSAの動作速度お
よび動作タイミングの少なくとも一方を規定する信号C,
C′を発生する。動作速度指示信号Ａは、パッドPAへ与
えられる外部電源電圧の定格値に従って外部から与えら
れ、この電源電圧の定格値に従ったセンスアンプの動作
速度およびタイミングを規定する。センスアンプの動作
速度およびタイミングを規定することにより、センス動
作完了時間を規定することができる。したがって、セン
スアンプ動作速度およびセンスアンプ動作開始タイミン
グの一方を規定することは、センス動作完了時間を規定
することと等価である。
センスアンプ駆動回路210は、制御信号発生周辺回路C
Gから所定のタイミング（これは信号▲▼を所定
時間遅延することにより与えられる）で発生されるセン
スアンプ活性化信号φSOおよびセンス動作速度規定回路
200からの動作速度およびタイミング規定信号C,C′に応
答して、センスアンプSAを駆動する。センスアンプSAは
この規定信号C,C′が規定するタイミングで活性化さ
れ、かつ規定された動作速度で動作する。
第２図にセンスアンプ駆動回路210の具体的構成の一
例を示す。第２図を参照して、センスアンプ駆動回路21
0は、動作速度規定回路200からの規定信号Ｃとセンスア
ンプ活性化信号φSOを受けるANDゲートG1と、センスア
ンプ活性化信号φSOを所定時間遅延させる遅延回路100
と、動作規定信号Ｃ′と遅延回路100からのセンスアン
プ活性化信号φ′SOを受けるANDゲートG2とを含む。信
号線17には、センスアンプ50を活性化するためにｎ−FE
T25,25′が設けられる。ｎ−FET25のゲートへはANDゲー
トG1からの第１のセンスアンプ駆動信号φＳが与えられ
る。ｎ−FET25′のゲートへはANDゲートG2からの第２の
センスアンプ駆動信号φ′Ｓが与えられる。次に動作に
ついて説明する。
規定信号Ｃは、バッドPAへ印加される電源電圧が5Vの
場合に“1"となる信号であり、一方規定信号Ｃ′は電源
電圧の定格値が5Vよりも低いときに“1"となる信号であ
る。標準電源電圧動作（Vcc＝5V）の下においては、規
定信号Ｃは“1"、規定信号Ｃ′は“0"である。この場
合、ANDゲートG1がイネーブル状態とされ、ANDゲートG2
はディスエーブル状態とされる。したがって、通常のタ
イミングで制御信号発生周辺回路CGからセンスアンプ活
性化信号φSOが発生された場合、ANDゲートG1を介して
通常の動作タイミングでセンスアンプ駆動信号φＳが発
生され、ｎ−FET25が導通し始め、応じてセンスアンプ5
0が活性化されてメモリセルデータの検知増幅動作が行
なわれる。
パッドPAへ与えられる電源電圧の定格値が低い場合
（Vcc＜5V）においては、規定信号Ｃは“0"となり、一
方規定信号Ｃ′は“1"となる。これにより、ANDゲートG
1がディスエーブル状態、ANDゲートG2がディスエーブル
状態とされる。したがってこの場合、遅延回路100から
発生される遅延センスアンプ駆動信号φ′SOに応答して
ｎ−FET25′が導通し始め、応じてセンスアンプ50の検
知増幅動作が行なわれる。この場合、遅延回路100が有
する遅延時間は50nsないし100nsであり、したがってメ
モリセルが選択されて十分な時間が経過した後にビット
線対間の電位の差動増幅すなわわちメモリセルデータの
増幅が行なわれる。これにより、電源電圧の定格値が小
さい場合においても、センスアンプ50は安定に動作し、
メモリセルデータの正確な検知増幅を行なうことができ
る。
なおこの場合において、通常時、ANDゲートG1,G2から
発生されるセンスアンプ活性化信号φS,φ′Ｓの“H"レ
ベルは電源電圧Vccレベルである。したがって、電源電
圧の定格値が小さい場合においては、その“H"レベルも
低い電位となっている。したがって、動作電源電圧の定
格値が低い場合においてはｎ−FET25′は浅いオン状態
（電源電圧5Vの場合に比べて）となっており、信号線17
の放電に要する時間が長くなり、これによりセンスアン
プ50の動作速度も遅くなっており、センスアンプの感度
は改善される。
なお第２図に示すセンスアンプ駆動回路の構成におい
ては、信号線17の放電を電源電圧の定格値に従って行な
うために２個のｎ−FET25,25′が設けられている。これ
に変えて、１個のｎ−FETのみを用いて電源電圧の定格
値に応じたセンスアンプの駆動を実現することも可能で
ある。第３図にこの構成を示す。
第３図を参照して、センスアンプ駆動回路210には、A
NDゲートG1およびANDゲートG2出力を受けるORゲートG3
が設けられる。ORゲートG3の出力がｎ−FET25のゲート
へ与えられる。遅延回路100、ANDゲートG1,G2は第２図
に示す構成と同様である。この構成の場合、ORゲートG3
はANDゲートG1およびG2から与えられるセンスアンプ駆
動信号φS,φ′Ｓを通過させる。したがって、第３図に
示す構成においても、電源電圧の定格値に従ってｎ−FE
T25の動作タイミングを異ならせることができ、第２図
に示す構成と同様の効果を得ることができる。
なお第２図および第３図に示す構成においてはセンス
アンプを駆動する開始時刻に関する制御についてのみ考
慮されている。しかしながら、前述のごとく、信号線17
における電位下降速度をさらに遅くする方法を組合わせ
てもよい。このような構成としては、たとえば第２図に
示すｎ−FET25′の導通抵抗を大きくし、ｎ−FET25′に
よる信号線17の放電速度を遅くする構成を用いればよ
い。
また、単に信号線17における電位下降速度のみで低電
源電圧化に対処する場合においては、第２図に示す構成
において遅延回路100を除き、ｎ−FET25′の導通抵抗を
大きくする構成とすればよい。この場合、信号線17の放
電に要する時間がたとえば100nsの場合、このｎ−FET2
5′の導通抵抗のオーダは100KΩである。このような構
成の場合、第４図の破線Ｂに示すように、信号線17にお
ける放電が緩やかとなり、センスアンプ50の感度を改善
することができ、センスアンプを安定に動作させること
ができる。
規定信号C,C′の供給手段としては、半導体チップCH
に専用の外部リード端子を設け、電源電圧の定格値に応
じて動作速度およびタイミングを切換える信号Ａを与え
るのが１つの簡単な方法である。この場合、第１図に示
すように、センス動作速度規定回路200は、たとえば２
段の縦続接続されたインバータにより構成される。この
２段のインバータの各々から出力信号を取出すことによ
り規定信号C,C′を得ることができる。
上述の説明においては、まず最初に電源電圧の定格値
を設定し、その設定された電源電圧に応じてDRAMのデー
タ読出／書込動作を正確に行なう手法について述べてい
る。しかしながら、通常の計算機にDRAMを記憶装置とし
て用いる場合、データの読出／書込時以外に単にデータ
を保持するだけの用い方が行なわれる場合がある。この
場合、DRAMはリフレッシュ動作のみを行なうことにな
る。このときのリフレッシュ動作時におけるサイクル時
間は通常15.6μｓに設定され、高速動作を必要としな
い。したがって、上述のようにこのような高速動作を必
要としないリフレッシュサイクル時においてセンスアン
プの動作タイミングおよび動作速度を遅くすれば、電源
電圧を低減することができ、メモリシステムの消費電力
を低減することが可能となる。すなわち、DRAMの動作モ
ードに応じて電源電圧を変化させ、この変化させた電源
電圧に応じてセンスアンプの動作タイミングおよび動作
速度をも変化させ低消費電力化を図る。この構成につい
て以下に説明する。第５図にこの動作モードに応じて電
源電圧の定格値を変化させ、これに応じてセンスアンプ
の動作速度および動作タイミングをも変化させる構成に
おける制御信号と電源電圧との関係について示す。
第５図に示すように、時刻T0〜時刻T1の間においては
通常のデータの読出／書込動作が行なわれる。この動作
は高速で行なう必要があるため、電源電圧Vccは5Vに設
定されており、応じて規定信号Ｃ′が“0"、規定信号Ｃ
は“1"に設定され、センスアンプも高速で動作してい
る。
時刻T1より時刻T2の間はデータ保持動作のみが行なわ
れる期間である。この場合、時刻T1の直前に規定信号
Ｃ′を“1"、規定信号Ｃを“0"に設定し、センスアンプ
の動作を遅くし、次いで電源電圧Vccを3.6Vに降下させ
る。これによりDRAMは低電源電圧動作状態となり、低消
費電力で動作する。
時刻T2から再び通常のデータ読出し／書込みを行なう
場合には、この時刻T2直前に電源電圧Vccを3.6Vから5V
に上昇させ、次に規定信号Ｃ′を“0"、規定信号Ｃを
“1"とし、センスアンプを高速で動作させる。
この場合、DRAMの動作モードに応じてセンスアンプの
動作速度／タイミングを規定する信号C,C′を発生する
必要がある。この場合、電源電圧の定格値の変化は、外
部でたとえばCPU（図示せず）により行なわれるが、同
様にこの動作モードを規定する信号により、センスアン
プの動作を切換えるタイミングを与える信号が発生され
る。
第６図に上述のようなDRAMの動作モードに応じてセン
スアンプの動作を規定する信号C,C′の状態を切換える
構成を示す。
第６図を参照して、タイミング検出回路130は、入力
端子81を介して与えられる列アドレスストローブ信号▲
▼、外部端子82を介して与えられる行アドレスス
トローブ信号▲▼、および外部端子83を介して与
えられる書込信号とを受け、この受けた信号のタイミ
ングに応じて動作モードを規定する信号Ｔを発生する。
このタイミング検出回路130は、列アドレスストローブ
信号▲▼、行アドレスストローブ信号▲▼
および書込信号の変化タイミングが通常のタイミング
とは異なるタイミングである場合に、モード指示信号Ｔ
が発生する。たとえば列アドレスストローブ信号▲
▼が“L"レベルへの立下がった後に、書込信号およ
び行アドレスストローブ信号▲▼がともに“L"レ
ベルとなる場合に指示信号Ｔが発生される。他のタイミ
ングとしては、たとえばオートリフレッシュ動作時など
において行なわれている▲▼ビフォア▲▼
かつ書込指示状態において信号Ｔが発生される。切換信
号発生回路120は、タイミング検出回路130からのモード
指示信号Ｔと外部端子P0を介して与えられる外部アドレ
ス信号A0とに応答して、規定信号C,C′を発生する。こ
の場合、データ保持動作モードにおいては外部アドレス
ピンP0は未使用状態となるので、このアドレス入力ピン
端子P0がセンスアンプ動作規定指示信号入力端子として
用いられる。切換信号発生回路120は、外部アドレス信
号A0が“H"の場合に信号Ｔに応答して規定信号C,C′が
それぞれ“0"、“1"となる信号を発生する。
第７図に第13図に示される切換信号発生回路120の構
成の一例を示す。第７図を参照して、切換信号発生回路
120は、ｎ−FETQ96、ｐ−FETQ97、インバータG5〜G8お
よびワンショットパルス発生回路123を含む。
ワンショットパルス発生回路123は、端子124を介して
与えられるモード検出信号Ｔに応答して所定のパルス幅
を有する正極性のパルスを発生する。ｎ−FETQ96は、ワ
ンショットパルス発生回路123からのパルス信号に応答
してオン状態となり、端子P0を介して与えられるアドレ
ス信号A0を通過させる。インバータG5,G6はラッチ回路1
25を構成しており、ｎ−FETQ96を介して与えられたアド
レス信号A0をラッチする。
ｐ−FETQ97は、端子124を介して与えられる動作モー
ド指示信号Ｔが“L"のときにオン状態となり、ラッチ回
路125の出力部であるノードN5を電源電圧Vccレベルに充
電する。ラッチ回路125の出力ノードN5に２段の縦続接
続されたインバータG7,G8が設けられる。インバータG7
から規定信号Ｃ′が出力され、インバータG8から規定信
号Ｃが出力される。次に動作について説明する。
電源電圧Vccが5Vの通常の動作時におけるデータの読
出／書込動作モード時においては、信号Ｔは“L"レベル
である。これにより、ワンショットパルス発生回路123
の出力も“L"レベルであり、ｎ−FETQ96はオフ状態であ
る。一方、ｐ−FETQ97はオン状態であり、これによりラ
ッチ回路125の出力ノードN5は電源電圧Vccレベルの“H"
レベルに固定される。この結果、インバータG7から出力
される規定信号Ｃ′が“L"レベルとなり、インバータG8
から出力される規定信号Ｃは“H"レベルとなる。これに
より、センスアンプは前述のごとく高速で動作する。
データ保持動作モード時などの低電源電圧動作時にお
いては、信号Ｔが“L"レベルから“H"レベルに変化す
る。この信号Ｔのレベル変化に応答してワンショットパ
ルス発生回路123から正極性の単発パルスが発生され、
ｎ−FETQ96がオン状態となる。一方、ｐ−FETQ97はオフ
状態となっている。このとき、外部ピン端子P0へアドレ
ス信号A0が与えられていると、この与えられているアド
レス信号A0はラッチ回路125に取込まれてラッチされ
る。アドレス信号A0が“H"レベルのときには、出力ノー
ドN5の電位は“L"レベルとなり、応じて規定信号Ｃ′が
“H"レベル、規定信号Ｃが“L"レベルとなる。これによ
り、センスアンプの動作タイミングおよび動作速度が遅
くされる。
一方、この場合においてアドレス信号A0が“L"レベル
であれば、ラッチ回路125の出力ノードN5は“H"レベル
であり、規定信号Ｃは“H"レベル、規定信号Ｃ′は“L"
レベルのままであり、通常動作時と同様の状態を保持す
る。
なお、ラッチ回路125の出力ノードN5はたとえば電源
投入時または5V電源への復帰時に発生されるリセット信
号Resetに応答してリセットされ、5V電源動作時および
電源投入直後は“L"レベルに設定される。
第８図に、第６図のタイミング検出回路130の具体的
構成の一例を示す。
第８図を参照して、タイミング検出回路130は、ｎ−F
ETQ101〜Q104、インバータG9〜G13、G16、G17、ANDゲー
ト14,15およびワンショットパルス発生回路131を含む。
ワンショットパルス発生回路131は、外部端子82を介
して与えられる行アドレスストローブ信号▲▼を
インバータG13を介して受け、信号▲▼の“L"レ
ベルへの移行（インバータG13出力の“H"レベルへの移
行）に応答して所定のパルス幅を有する正極性の単発パ
ルスを発生する。
ANDゲートG14は、列アドレスストローブ信号▲
▼および書込指示信号をそれぞれインバータG17,G16
を介して受けるとともにワンショットパルス発生回路13
1からの出力を受ける。したがって、ANDゲートG14から
は信号▲▼，がともに“L"レベルのときにワン
ショットパルス発生回路131からの単発パルスを通過さ
せる。
ｎ−FETQ101は、ANDゲートG14からのワンショットパ
ルスOPに応答してオン状態となり、外部端子81からの信
号▲▼を通過させる。ｎ−FETQ102は、ANDゲート
G14からのワンショットパルスOPに応答してオン状態と
なり、外部端子83を介して与えられる信号を通過させ
る。
インバータG9,G10はインバータラッチ132を構成し、
ｎ−FETQ101出力をラッチする。インバータG11,G12はイ
ンバータラッチ133を構成しｎ−FETQ102出力をラッチす
る。
ANDゲートG15はインバータラッチ132,133の出力をそ
れぞれ受け、モード指示信号Ｔを出力する。
インバータラッチ132,133の各々にはリセット信号Res
etに応答してオン状態となり、各出力ノードN7,N8を接
地電位GNDレベルに設定するｎ−FETQ103,Q104が設けら
れる。次に、第８図に示すタイミング検出回路130の動
作をその動作波形図である第９図および第10図を参照し
て説明する。
まず電源投入または5V電源復帰直後においてはリセッ
ト信号Resetによりｎ−FETQ103,Q104はオン状態とな
り、ノードN7,N8電位を“L"レベルに設定する。これに
より信号Ｔのレベルは“L"レベルとなる。
外部端子82に印加される行アドレスストローブ信号▲
▼が“L"レベルに立下がると、ワンショットパル
ス発生回路131から単発パルスが発生される。このとき
既に信号▲▼，がともに“L"レベルにあれば、
ANDゲートG14からは単発パルスOPが出力される。これに
よりｎ−FETQ101,Q102がオン状態となる。これに応答し
て外部端子81,83にそれぞれ与えられている列アドレス
ストローブ信号▲▼および書込指示信号がそれ
ぞれラッチ回路132,133に取込まれる。
DRAMが通常のデータの読出／書込動作を行なう場合に
おいては、列アドレスストローブ信号▲▼は行ア
ドレスストローブ信号▲▼が“L"レベルに立下が
った後にのみ、“L"レベルへ移行することが許される。
したがってこの通常のデータ読出／書込動作モード時
（電源電圧Vccが5Vの場合）、行アドレスストローブ信
号▲▼が“L"レベルに立下がった時点ｔにおいて
は、列アドレスストローブ信号▲▼および書込信
号はともに“H"レベルである。このため、ANDゲートG
14からはワンショットパルスOPは発生されず、ｎ−FETQ
101,Q102はともにオフ状態にある。したがって、インバ
ータラッチ132,133の出力ノードN7,N8はリセット信号Re
setに応答して既に“L"レベルとなった状態を保持して
いる。これにより、ANDゲートG15からは“L"レベルの信
号が出力される。
なお、この場合通常の動作モード時においては、信号
▲▼，信号がともにデータ書込時において“L"
レベルに移行する状態が存在する。しかしながら、ワン
ショットパルス発生回路131が発生するパルス幅がこの
信号▲▼が“L"レベルに立下がってから次に信号
▲▼，が“L"レベルに立下がるまでの間の時間
よりも短い時間に設定されておけば、上述のごとく、ｎ
−FETQ101,Q102はともにオフ状態となり、信号Ｔは“L"
レベルのままである。
データ保持などの低電源電圧動作時においては、第10
図に示すように、信号▲▼が“L"レベルに立下が
る時点ｔよりも先に信号▲▼，がともに“L"レ
ベルに設定される。これにより、信号▲▼の立下
がりに応答してワンショットパルス発生回路131から発
生されたパルスはANDゲートG14を通過し、単発パルスOP
としてｎ−FETQ101,Q102のゲートへ伝達される。これに
より、外部端子81,83へ印加されていた信号▲
▼，がそれぞれインバータラッチ132,133に取込まれ
てラッチされる。この信号▲▼，がともに“L"
レベルにあるため、ノードN7,N8電位はともに“H"レベ
ルとなり、ANDゲートG15から発生されるタイミング検出
信号Ｔの電位レベルも“H"レベルとなる。これにより、
センスアンプの動作タイミングおよび動作速度が低電源
電圧に対応したものに設定される。
この低電源電圧動作から通常のデータ読出／書込動作
モードに復帰するためには、リセットパルスResetを発
生させることにより行なわれる。
なお上記実施例においてはいずれの場合においてもセ
ンスアンプの動作速度および／または動作タイミング
を、すなわちセンス動作完了時間を規定するために電源
電圧の定格値に応じた動作タイミング規定信号としての
制御信号Ａを外部ピンを介して与える構成としている。
これに代えて、外部からセンスアンプの動作を指示する
信号を印加せずにこの信号を内部で発生させることも可
能である。このセンスアンプ動作規定信号を内部で発生
させる構成の一例を第11図に示す。
第11図を参照してこの発明のさらに他の実施例である
DRAMでは、外部から印加される電源電圧Vccを受けるパ
ッドPAに電位検出回路300が接続される。電位検出回路3
00はパッドPAからの電源電圧Vccが通常の電源電圧であ
るか低電源電圧であるかを判定し、この判定結果に応じ
た信号をセンス動作指示信号としてセンス動作速度規定
回路200へ印加する。この電位検出回路300の構成として
は、通常の動作電源電圧（5V）と低電源電圧（たとえば
3.6V）との間の電圧値を基準電圧として用い、この基準
電圧とパッドPAに与えられる動作電源電圧Vccとの大小
比較を行ない、この比較結果に基づいて動作指示信号Ａ
を発生する構成が最も単純な形態として考えられる。
この構成の場合、センスアンプの動作を電源電圧の定
格値に応じて規定するために外部ピン端子を設ける必要
がなく、電源電圧Vccのレベルに応じて正確にセンスア
ンプの動作速度およびタイミングを規定することが可能
となる。この第11図に示す回路構成は、第６図に示す回
路にも適用可能であり、この電位検出回路300出力を第
６図の切換信号発生回路120へ印加する構成とすれば特
にDRAMの動作モードに応じてアドレス信号を設定する必
要はなく、単に電源電圧の切換えおよび制御信号▲
▼，▲▼およびのタイミング設定のみでセン
スアンプの動作を規定することが可能となり、より簡単
な制御回路でセンスアンプを駆動することが可能とな
る。
なお上記実施例のいずれにおいても電源電圧の定格値
として２種類が用いられ、この２種類の電源電圧でDRAM
を動作させる場合の構成について説明している。しかし
ながら、３種類の電源電圧の定格値の各々に対してDRAM
を正確に動作させることも、センスアンプの動作開始タ
イミングをそれぞれに応じて設定することができれば容
易に可能となる。
なお、上記実施例においてはセンスアンプとしては低
電位側のビット線の放電動作についてのみ説明してい
る。しかしながらこの場合、高電位側ビット線充電用ｐ
チャネルFETからなるセンスアンプの動作タイミングお
よび動作速度もｎ−FETセンスアンプ動作に適合するよ
うにされ、同様に遅くされる。この構成は、たとえばｐ
チャネルMOSFETセンスアンプの駆動信号線に対しても第
２図または第３図に示す構成と同様の構成が接続され
る。
［発明の効果］ 以上のように請求項１ないし請求項８の発明に従えば
センスアンプの動作速度および／または動作開始タイミ
ング、すなわちセンス動作完了時間をDRAM電源電圧の定
格値に応じて変更可能なようにしたので、複数の定格値
の電源電圧の各々に対しても正常にメモリセルデータの
検知増幅を行なうことができ、１個の同一のチップ設計
仕様で複数の定格電源電圧を有するDRAMを得ることが可
能となる。
また、DRAMの動作モードに応じてその電源電圧定格値
を変更し応じてセンスアンプの動作も遅くするように構
成した場合、DRAMにおける消費電力を大幅に低減するこ
とができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるDRAMの要部の構成を
概略的に示す図である。第２図は第１図に示すセンスア
ンプ駆動回路の具体的構成の一例を示す図である。第３
図は第１図に示すセンスアンプ駆動回路の具体的構成の
他の例を示す図である。第４図はセンスアンプの動作速
度を遅くさせた場合におけるセンスアンプ駆動信号線の
電位変化を概略的に示す図である。第５図は動作モード
に応じて電源電圧の定格値およびセンスアンプの動作速
度および／または動作タイミングを異ならせる際の制御
信号（センスアンプ活性化タイミング／速度規定信号）
と電源電圧との関係を示す図である。第６図は第５図に
示す踏査波形を実現するための回路構成を概略的に示す
図である。第７図は第６図に示す切換信号発生回路の具
体的構成の一例を示す図である。第８図は第６図に示す
タイミング検出回路の具体的構成の一例を示す図であ
る。第９図および第10図は第８図に示すタイミング検出
回路の動作を示す信号波形図であり、第９図は通常動作
時（電源電圧が5V）の場合の動作波形図であり、第10図
は低電源電圧時における動作を示す信号波形図である。
第11図はこの発明の他の実施例であるDRAMの全体の構成
を概略的に示す図である。第12図は従来のDRAMの全体の
構成を概略的に示す図である。第13図は従来のDRAMのメ
モリセルアレイ部およびそれに関連の回路の構成を概略
的に示す図である。第14図は１対のビット線とそれに関
連するセンスアンプおよびセンスアンプ駆動回路の構成
を具体的に示す図である。第15図は第14図に示す回路構
成の動作を示す信号波形図である。第16図は第14図に示
す回路構成の動作におけるメモリセルデータ読出時にお
ける動作波形を拡大して詳細に示す図である。 図において、17はセンスアンプ駆動信号線、25,25′は
センスアンプ活性化用のMOSトランジスタ、50はセンス
アンプ、120は切換信号発生回路、130はタイミング検出
回路、200はセンス動作速度規定回路、210はセンスアン
プ駆動回路、PAは電源用パッド、300は電源電圧検出回
路、CHは半導体チップ、MAはメモリセルアレイ、SAはセ
ンスアンプである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】行および列のマトリクス状に配列される複
    数のメモリセルと、各々に前記複数のメモリセルの１列
    のメモリセルが接続される複数のビット線と、動作電源
    電圧として機能する電源電圧とを有するダイナミック・
    ランダム・アクセス・メモリであって、 前記複数のビット線のそれぞれに対して設けられ、対応
    のビット線の電位を検知し増幅するためのセンス手段
    と、 動作タイミング規定信号に応答して前記センス手段の動
    作完了時間を規定するための動作規定信号を発生する動
    作規定手段と、 前記動作規定信号とセンス手段活性化信号とに応答して
    前記動作規定信号が規定する動作完了時間に従って前記
    センス手段を駆動するためのドライブ手段とを備え、 前記ドライブ手段は、 （ｉ） 前記センス手段活性化信号と前記動作規定信号
    とに応答して第１の活性化信号を発生するための第１の
    活性化手段と、 （ii） 前記センス手段活性化信号を所定期間遅延して
    遅延活性化信号を発生するための遅延手段と、 （iii） 前記遅延活性化信号と前記動作規定信号とに
    応答して第２の活性化信号を発生するための第２の活性
    化手段と、 （iv） 前記センス手段を駆動するための信号線と第１
    の基準電位供給ノードとの間に設けられ、活性化時前記
    センス手段を駆動するためのドライブ要素と、 （ｖ） 前記第１および第２の活性化信号に応答して前
    記ドライブ要素を活性化するための手段とを備える、ダ
    イナミック・ランダム・アクセス・メモリ。
  2. 【請求項２】行および列のマトリクス状に配列される複
    数のメモリセルと、各々に前記複数のメモリセルの１列
    のメモリセルが接続される複数のビット線と、動作電源
    電圧としての複数の定格電圧とを有するダイナミック・
    ランダム・アクセス・メモリであって、 前記複数のビット線のそれぞれに対して設けられ、対応
    のビット線の電位を検知し増幅するためのセンス手段
    と、 前記ダイナミック・ランダム・アクセス・メモリへ外部
    から与えられる電源電圧のレベルを検出し、該検出結果
    に従ってレベル検出信号を発生するための電位検出手段
    と、 前記電位検出手段からの検出信号に応答して前記センス
    手段の動作完了時間を規定するための制御信号を発生す
    るための動作規定手段と、 前記動作規定手段からの制御信号とセンス手段活性化信
    号とに応答して、前記制御信号が規定する動作完了時間
    に従って前記センス手段を駆動するためのドライブ手段
    とを備え、 前記ドライブ手段は、 （ｉ） 前記センス手段活性化信号と前記制御信号とに
    応答して第１の活性化信号を発生するための第１の制御
    手段と、 （ii） 前記センス手段活性化信号を所定時間遅延して
    遅延活性化信号を発生するための遅延手段と、 （iii） 前記遅延手段からの遅延活性化信号と前記制
    御信号とに応答して第２の活性化信号を出力するための
    第２の制御手段と、 （iv） 前記センス手段を駆動するための信号線と第１
    の基準電位供給ノードとの間に設けられ、活性化時前記
    センス手段を駆動するためのドライブ要素と、 （ｖ） 前記第１および第２の活性化信号に応答して前
    記ドライブ要素を活性化するための手段を備える、ダイ
    ナミック・ランダム・アクセス・メモリ。
  3. 【請求項３】行および列のマトリクス状に配列される複
    数のメモリセルと、各々に前記複数のメモリセルの１列
    のメモリセルが接続される複数のビット線と、動作電源
    電圧として機能する電源電圧を有するダイナミック・ラ
    ンダム・アクセス・メモリであって、 前記複数のビット線のそれぞれに対して設けられ、対応
    のビット線の電位を検知し増幅するためのセンス手段
    と、 前記ダイナミック・ランダム・アクセス・メモリへ外部
    から与えられる前記電源電圧のレベルを検出し、該検出
    した電源電圧のレベルに対応する検出信号を発生するた
    めの電位検出手段と、 前記検出信号に応答して前記センス手段の動作完了時間
    を規定するための制御信号を発生するための動作規定手
    段と、 前記動作規定手段からの制御信号とセンス手段活性化信
    号とに応答して前記制御信号が規定する動作完了時間に
    従って前記センス手段を駆動するためのドライブ手段と
    を備え、 前記ドライブ手段は、 （ｉ） 前記センス手段活性化信号と前記制御信号とに
    応答して前記センス手段を活性化するための第１の制御
    手段と、 （ii） 前記センス手段活性化信号を所定時間遅延して
    遅延活性化信号を出力するための遅延手段と、 （iii） 前記遅延手段からの遅延活性化信号と前記制
    御信号とに応答して、前記センス手段を活性化するため
    の第２の制御手段とを備える、ダイナミック・ランダム
    ・アクセス・メモリ。
  4. 【請求項４】前記ドライブ手段は、前記電源電圧が第１
    の大きさのときに前記センス手段活性化信号に従って前
    記センス手段を駆動し、かつ前記電源電圧が前記第１の
    大きさよりも小さい第２の大きさのときに前記遅延活性
    化信号に従って前記センス手段を駆動する、請求項１な
    いし３のいずれかに記載のダイナミック・ランダム・ア
    クセス・メモリ。
  5. 【請求項５】行および列のマトリクス状に配列される複
    数のメモリセルと、各々に前記複数のメモリセルの１列
    のメモリセルが接続される複数のビット線とを有し、か
    つ複数の定格電圧を動作電源電圧として有するダイナミ
    ック・ランダム・アクセス・メモリであって、 前記複数のビット線のそれぞれに対して設けられ、対応
    のビット線の電位を検知し増幅するためのセンス手段
    と、 前記ダイナミック・ランダム・アクセス・メモリへ外部
    から与えられる前記動作電源電圧としての電源電圧のレ
    ベルを検出し、該検出結果に従ってレベル検出信号を発
    生するための電位検出手段と、 前記電位検出手段からのレベル検出信号とセンス手段活
    性化信号とに応答して、前記電源電圧が第１の大きさの
    ときに第１の制御信号を出力し、かつ前記電源電圧が前
    記第１の大きさよりも小さい第２の大きさのときに前記
    制御信号を所定時間遅延して第２の制御信号を出力する
    ための制御信号発生手段と、 前記第１および第２の制御信号に応答して、前記動作電
    源電圧の大きさに従うタイミングで前記センス手段を活
    性化するための活性化手段とを備える、ダイナミック・
    ランダム・アクセス・メモリ。
  6. 【請求項６】前記動作規定手段は、外部から与えられる
    複数の入力信号が所定のタイミング条件を満足している
    か否かを検出するタイミング検出手段と、 前記タイミング検出手段からの検出信号の活性化時動作
    タイミング指示信号に従って前記動作規定信号を発生す
    る手段を含み、 前記動作タイミング規定信号は前記複数の入力信号およ
    び前記動作タイミング指示信号で与えられ、前記ドライ
    ブ手段が前記動作電源電圧が第１の大きさのときに前記
    第１の活性化信号を発生しかつ前記動作電源電圧が前記
    第１の大きさよりも小さい第２の大きさのときに前記第
    ２の活性化信号を発生するように前記動作規定信号を発
    生する、請求項１記載のダイナミック・ランダム・アク
    セス・メモリ。
  7. 【請求項７】前記電源電圧は、データ読出および書込の
    ために選択されたメモリセルへアクセスが行なわれる通
    常動作時には第１のレベルの電圧とされかつ前記メモリ
    セルに格納されたデータを保持するデータ保持モード時
    には、前記第１のレベルよりも低い第２の電圧レベルと
    され、 前記動作タイミング規定信号は前記通常モードと前記デ
    ータ保持モードの動作モードに応じて与えられ、 前記ドライブ手段は、前記通常動作モード時には前記第
    １の電圧レベルにある前記第１の活性化信号を出力しか
    つ前記データ保持モード時には前記第２の電圧レベルに
    ある前記第２の活性化信号を出力する、請求項１に記載
    のダイナミック・ランダム・アクセス・メモリ。
  8. 【請求項８】前記ダイナミック・ランダム・アクセス・
    メモリは、データ読出および書込のための選択されたメ
    モリセルへアクセスが行なわれる通常動作モードと、前
    記メモリセルに格納されたデータを保持する動作のみが
    行なわれるデータ保持モードとを有し、 前記動作タイミング規定信号は前記通常動作モードと前
    記データ保持モードの一方の動作モードに応じて与えら
    れ、 前記ドライブ手段は、前記通常動作モード時には前記第
    １の活性化信号を活性化し、前記データ保持モード時に
    は、前記第２の活性化信号を活性化する、請求項１記載
    のダイナミック・ランダム・アクセス・メモリ。
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