JP4804975B2 - 基準電位発生回路及びそれを備えた半導体記憶装置 - Google Patents

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Description

本発明は基準電位発生回路及びそれを備えた半導体記憶装置に関する。
近年携帯電話を始めとする携帯機器の多機能化が進み、これらの携帯機器に搭載される記憶装置は大容量化されている。携帯機器は小型であることから、これらの携帯機器に使用される記憶装置として半導体記憶装置が使用されている。例えば携帯電話機には、電源オフしても記憶させておきたい電話番号等を記憶する不揮発性記憶装置としてフラッシュメモリ(Flash EEPROM: Flash Electrically Erasable Programmable Read Only Memory)が採用されている。さらに メーン記憶装置としては、安価で大容量であることからＤＲＡＭ(Dynamic Random Access Memory)が採用されている。これら携帯機器に搭載されるＤＲＡＭはモバイルＤＲＡＭと呼ばれている。
これらの携帯電話においては、当然ながら通話中には電源が供給されているが、送信又は着信待ち等の未使用時にも電源電圧が供給され、電流が消費されている。このような携帯電話が送信、着信待ちの状態にあることを、携帯電話が待機状態にあるという。携帯電話は通話状態にあることよりも送信、着信待ちの待機状態の時間が大部分である。この携帯電話が待機状態にあるとき、モバイルＤＲＡＭには記憶された情報を保持するためにリフレッシュ動作が必要となる。ＤＲＡＭの記憶情報はメモリセルの容量に蓄えられた電荷であり、この蓄えられた電荷は時間とともに減衰し、一定期間毎に再書き込みしなければ消失してしまう。そのために記憶された情報を再書き込みするリフレッシュ動作が必要になる。携帯電話において時間的に大部分を占める待機状態ではリフレッシュ動作のみで電流が消費されることになるので、この待機状態での電流削減が望まれる。
待機状態でのリフレッシュ動作はＣＰＵ(Central Processing Unit)回路が制御することなく、ＤＲＡＭ回路内部で自動的に行われる。このＤＲＡＭ回路内部で自動的にリフレッシュすることをセルフリフレッシュ動作という。そのセルフリフレッシュ動作はＤＲＡＭに内蔵されたタイマー回路により一定期間毎にリフレッシュコマンドを自動に発生させ、ワード線を連続活性化させセンスアンプにより読み出したデータをメモリセルに再書き込みする。このように携帯電話の待機状態におけるＤＲＡＭはその情報を保持するためにリフレッシュ動作が行われる。従って携帯電話の電池の使用時間を長くするためには、待機状態におけるリフレッシュ動作の電流を削減することが非常に重要となる。
セルフリフレッシュ動作時の電流はリフレッシュ動作が一定期間毎に発生することによる電流であり、一回のリフレッシュ動作で消費される電流は一定である。従って、リフレッシュ動作の周期（前記一定期間）が伸びれば伸びるほどセルフリフレッシュ電流は減少していくことになる。
このリフレッシュ電流値は半導体記憶装置の温度により変化する。すなわちＤＲＡＭ内蔵のリフレッシュ用の前記タイマー回路がリフレッシュコマンドを発生する周期（一定期間）は、温度とともに変化する。この周期は、温度が高くなると縮み、すなわちリフレッシュ電流が増加する。逆に、前記周期は、温度が低くなると伸び、すなわち電流が減少する。実際のセルフリフレッシュの電流値は、512MbitＤＲＡＭで85℃800μA、45℃530μA程度となる。更に実際の電流値は、256MbitＤＲＡＭでは、85℃で400μA、45℃で270μA程度であり、128MbitＤＲＡＭでは、85℃200μA、45℃で140μA程度となる。セルフリフレッシュ電流全体の値は、数十から数百マイクロアンペアオーダーである。
セルフリフレッシュ電流としては、リフレッシュ動作としてワード線やビット線を充放電するのに消費される電流以外に、定常的に消費しつづけている電流がある。この電流は貫通電流または DC電流と呼ばれ、主に基準電位発生回路において消費されている。基準電位発生回路とは、例えばメモリセルアレイの書き込み電圧である基準電位VDL、プリチャージの基準電位VDL/２、センスアンプ動作基準電位VSP/VSN等の内部基準電位を発生する回路である。この基準電位発生回路におけるDC電流について以下に述べる。
基準電位発生回路としては、一般的にはカレントミラー型アンプと出力トランジスタとモニター用抵抗素子部とを有する。カレントミラー型アンプは入力基準電位とモニター用抵抗素子部からのフィードバックレベルを比較し、出力トランジスタから出力基準電位を発生させる。これらの基準電位発生回路においては、カレントミラー型アンプにおいては常時入力される入力電位の比較判定を行っている。さらにモニター用抵抗素子部は出力基準電位と接地電位間に接続された抵抗群である。従ってカレントミラー型アンプ及びモニター用抵抗素子部においては定常的なDC電流が流れることになる。
これらのDC電流の特徴は、定常的にかつほぼ一定の電流が流れ続けることであり、セルフリフレッシュ周期に依存しない。一般的にはカレントミラー型アンプおよびモニター用抵抗素子部は、ＤＲＡＭ内部に数箇所〜数十箇所程度存在する。また、１箇所につき、3〜10μA程度の電流を流す。よって、仮に１箇所4μAで15箇所存在するとすれば、モバイルＤＲＡＭ全体で、このDC電流の合計は約60μAになる。この場合、256MbitのＤＲＡＭの45℃のセルフリフレッシュ電流は270μAに対しては約22%をこのDC電流が占めている。128MbitのＤＲＡＭの45℃のセルフリフレッシュ電流140μAに対しては、約43%をこのDC電流が占めている。
セルフリフレッシュ電流を減らすには、リフレッシュ周期を延ばすことと同じ程度の優先度で、このDC電流の削減にも取り組む必要性があることが分かる。
図５に関連技術(related art)として２段構成の基準電圧発生回路を示した。この基準電位発生回路は、入力基準電位VREF_0を受け出力基準電位VREF_Aを発生する第１段目の基準電位発生回路と、VREF_Aを入力基準電位VREF_Bとして受け出力基準電位VREF_Cを発生する第２段目の基準電位発生回路とを有する。VREF_Cは次段の入力基準電位VREF_Dとなる。第１段目の基準電位発生回路は、カレントミラー型アンプCM11と、出力トランジスタ（Pチャネル型トランジスタ）QP11と、モニター用抵抗素子部を構成する抵抗素子R11及びR12とを有する。容量素子C11はVREF_Aを入力基準電位VREF_Bとして保持する。第２段目の基準電位発生回路は、カレントミラー型アンプCM12と、出力トランジスタ（Pチャネル型トランジスタ）QP12と、モニター用抵抗素子部として抵抗素子R13及びR14とを有する。容量素子C12はVREF_Cを次段の入力基準電位VREF_Dとして保持する。
特許文献１の図１５には、制御信号SC1が“L”のときコンパレータ１を非活性状態として出力S1を停止し、かつトランジスタQ4をオフする内部電源電位供給回路が開示されている（特許文献１の[０１０４]及び[０１０６]段落参照）。
特許文献２の要約には、内部降圧電源を用いたダイナミックメモリにおいて、内部降圧電源を複数台（３台）設け、一電源は常時オンとしておき、他の２つの電源は少なくともスタンバイ時にはオフとし、スタンバイ時以外の期間（アクティブ期間）はオンとするものが開示されている。
特許文献３の図１５には、期間制御信号ENが非活性状態のL レベルにあるときオフ状態となるnチャネルMOSトランジスタN5及びN6を、比較回路３とアース(VSS)との間及び抵抗素子Z2とアース(VSS)との間に接続した内部電源電圧発生回路が開示されている（特許文献３の[００７７]及び[００７５]段落参照）。
特開平１０−２７０２６号公報 特開平７−１０５６８２号公報 特開平８−１９０４３７号公報
前述のように、DC電流はカレントミラー型アンプ及びモニター用抵抗素子部を流れる。カレントミラー型アンプと出力トランジスタは、入力基準電圧をマイナス入力、モニター用抵抗素子部からのフィードバックレベルをプラス入力とすることでネガティブなフィードバック動作を行う。カレントミラー型アンプは、このフィードバックレベルが入力基準電位より上か下かを判断し、出力トランジスタは、その結果に応じて出力基準電位を狙いの設定値に制御する。このフィードバックレベルが入力基準電位より上の場合には出力基準電位を下げ、フィードバックレベルが入力基準電位より下の場合には出力基準電位を上げることで出力基準電位を制御する。
カレントミラー型アンプの入力基準電圧とフィードバックレベルとの比較判定部分や、モニター用抵抗素子部においては定常的にほぼ一定のDC電流が流れ続けている。このDC電流はモバイルＤＲＡＭの待機電流に相当するセルフリフレッシュ電流において、そのDC電流が占める割合は20%〜40%に相当する。
セルフリフレッシュ電流を構成する要素の残りの60%〜80%は、リフレッシュ動作に伴う充放電電流と、モバイルＤＲＡＭ内部に不本意に発生する欠陥性のリーク電流となる。この残りのリフレッシュ動作の電流および欠陥性リーク電流の削減は当然ながら削減の努力がつづけられてきている。しかし、本発明で焦点をあてるDC電流に関してはこれまでセルフリフレッシュ電流の総和に対するDC電流の比率が現在のよう20%から40%を占めるほどに大きくはなかったことから積極的に議論されていなかった。
しかし、今日このDC電流を削減することは大きな課題となってきつつある。具体的な電流値としては、このDC電流60μA〜100μA程度であるが、この値を半分以下の30μA〜50μA程度に削減することが課題である。
更に、基準電位発生回路にて安定な出力基準電位を発生させることも課題である。前記特許文献１の内部電源電位供給回路では、制御信号SC1を“H”として、コンパレータを活性状態にしても、コンパレータは即時に安定な動作を行わない。そのため活性状態にした当初は内部電源電位供給回路の出力基準電位は不安定となってしまう。前記特許文献２の内部降圧電源も、コンパレータを有しており、前記特許文献１の内部電源電位供給回路と同様に、内部降圧電源の出力基準電位は不安定となる。前記特許文献３の内部電源電圧発生回路も比較回路を有しており、前記特許文献１の内部電源電位供給回路と同様に、内部降圧電源の出力基準電位は不安定となる。
本発明の目的は、上述のDC電流を削減することができ、かつ安定な出力基準電位を発生させることができる基準電位発生回路を提供することにある。
本発明の別の目的は、上述のDC電流を削減することができ、かつ安定な出力基準電位を発生させることができる基準電位発生回路を備えた半導体記憶装置を提供することにある。
本発明による基準電位発生回路及び本発明による半導体記憶装置は以下のとおりである。
（１） 入力基準電位を受け出力基準電位を発生する基準電位発生回路において、前記入力基準電位とフィードバックレベルとを入力とするカレントミラー型アンプと、該カレントミラー型アンプの出力を入力とし出力基準電位を出力とする出力トランジスタと、該出力トランジスタの出力から前記フィードバックレベルを生成するモニター部と、前記カレントミラー型アンプへの電源供給を制御する第１のスイッチと、前記モニター部への電源供給を制御する第２のスイッチと、前記出力トランジスタの出力の次段への接続を制御する出力スイッチとを有し、前記第１及び前記第２のスイッチ及び前記出力スイッチを同時にオフし、オフしてから第１の所定期間経過時に前記第１及び前記第２のスイッチをオンし、オンしてから第２の所定期間経過時に前記出力スイッチをオンすることを特徴とする基準電位発生回路。
（２） 上記（１）項に記載の基準電位発生回路において、前記モニター部は直列接続された複数の抵抗素子を有し、該複数の抵抗素子による抵抗分割点に前記フィードバックレベルを生成するものであり、前記第１及び前記第２のスイッチはそれぞれトランジスタで構成され、前記出力スイッチはトランスファースイッチで構成されることを特徴とする基準電位発生回路。
（３） 上記（１）項に記載の基準電位発生回路において、前記第１のスイッチは前記カレントミラー型アンプへのアース電位の供給を制御するものであり、前記第２のスイッチは前記モニター部へのアース電位の供給を制御するものであることを特徴とする基準電位発生回路。
（４） 上記（１）項に記載の基準電位発生回路において、前記第２の所定期間は前記第１及び前記第２のスイッチがオンしてから、前記カレントミラー型アンプが前記出力トランジスタの出力に生ぜしめたリンギングが収束して前記出力トランジスタの出力が安定するまでの期間を含むことを特徴とする基準電位発生回路。
（５） 上記（１）項に記載の基準電位発生回路において、前記第１及び前記第２のスイッチ及び前記出力スイッチを制御する制御部を更に有し、該制御部は前記第１及び前記第２スイッチ及び前記出力スイッチを同時にオフすることを所定周期で繰返し行い、前記制御部は各所定周期において、前記第１及び前記第２のスイッチ及び前記出力スイッチを同時にオフした時点から前記第１の所定期間経過時に前記第１及び前記第２のスイッチをオンし、前記第１及び前記第２のスイッチをオンした時点から前記第２の所定期間経過時に前記出力スイッチをオンし、前記出力スイッチをオンしてから前記第１及び前記第２のスイッチ及び前記出力スイッチが次に同時にオフされるまでの第３の所定期間には前記第１及び第２のスイッチ及び前記出力スイッチをオン状態を保つことを特徴とする基準電位発生回路。
（６） 上記（１）項に記載の基準電位発生回路において、前記出力基準電位を後段入力基準電位として受け後段出力基準電位を発生する後段基準電位発生回路を更に有し、該後段基準電位発生回路は、前記後段入力基準電位と電源電位との間を複数の抵抗で分割し、前記後段出力基準電位を生成する抵抗分割部と、前記抵抗分割部への前記後段入力基準電位の供給を制御する第３のスイッチと、前記抵抗分割部への前記電源電位の供給を制御する第４のスイッチと、前記抵抗分割部の前記後段出力基準電位の次段への接続を制御する第５のスイッチとを有し、前記第３乃至前記第５のスイッチを同時にオフし、前記第３乃至前記第５のスイッチを同時にオフしてから前記第１の所定期間経過時に前記第３及び前記第４のスイッチをオンし、前記第３及び前記第４のスイッチをオンしてから前記第２の所定期間経過時に前記第５のスイッチをオンすることを特徴とする基準電位発生回路。
（７） 上記（６）項に記載の基準電位発生回路において、前記第３及び前記第５のスイッチはそれぞれトランスファースイッチで構成され、前記第４のスイッチはトランジスタで構成されることを特徴とする基準電位発生回路。
（８） 上記（６）項に記載の基準電位発生回路において、前記第４のスイッチは前記抵抗分割部へのアース電位の供給を制御するものであることを特徴とする基準電位発生回路。
（９） 上記（１）乃至（８）項のいずれかに記載の基準電位発生回路を備えたことを特徴とする半導体記憶装置。
（１０） 上記（５）項に記載の基準電位発生回路を備えた半導体記憶装置において、セルフリフレッシュ周期でリフレッシコマンドを発生するセルフリフレッシュ用タイマー回路を更に備え、前記制御部は前記セルフリフレッシュ用タイマー回路に接続され、前記セルフリフレッシュ用タイマー回路から受けたリフレッシコマンドを基に、前記所定周期を決定することを特徴とする半導体記憶装置。
（１１） 上記（１０）項に記載の半導体記憶装置において、前記制御部はリフレッシコマンドを基に、前記第１乃至前記第３の所定期間をも決定することを特徴とする半導体記憶装置。
（１２） 上記（１０）項に記載の半導体記憶装置において、前記第３の所定期間において、セルフリフレッシュ動作を行うことを特徴とする半導体記憶装置。
本発明の基準電位発生回路では、待機状態においては第１乃至第３のスイッチをオフして基準電位発生回路をストップ状態とし、DC電流を削減し、消費電流を削減する。基準電位発生回路は動作を行うときには、最初に第１及び第２のスイッチをオンさせカレントミラー型アンプ及び出力トランジスタをアクティブ状態とし、出力トランジスタの出力電位が安定するのを待つ。出力電位が安定した時点で第３のスイッチをオンさせ、出力トランジスタの出力電位を次段に出力する。待機状態における消費電流を削減し、かつ動作時（例えば、本基準電位発生回路が半導体記憶装置に用いられた場合におけるリフレッシュ動作時）には安定した基準電位が得られる基準電位発生回路が得られる。
このように本発明によれば、DC電流を削減することができ、かつ安定な出力基準電位を発生させることができる基準電位発生回路が得られる。
更に本発明によれば、DC電流を削減することができ、かつ安定な出力基準電位を発生させることができる基準電位発生回路を備えた半導体記憶装置が得られる。
次に、本発明の実施例について図面を参照して説明する。
第１の実施例
図１は、半導体記憶装置に用いられる本発明の第１の実施例によるDC電流削減型基準電位発生回路を示す図である。このDC電流削減型基準電位発生回路は、入力基準電位VREF_0を受け出力基準電位VREF_Aを発生する第１段目の基準電位発生回路と、VREF_Aを入力基準電位VREF_Bとして受け出力基準電位VREF_Cを発生する第２段目の基準電位発生回路とを有する。
第１段目の基準電位発生回路において、カレントミラー型アンプ（増幅器）CM11は入力基準電位VREF_0をマイナス側入力、フィードバックレベルFEB11をプラス側入力として受ける。入力基準電位VREF_0は図１の回路とは別回路にて生成され、例えば電源電位VDDが1.8Vに対しVREF_0は0.6Vというような中間電位である。入力基準電位VREF_0は時間に関係なく常に一定のレベルの信号である。カレントミラー型アンプCM11には電源VDD、アース電位VSSが供給される。カレントミラー型アンプCM11とVSSとの間にはNチャネル型トランジスタQN11からなる電流スイッチ（第1のスイッチ）が接続される。電流スイッチ（第1のスイッチ）QN11はカレントミラー型アンプCM11への電源電位VSS供給を制御する。QN11は電流スイッチ信号SW11によりオンオフを制御される。電流スイッチ信号SW11がロウレベルになるとNチャネル型トランジスタQN11がオフする。QN11がオフするとCM11にはVDDからVSSへ電流が流れなくなる。カレントミラー型アンプCM11の出力CNT11はPチャネル型トランジスタQP11（出力トランジスタ）のゲートに入力される。
Pチャネル型トランジスタQP11の出力VREF_Aは抵抗素子R11およびR12およびNチャネル型トランジスタQN12によりVSSに接続される。出力VREF_Aは抵抗素子R11およびR12により抵抗分割され、その分割点がフィードバックレベルFEB11となる。抵抗素子R11およびR12の抵抗値は例えばR11=R12が選ばれ、内分点であるフィードバックレベルFEB11はVREF_Aの半分の値になる。フィードバックレベルFEB11はフィードバック入力としてCM11のプラス側入力に接続される。R11およびR12はQP11（出力トランジスタ）の出力からフィードバックレベルFEB11を生成するモニター部（モニター用抵抗素子部）を構成している。抵抗素子R12とVSSの間には前記Nチャネル型トランジスタQN12が電流スイッチ（第２のスイッチ）として接続される。電流スイッチ（第２のスイッチ）QN12はモニター部R11およびR12への電源電位VSS供給を制御する。前記電流スイッチ信号SW11がQN12のゲートに入力される。QN12がオフすると抵抗R11およびR12のパスには電流が流れない。
QP11（出力トランジスタ）の出力VREF_Aはさらにトランスファースイッチ（出力スイッチ）TSW12を介して、VREF_Bに接続され、VREF_Bは第１段目の基準電位発生回路の出力基準電位であり、第２段目の基準電位発生回路の入力基準電位となる。すなわちトランスファースイッチ（出力スイッチ）TSW12はQP11（出力トランジスタ）の出力VREF_Aの次段への接続を制御する。トランスファースイッチTSW12はNチャネル型トランジスタQNとPチャネル型トランジスタQPの抱き合わせの構造をしている。Nチャネル型トランジスタQNのゲートには出力スイッチ信号SW12が、Pチャネル型トランジスタQPのゲートには出力スイッチ信号SW12Bが入力される。SW12とSW12Bは互いに極性が逆で、SW12及びSW12Bの一方がVDDレベルならば、SW12及びSW12Bの他方はVSSレベルである。トランスファースイッチTSW12は出力スイッチ信号SW12及びSW12Bにより導通、非導通となる。
入力基準電位VREF_Bは容量素子C11の一端に接続される。C11の他端はVSSに接続される。C11は数百ｆF（フェムトファラッド）から数ｐF（ピコファラッド）程度の容量の大きさである。
第２段目の基準電位発生回路において、カレントミラー型アンプCM12は前記カレントミラー型アンプCM11で述べたのと同じ構成であり、入力基準電位VREF_Bをマイナス側入力、フィードバックレベルFEB12をプラス側入力として受ける。電流スイッチとしてのNチャネル型トランジスタQN13のゲートには電流スイッチ信号SW13が入力される。電流スイッチQN13はカレントミラー型アンプCM12への電源電位VSS供給を制御する。このようにQN13はQN11と同様に第１のスイッチとして機能することから、QN13を第２段目の基準電位発生回路の第１のスイッチと呼ぶ。CM12の出力CNT12はPチャネル型トランジスタ（出力トランジスタ）QP12のゲートに入力される。QP12の出力VREF_Cは抵抗素子R13及びR14及びNチャネル型トランジスタQN14によりVSSに接続される。出力VREF_Cの抵抗素子R13およびR14による抵抗分割内分点はフィードバックレベルFEB12である。FEB12はカレントミラー型アンプCM12にフィードバック入力としてCM12の−入力に接続される。R13およびR14はQP12（出力トランジスタ）の出力からフィードバックレベルFEB12を生成するモニター部を構成している。電流スイッチ（第２のスイッチ）としてのNチャネル型トランジスタQN14のゲートには前記電流スイッチ信号SW13が入力される。電流スイッチQN14はモニター部R13およびR14への電源電位VSS供給を制御する。このようにQN14はQN12と同様に第２のスイッチとして機能することから、QN14を第２段目の基準電位発生回路の第２のスイッチと呼ぶ。
QP12（出力トランジスタ）の出力VREF_Cは入力基準電位VREF_BとフィードバックレベルFEB12との比較判定結果として得られた一定電位の基準電位である。出力基準電位VREF_Cはトランスファースイッチ（出力スイッチ）TSW14を介して基準電位VREF_Dに接続される。基準電位VREF_Dは内部回路（図示せず）の入力となる。すなわちトランスファースイッチ（出力スイッチ）TSW14はQP12（出力トランジスタ）の出力VREF_Cの次段への接続を制御する。トランスファースイッチTSW14は前記トランスファースイッチTSW12と同様の構造である。極性が逆の相補信号であるSW14とSW14BがそれぞれNチャネル型トランジスタQN、Pチャネル型トランジスタQPに入力される。この際、基準電位VREF_Dには容量素子C12が接続される。
スイッチ信号SW11、SW13、SW12、及びSW14は、所定周期で信号を発生する周期発生回路１０１からの信号を基に制御回路１００が生成する。例えば周期発生回路１０１は半導体記憶装置のセルフリフレッシュ用タイマー回路であり、以下の説明では周期発生回路をセルフリフレッシュ用タイマー回路１０１とする。
すなわち図1のDC電流削減型基準電位発生回路は、セルフリフレッシュ周期でリフレッシコマンドを発生するセルフリフレッシュ用タイマー回路１０１を備えた半導体記憶装置に設けられる。DC電流削減型基準電位発生回路は、第１のスイッチQN11及びQN13、第２のスイッチQN12及びQN14、及び出力スイッチTSW12及びTSW14を制御する制御部１００を更に有する。制御部１００はセルフリフレッシュ用タイマー回路１０１に接続され、セルフリフレッシュ用タイマー回路１０１から受けたリフレッシュコマンドを基に、電流スイッチ信号SW11と、出力スイッチ信号SW12及びSW12Bと、電流スイッチ信号SW13と、出力スイッチ信号SW14及びSW14Bとを出力する。
次に、図１に加えて、図２のタイミングチャートをも参照して、図１の実施例の動作の説明をする。図２には電流スイッチ信号SW11（或いはSW13）、出力基準電位VREF_A(或いはVREF_C)、電流スイッチ信号SW12（或いはSW14）、入力基準電位VREF_B(或いはVREF_D)が示されている。
なお、第２段目の基準電位発生回路におけるカレントミラー型アンプＣＭ１２、出力トランジスタＱＰ１２、モニター用抵抗素子部（Ｒ１３，Ｒ１４）、電流スイッチＱＮ１３及びＱＮ１４、出力スイッチＴＳＷ１４、及び容量Ｃ１２の構成は、第１段目の基準電位発生回路におけるカレントミラー型アンプＣＭ１１から容量Ｃ１１の構成と同一である。また入力基準電位をVREF_0からVREF_Bへ変更し、出力基準電位をVREF_AからVREF_Cへ変更すれば、第２段目の基準電位発生回路の入出力も第１段目の基準電位発生回路と同一である。従って第２段目の基準電位発生回路の詳細な動作説明は第１段目の基準電位発生回路の動作説明から容易に理解できることから省略する。以下においては第１段目の基準電位発生回路の動作説明のみ行う。
第１段目の基準電位発生回路は第１及び第２のスイッチQN11及びQN12及び出力スイッチTSW12が全てオンの場合、以下の基本動作を行う。すなわちCM11はFEB11とVREF_0を比較し、FEB11がVREF_0より高ければ、CNT11の電位は上がり、逆に低ければCNT11の電位は下がる。Pチャネル型トランジスタQP11は、ゲートにCNT11を受ける。Pチャネル型トランジスタQP11は、FEB11が上がれば、FEB11を下げる方向に、FEB11が下がればFEB11を上げる方向に、ネガティブフィードバックがかかる制御を行う。
電流スイッチ信号SW11を図２に示すようにある時刻にVSSレベルに落とすと、電流スイッチ（第1及び第２のスイッチ）QN11及びQN12がオフし、カレントミラー型アンプCM11及び出力トランジスタQP11を流れる電流は止まる。基準電位発生回路の電流は”ゼロ”アンペアとなる。この状態は電流が流れなく、基準電位発生回路は動作停止状態であることからこの期間をSTOP期間ＴＩ１とする。この場合、QP11の出力であるVREF_Aは、電流を止めたことで、不定レベル（フローティングレベル）となる。仮に、VREF_0を0.6V、VDDを1.8V、VREF_A(及びVREF_B)の設定レベルを1.2Vとする。VREF_Aは電流を止める前1.2Vであったのだが、ここでは電流スイッチQN11及びQN12がオフすることによりVREF_Aはハイレベルに上昇するものとする。この場合、CM11及びQP11に合計10μA流れていたと仮定すると、電流スイッチ（第1及び第２のスイッチ）QN11及びQN12をオフすることで電流が10μA削減される。
また、電流スイッチ（第1及び第２のスイッチ）QN11及びQN12をオフすると同時に、出力スイッチ信号SW12も図２に示すようにVSSレベルに落とす（出力スイッチ信号SW12BをVDDレベルに上げる）ことで、トランスファースイッチTSW12もオフしている。すなわち、VREF_AとVREF_Bは遮断され、非接続状態である。電位VREF_Bは、C11に充電されていた遮断される前の電位である1.2V（設定レベル）を保持する。しかし、VREF_Bは、実際には、微小なリーク電流により、電位を下げていく。その電位は、次式で与えられる電位である。
V(t)＝Q（t）/C
（V(t)：VREF_Bの電位、Q(t)：C11の電荷量、C：C11の容量値、ここでC11は配線VREF_Bの寄生容量より充分大きいと仮定している。）
所定期間ＴＩ１が経過し、電流スイッチ信号SW11をVDDレベルとし、電流スイッチQN11とQN12をオン(ACTIVE)させる。基準電位発生回路に電流が供給され、動作開始されることからACTIVE期間ＴＩ２となる。さらにACTIVE期間ＴＩ２はトランスファースイッチ（出力スイッチ）TSW12がオフの状態である所定期間ＴＩ４と、出力スイッチTSW12がオンの状態である所定期間ＴＩ５からなる。
所定期間ＴＩ４ではトランスファースイッチ（出力スイッチ）TSW12はまだオフさせたままである。所定期間ＴＩ４の開始時点ではVREF_Bの電位は例えば、20mVだけ初期の値（設定レベル）より下がった電位となる。この電位変化は主としてトランスファースイッチのトランジスタの拡散層領域でのリークにより発生するので、その電圧の減少分はリフレッシュの周期（後述する）の範囲では高々20mV程度となる。リフレッシュ周期を超えない時間範囲の適当な時間間隔を選び電流スイッチQN11、QN12をオン(ACTIVE)させる。更に、VREF_Bの電位は、トランスファースイッチTSW12をオン(CONNECT)させる時点までに、更に下がるが、このVREF_Bの電位の低下は非常に小さく、問題とはならない。すなわち、トランスファースイッチTSW12をオン(CONNECT)させる時間は、電流スイッチQN11及びQN12をオン(ACTIVE)させる時間から、ある時間分（図２にＴＩ４で示す）だけ遅延させる。これが本発明の特徴の一つである。
SW11をVDDレベルに上げると、QN11及びQN12がオンすることでカレントミラー型アンプCM11と出力トランジスタQP11とモニター部R11,R12とに電流が流れ、フィードバックレベルFEB11が動作状態となる。カレントミラー型アンプCM11は、電流スイッチ信号SW11がVDDレベルに上がった直後は不安定な挙動を示す。CM11の出力であるCNT11は、FEB11のレベルに反応する形で電位を変動させる。
しかし、電流スイッチ信号SW11をVDDレベルに上げた直後は、カレントミラー型アンプCM11の各内部ノードが所望の電位に安定する時間まで、前記基本動作として説明した所望の動作にならない。更に、FEB11の電位変動が急激に入るため、CM11の制御が時間的に遅れた形になる。その結果、VREF_Aにはリンギングが生じる。しかし、そのリンギングはネガティブフィードバックにより収束に向かい、VREF_Aはやがて安定する。そのリンギングの様子が図２のVREF_AにＲＧとして描かれている。フィードバックレベルFEB11はVREF_Aの抵抗分割であることから、VREF_AとフィードバックレベルFEB11はほぼ同期してリンギングを発生している。従って期間ＴＩ４においては動作不安定であり、出力トランジスタQP11の出力電位VREF_Aは使用可能な安定状態にない。そのため出力スイッチTSW12はオフ状態とする。
期間ＴＩ３においては、出力スイッチTSW12はオフ状態であることから、VREF_AとVREF_Bは非接続状態であり、期間ＴＩ３の状態をDIS-CONNECT状態と称する。VREF_Aが安定した時間を待って、期間ＴＩ３（＝ＴＩ１＋ＴＩ４）になると、トランスファースイッチTSW12をオンさせる。トランスファースイッチTSW12をオンさせることで、VREF_AはVREF_Bと接続される。接続されることから期間ＴＩ５の状態をCONNECT状態と称する。トランスファースイッチTSW12がオンした直後にはVREF_Bには若干電位変動が入るが、VREF_Aが安定していることから、VREF_Bは電位を所望のレベル(1.2V)に戻す。
この期間ＴＩ５には、基準電位発生回路は所望の基準電位を発生させることからリフレッシュ動作が行われる。期間ＴＩ５が経過し、所定のリフレッシュ動作が完了した点で電流スイッチ信号SW11及び出力スイッチ信号SW12がともにVSSレベルに変化する。そのため電流スイッチQN11及びQN12、出力スイッチ（トランスファースイッチ）TSW12がオフし、基準電位発生回路は動作を停止し、流れる電流はゼロとなる。
以上第１段目の基準電位発生回路のカレントミラーアンプCM11からVREF_Bまでについて説明した。図１の第２段目の基準電位発生回路のカレントミラーアンプCM12からVREF_Dにおいてはそれぞれの素子名と信号名が変更されている。例えばカレントミラーアンプCM11をCM12、入力基準電位VREF_0をVREF_Bと変更されている。図２のタイミングチャートにおいてはSW11をSW13に、VREF_AをVREF_Cに、SW12をSW14に、VREF_BをVREF_Dに置き換えことで第２段目の基準電位発生回路の動作は理解できることからその詳細な説明は省略する。
ここで例えばモニター用抵抗R11とR12の抵抗比を1:1に、R13とR14の抵抗比を1:4に選ぶとする。入力基準電位VREF_0が0.6Vでは、VREF_A及び VREF_Bが1.2Vとなり、さらにVREF_C及びVREF_Dは1.5Vとなる。このようにモニター用抵抗比により所望の基準電位が生成できる。またVREF_Aを、出力スイッチTSW12を介して第２段目の基準電位発生回路の入力基準電位VREF_Bに接続したが、他の出力スイッチを介し、他の回路に接続することもできる。
このように周期Ｔ０の間に、基準電位発生回路に電流を流さないSTOP期間ＴＩ１と、基準電位発生回路に電流が流れるACTIVE期間ＴＩ２とする。さらにACTIVE期間ＴＩ２はその出力基準電位が不安定であり、次段に伝達しない期間ＴＩ４と、出力基準電位を次段に伝達する期間ＴＩ５からなる。期間ＴＩ５においてリフレッシュ動作が行われる。周期Ｔ０は例えばセルフリフレッシュ用タイマー回路１０１からのタイマー信号であり、STOP期間ＴＩ１、ACTIVE期間ＴＩ２、そして期間ＴＩ４及び期間ＴＩ５は制御回路１００からの信号により制御される。
従って、説明の簡単化の為に仮にSTOP期間ＴＩ１、ACTIVE期間ＴＩ２の時間比を１：１に選べば、基準電位発生回路全体の消費電流量は2分の1になる。全体の消費電流量が30μAであれば、15μAに減少し、15μA 削減できたことになる。前述したようにモバイルＤＲＡＭ全体でのDC電流の合計が60μA〜100μA程度である場合は、本実施例ではモバイルＤＲＡＭ全体でのDC電流の合計値を半分以下の30μA〜50μA程度に削減することができる。また、前記STOPの時間比率は、より増やすことが可能で、電流はより削減可能となる。より実際に近い説明をすれば、周期Ｔ０はリフレッシュ周期とし、常温の25℃〜45℃の範囲では約50μS、ＴＩ１は基準電位発生回路に電流を流さないSTOP期間であるが、これが約46μS、ＴＩ２は基準電位発生回路に電流を流す期間であるが、これを約4μS、ＴＩ４は基準電位発生回路の安定までの時間で温度依存少なく約2μS、ＴＩ５はリフレッシュ動作時間とその前後のセットアップ、ホールド時間を考慮して約2μSに設定することが考えられる。このように、DC電流を大幅に削減していくことが可能である。また、本制御を行う期間は、セルフリフレッシュ時はもちろん、任意の期間に設定可能である。ただし、効果が大きく出せるのはセルフリフレッシュ動作期間中である。それはセルフリフレッシュ動作の電流が数百μA オーダーと値が小さく、かつ携帯機器においては待機期間が長くセルフリフレッシュ動作期間が大部分を占めるためである。
更に説明を付け加えれば、低温から常温（-25℃から45℃程度）の温度域は、セルフリフレッシュ動作のリフレッシュ間隔が長いため、DC電流削減効果が顕著であるが、この温度域のみ本発明の制御を実施すればよいことも考えられる。高温域では常時オンさせていても、セルフリフレッシュ動作のリフレッシュ間隔が短いため、これらAC電流成分の増加により、DC電流は相対的に小さくなってくるからである。
本発明の制御では、周期発生回路１０１からの信号により制御回路１００により制御信号を発生させている。この周期発生回路１０１として、セルフリフレッシュ動作時に利用するＤＲＡＭ内のタイマー回路出力を利用すると、タイマーを別に設けるなどのオーバーヘッドがない。このタイマー回路出力を分周するなどして、必要なオン、オフ時間を得ることが出来る。
第２の実施例
次に、本発明の第２の実施例について図面を参照して詳細に説明する。
図３を参照すると、半導体記憶装置に用いられる本発明の第２の実施例によるDC電流削減型基準電位発生回路が示されている。本実施例は抵抗分割により入力基準電位VREF_Bから、さらに複数の出力基準電位VREF_C’及びVREF_D’を発生させる実施例である。このDC電流削減型基準電位発生回路は、図１と同様にCM11、QP11、R11、R12、QN11、QN12、及びTSW12などからなる第１段目の基準電位発生回路を含む。図３のDC電流削減型基準電位発生回路では、図１の第２段目の基準電位発生回路におけるCM12、QP12、R13、及びR14の代りに、R23、R24、R25、R26の抵抗素子が第２段目の基準電位発生回路において用いられる。また図３の第２段目の基準電位発生回路においては、図１のQN13およびQN14の電流スイッチの代りに、トランスファースイッチTSW23及びNチャネル型トランジスタQN23が電流スイッチとして用いられている。
VREF_Bはトランスファースイッチ（電流スイッチ）TSW23を介してR23に入力される。R23には、R24、R25、R26が順次直列に接続され、R26は電流スイッチQN23を介してVSSに接続される。R23及びR24の接続点の出力基準電位VREF_C’はトランスファースイッチ（出力スイッチ）TSW241を介してVREF_Eとして次段へ出力される。電圧安定化のための容量素子C22がVREF_EとVSSとの間に接続される。R25及びR26の接続点の出力基準電位VREF_D’はトランスファースイッチ（出力スイッチ）TSW242を介してVREF_Fとして次段へ出力される。電圧安定化のための容量素子C23がVREF_FとVSSとの間に接続される。
制御部２００は、電流スイッチ信号SW11及び出力スイッチ信号SW12及びSW12Bを、図１の制御部１００と同様に周期発生回路としてのセルフリフレッシュ用タイマー回路（図３には図示せず）からのリフレッシュリフレッシコマンドを基に出力する。制御部２００は、更に、電流スイッチ信号SW23及びSW23B及び出力スイッチ信号SW24及びSW24Bを出力する。電流スイッチ信号SW23Bは電流スイッチ信号SW23の反転信号である。出力スイッチ信号SW24Bは出力スイッチ信号SW24の反転信号である。
図４は図３の第２段目の基準電位発生回路のタイミングチャートである。図４にはSW23、VREF_C’、SW24、及びVREF_Eの波形を示す。
図３及び図４において、第１段目の基準電位発生回路において、カレントミラー型アンプCM11及び出力トランジスタQP11がVREF_Aを出力するまでの動作の流れは、図１での実施例と変わりない。カレントミラー型アンプCM11及び出力トランジスタQP11によって生成された基準電位VREF_AがVREF_Bとなる。第２段目の基準電位発生回路においては、VREF_Bを元にVREF_C’およびVREF_D’を生成してゆく。
第２段目の基準電位発生回路において、電流スイッチ信号SW23はトランスファースイッチTSW23のNチャネル型トランジスタのゲートに入力される。電流スイッチ信号SW23BはトランスファースイッチTSW23のPチャネル型トランジスタのゲートに入力される。電流スイッチ信号SW23は更に電流スイッチ（Nチャネル型トランジスタ）QN23のゲートに入力される。
出力スイッチ信号SW24はトランスファースイッチTSW241及びTSW242のNチャネル型トランジスタのゲートに入力される。出力スイッチ信号SW24BはトランスファースイッチTSW241及びTSW242のPチャネル型トランジスタのゲートに入力される。
図４のように、電流スイッチ信号SW23がVSSに下がる（電流スイッチ信号SW23BはVDDに上がる）と、トランスファースイッチ（電流スイッチ）TSW23及び電流スイッチQN23がオフする。電流スイッチ信号SW23がVSSに下がるタイミングで同時に、出力スイッチ信号SW24もVSSに下がる（すなわち、出力スイッチ信号SW24BはVDDに上がる）。これにより、トランスファースイッチ（出力スイッチ）TSW241及び242もオフする。
その後、抵抗素子R23、R24、R25、R26を流れる電流が止まり、抵抗素子の各ノードは同一の電位（図４のVREF_C’における不定レベル）になる。図４では、VREF_C’を示してあるが、VREF_C’とVREF_D’はこの場合同一の電位（上記の不定レベル）になる。図４では不定レベルは設定レベルより低いレベルにしている。この不定レベルの絶対値は電流が止まる前に各抵抗の各ノードが何Vであって、そこに寄生容量がどの程度付いていたかで決まる。また不定レベルの絶対値は、容量結合した場合に容量の比などで決まる。
図２の場合で述べたのと同様に、VREF_EおよびVREF_Fは、電流スイッチTSW23及びQN23をオンさせる時点では、微弱な電流リークによりある値だけ初期の値（設定レベル）より下がる。その変化量が一定量を超える前に、SW23をVDDに上げ、TSW23及びQN23をオンさせる。VREF_EおよびVREF_Fは、出力スイッチTSW241及びTSW242をオンさせる時点では更に下がるが、このVREF_EおよびVREF_Fの低下は小さく問題ない。
そこで、図２の場合と同様に、制御回路２００は、電流スイッチTSW23、QN23のオン(ACTIVE)と同時には出力スイッチTSW241、TSW242をオンさせず、VREF_C’およびVREF_D’が設定レベルに安定的に落ち着くまで待って、その後TSW241、TSW242をオンさせるように、制御する。TSW241、TSW242をオンさせた直後は、VREF_EおよびVREF_Fは容量C22及びC23と結合するため、電位が変動するが、充分小さい値の変動量であり、無視できる。その後、C22及びC23には、抵抗素子R23、R24、R25、R26を経由して電荷が供給されるため、電位は正確に設定レベルに遷移してゆく。
本発明の基準電位発生回路は、携帯機器の待機状態においてはその電流スイッチと出力スイッチをオフさせたSTOP状態とし、消費電流を削減する。リフレッシュ動作を行うときには、最初に電流スイッチをオンさせ基準電位発生回路をACTIVE状態とし、その出力電位が安定するのを待つ。出力電位が安定した時点で出力スイッチをオンさせ、電位を出力する。安定した電位を供給された時点でリフレッシュ動作を行う。待機状態における消費電流を削減し、かつリフレッシュ動作時には安定した基準電位が得られる基準電位発生回路が得られる。
以上に本発明の第１及び第２の実施例を説明したが、本発明はそれら実施例に限定されない。本発明は、図１及び図３の実施例のように２段構成の基準電位発生回路である必要はなく、１段構成の基準電位発生回路であっても良い。
本発明の半導体記憶装置の利用分野として、携帯電話や携帯ディジタル機器への搭載が考えられる。
本発明の第１の実施例によるDC電流削減型基準電位発生回路を示す図である。 図１のDC電流削減型基準電位発生回路の動作を説明するためのタイミングチャートである。 本発明の第２の実施例によるDC電流削減型基準電位発生回路を示す図である。 図３のDC電流削減型基準電位発生回路における第２段目の基準電位発生回路の動作を説明するためのタイミングチャートである。 関連技術(related art)としての２段構成の基準電圧発生回路を示す図である。
符号の説明
CM11 カレントミラー型アンプ
QN11 Nチャネル型トランジスタ（第1のスイッチ）
QP11 Pチャネル型トランジスタ（出力トランジスタ）
R11 抵抗素子
R12 抵抗素子
QN12 Nチャネル型トランジスタ（第２のスイッチ）
TSW12 トランスファースイッチ（出力スイッチ）
C11 容量素子
CM12 カレントミラー型アンプ
QN13 Nチャネル型トランジスタ（第1のスイッチ）
QP12 Pチャネル型トランジスタ（出力トランジスタ）
R13 抵抗素子
R14 抵抗素子
QN14 Nチャネル型トランジスタ（第２のスイッチ）
TSW14 トランスファースイッチ（出力スイッチ）
C12 容量素子
１００ 制御部
１０１ 周期発生回路（セルフリフレッシュ用タイマー回路）
２００ 制御部

Claims (12)

  1. 入力基準電位を受け出力基準電位を発生する基準電位発生回路において、前記入力基準電位とフィードバックレベルとを入力とするカレントミラー型アンプと、該カレントミラー型アンプの出力を入力とし出力基準電位を出力とする出力トランジスタと、該出力トランジスタの出力から前記フィードバックレベルを生成するモニター部と、前記カレントミラー型アンプへの電源供給を制御する第１のスイッチと、前記モニター部への電源供給を制御する第２のスイッチと、前記出力トランジスタの出力の次段への接続を制御する出力スイッチとを有し、前記第１及び前記第２のスイッチ及び前記出力スイッチを同時にオフし、オフしてから第１の所定期間経過時に前記第１及び前記第２のスイッチをオンし、オンしてから第２の所定期間経過時に前記出力スイッチをオンすることを特徴とする基準電位発生回路。
  2. 請求項１に記載の基準電位発生回路において、前記モニター部は直列接続された複数の抵抗素子を有し、該複数の抵抗素子による抵抗分割点に前記フィードバックレベルを生成するものであり、前記第１及び前記第２のスイッチはそれぞれトランジスタで構成され、前記出力スイッチはトランスファースイッチで構成されることを特徴とする基準電位発生回路。
  3. 請求項１に記載の基準電位発生回路において、前記第１のスイッチは前記カレントミラー型アンプへのアース電位の供給を制御するものであり、前記第２のスイッチは前記モニター部へのアース電位の供給を制御するものであることを特徴とする基準電位発生回路。
  4. 請求項１に記載の基準電位発生回路において、前記第２の所定期間は前記第１及び前記第２のスイッチがオンしてから、前記カレントミラー型アンプが前記出力トランジスタの出力に生ぜしめたリンギングが収束して前記出力トランジスタの出力が安定するまでの期間を含むことを特徴とする基準電位発生回路。
  5. 請求項１に記載の基準電位発生回路において、前記第１及び前記第２のスイッチ及び前記出力スイッチを制御する制御部を更に有し、該制御部は前記第１及び前記第２スイッチ及び前記出力スイッチを同時にオフすることを所定周期で繰返し行い、前記制御部は各所定周期において、前記第１及び前記第２のスイッチ及び前記出力スイッチを同時にオフした時点から前記第１の所定期間経過時に前記第１及び前記第２のスイッチをオンし、前記第１及び前記第２のスイッチをオンした時点から前記第２の所定期間経過時に前記出力スイッチをオンし、前記出力スイッチをオンしてから前記第１及び前記第２のスイッチ及び前記出力スイッチが次に同時にオフされるまでの第３の所定期間には前記第１及び第２のスイッチ及び前記出力スイッチをオン状態を保つことを特徴とする基準電位発生回路。
  6. 請求項１に記載の基準電位発生回路において、前記出力基準電位を後段入力基準電位として受け後段出力基準電位を発生する後段基準電位発生回路を更に有し、該後段基準電位発生回路は、前記後段入力基準電位と電源電位との間を複数の抵抗で分割し、前記後段出力基準電位を生成する抵抗分割部と、前記抵抗分割部への前記後段入力基準電位の供給を制御する第３のスイッチと、前記抵抗分割部への前記電源電位の供給を制御する第４のスイッチと、前記抵抗分割部の前記後段出力基準電位の次段への接続を制御する第５のスイッチとを有し、前記第３乃至前記第５のスイッチを同時にオフし、前記第３乃至前記第５のスイッチを同時にオフしてから前記第１の所定期間経過時に前記第３及び前記第４のスイッチをオンし、前記第３及び前記第４のスイッチをオンしてから前記第２の所定期間経過時に前記第５のスイッチをオンすることを特徴とする基準電位発生回路。
  7. 請求項６に記載の基準電位発生回路において、前記第３及び前記第５のスイッチはそれぞれトランスファースイッチで構成され、前記第４のスイッチはトランジスタで構成されることを特徴とする基準電位発生回路。
  8. 請求項６に記載の基準電位発生回路において、前記第４のスイッチは前記抵抗分割部へのアース電位の供給を制御するものであることを特徴とする基準電位発生回路。
  9. 請求項１乃至８のいずれかに記載の基準電位発生回路を備えたことを特徴とする半導体記憶装置。
  10. 請求項５に記載の基準電位発生回路を備えた半導体記憶装置において、セルフリフレッシュ周期でリフレッシコマンドを発生するセルフリフレッシュ用タイマー回路を更に備え、前記制御部は前記セルフリフレッシュ用タイマー回路に接続され、前記セルフリフレッシュ用タイマー回路から受けたリフレッシコマンドを基に、前記所定周期を決定することを特徴とする半導体記憶装置。
  11. 請求項１０に記載の半導体記憶装置において、前記制御部はリフレッシコマンドを基に、前記第１乃至前記第３の所定期間をも決定することを特徴とする半導体記憶装置。
  12. 請求項１０に記載の半導体記憶装置において、前記第３の所定期間において、セルフリフレッシュ動作を行うことを特徴とする半導体記憶装置。
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