JP5130571B2 - 半導体装置 - Google Patents
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Description
Jaroslav Raszka et al., "Embedded Flash Memory for Security Applications in a 0.13μm CMOS Logic Process", ISSCC 2004, SESSION2, NON-VOLATILE MEMORY, IEEE, 2004
[構成および基本動作]
図1は、本発明の第1の実施の形態に係る半導体装置101の構成を示す回路図である。以下では、ビット線BLの延在方向を行方向と称し、ワード線WLの延在方向を列方向と称する。
図10を参照して、NチャネルMOSトランジスタTR1Aは、ドレインに相当するN+型半導体領域43と、ボディに相当するP型半導体領域44と、ソースに相当するN+型半導体領域45と、ゲート電極G42とを有する。NチャネルMOSトランジスタTR2Aは、ドレインに相当するN+型半導体領域41と、ボディに相当するP型半導体領域42と、ソースに相当するN+型半導体領域43と、ゲート電極G41とを有する。NチャネルMOSトランジスタTR3Aは、ドレインに相当するN+型半導体領域45と、ボディに相当するP型半導体領域46と、ソースに相当するN+型半導体領域47と、ゲート電極G43とを有する。N+型半導体領域43は、NチャネルMOSトランジスタTR1AおよびTR2Aで共有されている。N+型半導体領域45は、NチャネルMOSトランジスタTR1AおよびTR3Aで共有されている。
次に、本発明の第1の実施の形態に係る半導体装置101がデータ書き込みを行なう際の動作について説明する。以下では、メモリセルMCAおよびMCBについて代表的に説明を行なう。
[構成および基本動作]
本実施の形態は、第1の実施の形態に係る半導体装置と比べてソース線がビット線ごとに配置されておらず共用される半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
次に、本発明の第2の実施の形態に係る半導体装置102がデータ書き込みを行なう際の動作について説明する。以下では、メモリセルMCAおよびMCBについて代表的に説明を行なう。
Claims (6)
- ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第1のトランジスタと、
前記第1のトランジスタのゲート電極に電気的に接続される第1端子と、第2端子とを有するSOI構造の第1のキャパシタと、
前記第1のトランジスタのドレイン領域に電気的に接続されるソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第2のトランジスタと、
ソース領域と、前記第1のトランジスタのソース領域に電気的に接続されるドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第3のトランジスタとを備え、
前記第1のトランジスタのゲート電極と前記第1のキャパシタの第1端子とを電気的に接続する第1ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶する半導体装置。 - 前記半導体装置は、さらに、
ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第4のトランジスタと、
前記第4のトランジスタのゲート電極に電気的に接続される第1端子と、前記第1のキャパシタの第2端子に電気的に接続される第2端子とを有するSOI構造の第2のキャパシタと、
前記第4のトランジスタのドレイン領域に電気的に接続されるソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第5のトランジスタと、
ソース領域と、前記第4のトランジスタのソース領域に電気的に接続されるドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第6のトランジスタと、
前記第2のトランジスタのドレイン領域に電気的に接続される第1のビット線と、
前記第3のトランジスタのソース領域に電気的に接続される第1のソース線と、
前記第5のトランジスタのドレイン領域に電気的に接続される第2のビット線と、
前記第6のトランジスタのソース領域に電気的に接続される第2のソース線とを備え、
前記半導体装置は、さらに、前記第4のトランジスタのゲート電極と前記第2のキャパシタの第1端子とを電気的に接続する第2ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶する請求項1記載の半導体装置。 - 前記半導体装置は、さらに、
ソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第4のトランジスタと、
前記第4のトランジスタのゲート電極に電気的に接続される第1端子と、前記第1のキャパシタの第2端子に電気的に接続される第2端子とを有するSOI構造の第2のキャパシタと、
前記第4のトランジスタのドレイン領域に電気的に接続されるソース領域と、ドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第5のトランジスタと、
ソース領域と、前記第4のトランジスタのソース領域に電気的に接続されるドレイン領域と、前記ソース領域および前記ドレイン領域間に位置するボディ領域と、前記ボディ領域の上方に位置するゲート電極とを有するSOI構造の第6のトランジスタと、
前記第2のトランジスタのドレイン領域に電気的に接続される第1のビット線と、
前記第5のトランジスタのドレイン領域に電気的に接続される第2のビット線と、
前記第3のトランジスタのソース領域および前記第6のトランジスタのソース領域に電気的に接続されるソース線とを備え、
前記半導体装置は、さらに、前記第4のトランジスタのゲート電極と前記第2のキャパシタの第1端子とを電気的に接続する第2ノードに蓄積されるキャリアに応じてデータを不揮発的に記憶し、
前記第3のトランジスタのボディ領域は、前記第3のトランジスタのソース領域に電気的に接続され、前記第6のトランジスタのボディ領域は、前記第6のトランジスタのソース領域に電気的に接続される請求項1記載の半導体装置。 - 前記半導体装置は、さらに、絶縁膜と、前記絶縁膜上に形成される活性層とを備え、
前記活性層に前記第1のキャパシタおよび前記第2キャパシタの各々の第1半導体領域、第2半導体領域およびボディ領域が形成され、かつ前記活性層に前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ、前記第5のトランジスタおよび前記第6のトランジスタの各々のドレイン領域、ソース領域およびボディ領域が形成され、
前記半導体装置は、さらに、
前記活性層の表面に前記絶縁膜と間隔をあけて形成される分離領域と、
前記第3のトランジスタのボディ領域および前記第6のトランジスタのボディ領域に隣接し、前記分離領域と前記絶縁膜との間を含む領域に形成され、前記第3のトランジスタのボディ領域および前記第6のトランジスタのボディ領域と同じ導電型を有する第4半導体領域とを備え、
前記第3のトランジスタのボディ領域は、前記第4半導体領域を介して前記第3のトランジスタのソース領域に電気的に接続され、
前記第6のトランジスタのボディ領域は、前記第4半導体領域を介して前記第6のトラ
ンジスタのソース領域に電気的に接続される請求項3記載の半導体装置。 - 前記半導体装置は、さらに、
前記第2のトランジスタのドレイン領域に電気的に接続されるビット線と、
前記第3のトランジスタのソース領域に電気的に接続されるソース線と、
前記第1のキャパシタの第2端子に電気的に接続されるワード線とを備え、
前記ソース線は、前記ビット線と略平行に配置され、
前記ワード線は、前記ビット線と略垂直に配置され、
前記第1のトランジスタは、前記ビット線および前記ワード線の交点に対応して配置され、
前記第2のトランジスタおよび前記第3のトランジスタは、前記第1のトランジスタの両側に前記ビット線に沿って配置され、
前記第1のキャパシタは、前記ソース線および前記ワード線の交点に対応して配置される請求項1記載の半導体装置。 - 前記半導体装置は、さらに、
前記第2のトランジスタのドレイン領域に電気的に接続されるビット線と、
前記第3のトランジスタのソース領域に電気的に接続されるソース線と、
前記第1のキャパシタの第2端子に電気的に接続されるワード線とを備え、
前記ワード線および前記ソース線は、前記ビット線と略垂直に配置され、
前記第1のトランジスタは、前記ビット線および前記ワード線の交点に対応して配置され、
前記第2のトランジスタおよび前記第3のトランジスタは、前記第1のトランジスタの両側に前記ビット線に沿って配置され、
前記第1のキャパシタは、前記ワード線に沿って配置される請求項1記載の半導体装置。
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