JP3712150B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）と半導体集積回路装置に関し、ダイナミック型メモリセルに対するメモリアクセス技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
基板に供給されるバックバイアス電圧と、ワード線の昇圧された選択電圧をそれぞれ内蔵のチャージポンプ回路を利用した電圧発生回路により形成するようにしたダイナミック型ＲＡＭが公知である。このようなダイナミック型ＲＡＭの例としては、特開平３−２１４６９９号公報がある。
【０００３】
【発明が解決しようとする課題】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなり、上記キャパシタに電荷が在るか否かで情報記憶動作を行うものである。このような電荷の形態での情報保持時間を長くするために、アドレス選択用ＭＯＳＦＥＴが形成される基板ゲート（チャンネル部分）には負のバックバイアス電圧を供給し、その実効的なしきい値電圧を高くする必要がある。上記ダイナミック型メモリセルのアドレス選択動作を行う周辺回路やセンスアンプ，メインアンプのような増幅回路を構成するＭＯＳＦＥＴにおいては、基板ゲートに負のバックバイアス電圧が供給されると、その分しきい値電圧が大きくなり、オン状態でのコンダクタンスが小さくなって動作速度を遅くしてしまう。そこで、ダイナミック型メモリセルが形成されるメモリアレイ部のみに、上記のような負のバックバイアス電圧を供給する方式が提案されている。しかしながら、上記メモリアレイ部が形成されるウェル領域と上記周辺回路が形成されるウェル領域とを分離する必要があり製造プロセスが複雑になってしまう。
【０００４】
上記ダイナミック型メモリセルに対するハイレベルの書き込み動作は、アドレス選択用ＭＯＳＦＥＴを介して情報記憶キャパシタにチャージアップを行うために、かかるアドレス選択用ＭＯＳＦＥＴのしきい値電圧分だけチャージアップレベルが低下して情報電荷を少なくしてしまう。このようなレベル低下を防ぐために、上記アドレス選択用ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルは、ビット線に伝えられるハイレベルに対してしきい値電圧だけ昇圧した電圧にされる。このように、従来のダイナミック型ＲＡＭでは、ワード線選択動作のための昇圧電圧が必要であり、上記基板バックバイアス電圧を形成するためにもそれぞれチャージポンプ回路を用いるものであり、比較的大きな占有面積と消費電流を費やす原因になっている。
【０００５】
上記昇圧回路を用いた場合には、かかる昇圧電圧を形成する素子を高耐圧化しなければならないという問題、電源電圧以上の高い電圧を形成するものであるために、そこで消費される電流の約４０％しか昇圧動作に利用できず、効率が極めて悪く消費電流を増大させるという問題を持つ上に、次のような理由によってメモリセルアレイのレイアウト面積を増加させるという問題を持つものとなる。例えば、約６４Ｍビットのような大記憶容量のダイナミック型ＲＡＭでは、１つのメモリブロックがメインワード線に対して複数のサブワード線を配置し、かかるサブワード線にメモリセルを接続することにより、複数のメモリセルアレイに分割する方式が採られる。
【０００６】
上記サブワード線に対応して設けられる分割メモリセルアレイは、上記センスアンプとサブワードドライバとにより区切られるようにレイアウトされる。上記のような昇圧電圧を用いていると、サブワードドライバでは、上記昇圧電圧を出力するものであるために、かかるサブワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には上記昇圧電圧をバイアス電圧として供給しなければならない。これに対して、センスアンプを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には、上記昇圧電圧を供給したなら、バックバイアスがかかることなりそのしきい値電圧が大きくなって動作速度を大幅に遅くしてしまうことなる。このため、センスアンプのＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域に電源電圧を供給し、サブワードドライバのＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には昇圧電圧を供給するようにしなければならず、かかる２種類のＮ型ウェル領域を、上記メモリセルアレイが形成されて上記基板バックバイアス電圧が与えられるＰ型ウェル領域を分離するための深いＮ型ウェル領域上に共通に形成することができなくなり、上記メモリブロックのレイアウト面積を増加させてしまう。
【０００７】
この発明の目的は、高集積化と高速動作化及び低消費電力化を実現したダイナミック型ＲＡＭを提供することにある。この発明の他の目的は、製造プロセスの簡素化を図りつつ、高集積化と高速動作化及び低消費電力化をダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型ＲＡＭにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。
【０００９】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１０】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。メモリアレイは、全体として４個に分けられたメモリブロックから構成される。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び電源発生回路等が設けられる。
【００１１】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなるメモリブロックのうち、上下に配置された２個ずつが１組となり、その中央部側にメインワードドライバＭＷＤが配置される。このメインワードドライバＭＷＤは、上記１つのメモリブロックを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリブロックは、上記メインワード線方向に４Ｋビット、それと直交する図示しない相補ビット線（又はデータ線ともいう）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリブロックが全体で４個設けられるから、４×４Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００１２】
上記１つのメモリブロックは、メインワード線方向に対して８個に分割される。かかる分割されたメモリブロック毎にサブワードドライバＳＷＤが設けられる。サブワードドライバＳＷＤは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、後述するようなサブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１３】
同図において、半導体チップの長手方向と平行になるよう配置されたＳＡはセンスアンプであり、チップ中央寄りに設けられたｃolumn Ｄecは、カラムデコーダである。そして、上記メモリブロックを上下に分割するよう中央部に設けられたＡＣＴＲＬは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【００１４】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、上記センスアンプＳＡにより相補ビット線が１６分割に分割される。特に制限されないが、後述するように、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１５】
図２には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として２本のメインワード線ＭＷＬ０とＭＷＬ１が示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。同様なメインワードドライバによりメインワード線ＭＷＬ１も選択される。
【００１６】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線ＳＷＬは、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリセルアレイに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリセルアレイ間に配置されるサブワードドライバＳＷＤは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【００１７】
前記のようにメモリブロックとしては、メインワード線方向に８本に分けられるが、上記のように実質的にサブワードドライバＳＷＤにより２つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には４つに分けられることとなる。上記のようにサブワード線を偶数０〜６と偶数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバＳＷＤを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバＳＷＤの中で２倍に緩和でき、サブワードドライバＳＷＤとサブワード線ＳＷＬ０等とを効率よくレイアウトすることができる。
【００１８】
上記サブワードドライバＳＷＤは、４本のサブワード線０〜６（１〜７）に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線ＦＸが設けられる。サブワード選択線ＦＸは、ＦＸ０〜ＦＸ７のような８本から構成され、そのうちの偶数サブワード選択線ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ０〜６に供給され、そのうち奇数サブワード選択線ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層目の金属配線層Ｍ３により構成される。
【００１９】
図３には、上記メインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００２０】
同図では、省略されているが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリセルアレイを中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００２１】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダ（COLUMN DECORDER)の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００２２】
図４には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリセルアレイＭＭＡＴ０とＭＭＡＴ１に挟まれて配置されたセンスアンプＳＡ１とそれに関連した回路が例示的に示されている。メモリセルアレイ（メモリマット）ＭＭＡＴ１はブラックボックスとして示され、端部に設けられるセンスアンプＳＡ０もブラックボックスとして示されている。
【００２３】
ダイナミック型メモリセルは、メモリマットＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応して４個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００２４】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプＳＡ１の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチＭＯＳＦＥＴがオン状態になり、センスアンプの動作に必要な電圧供給を行うようにされる。
【００２５】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣが供給される。
【００２６】
ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプＳＡ０においても、同様なカラムスイッチが設けられている。このようにメモリマットＭＭＡＴ０を挟んで２つのセンスアンプＳＡ０とＳＡ１により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプＳＡ０とＳＡ１を対応させるものである。それ故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側で例示的に示されている２対のビット線と、センスアンプＳＡ０側に設けられる図示しない残り２対のビット線とに対応した合計４対の相補ビット線を選択できるようにされる。これらの２対ずつの相補ビット線対は、上記カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏに接続される。
【００２７】
センスアンプＳＡ１は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡＴ１の同様な奇数列の相補ビット線に接続される。メモリマットＭＭＡＴ１の偶数列の相補ビット線は、メモリマットＭＭＡＴ１の右側に配置される図示しないセンスアンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット（前記メモリセルアレイ）間に設けられるセンスアンプに接続される。例えば、メモリマットＭＭＡＴ０のサブワード線ＳＷＬが選択されたときには、センスアンプＳＡ０の右側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状態になる。ただし、上記端部のセンスアンプＳＡ０では、上記右側シェアードスイッチＭＯＳＦＥＴのみが設けられるものである。信号ＳＨＬは、左側シェアード選択信号であり、信号ＳＨＲは、右側シェアード選択信号である。
【００２８】
図５には、この発明に係るダイナミック型ＲＡＭの周辺部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００２９】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００３０】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＣＡＢは、アドレス端子から入力されたカラムアドレス信号を上記タイミング信号φＹＬにより取り込んでラッチ回路に保持させる。
【００３１】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＭＸＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【００３２】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３３】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００３４】
タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの後述するような活性化パルスＳＡＥが形成される。
【００３５】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。
【００３６】
図６には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。同図においては、代表として１本のワード線、１対の相補ビット線ＢＬ，／ＢＬとこれらに関連したセンスアンプとプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。
【００３７】
ダイナミック型メモリセル（Memory Cell) は、前記同様にアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬに接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線ＢＬに接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬが与えられる。上記ワード線は、特に制限されないが、前記メインワード線とサブワード線からなる分割ワード線方式とされるときには、上記サブワード線に対応していると理解されたい。この実施例では、昇圧回路を削除するために、ワード線の選択レベルは電源電圧ＶＣＣのようなハイレベルにされる。そして、ワード線の非選択レベルはメモリセルの情報保持特性を改善するために、基板バックバイアス電圧のような負電圧にされる。
【００３８】
上記ビット線ＢＬと／ＢＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬは、スイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬ−ＳＡ，／ＢＬ−ＳＡと接続される。センスアンプＳＡを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、コモンソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、コモンソース線ＣＳＰに接続される。これらのコモンソース線ＣＳＰとＣＳＮは、他の同様なＣＭＯＳラッチ回路の上記同様なＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースに共通に接続される。
【００３９】
上記コモンソース線ＣＳＰには、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ２２が設けられて、そのゲートにセンスアンプの活性信号信号ＳＡＥを受けるインバータ回路ＩＶ１の出力信号が供給され、上記タイミング信号ＳＡＥのハイレベルに同期してオン状態にされ、電源電圧ＶＣＣを降圧して形成された内部電圧Ｖａｒｙを上記コモンソース線ＣＳＰに与える。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応したコモンソース線ＣＳＮにも、Ｎチャンネル型のパワスイッチＭＯＳＦＥＴＱ２１が設けられ、そのゲートに上記タイミング信号ＳＡＥが供給され、上記タイミング信号ＳＡＥのハイレベルに同期してオン状態にされて回路の接地電位ＶＳＳを上記コモンソース線ＣＳＮに与える。
【００４０】
上記のようにセンスアンプの動作電圧として内部降圧電圧Ｖａｒｙを用いるのは、上記のようにワード線の選択レベルが電源電圧ＶＣＣであるので、センスアンプの動作電圧を電源電圧ＶＣＣにして電源電圧ＶＣＣのようなハイレベルの増幅信号をビット線に与えても、上記シェアードスイッチＭＯＳＦＥＴあるいはアドレス選択用ＭＯＳＦＥＴのしきい値電圧によりメモリセルの情報記憶用キャパシタＣｓに書き込まれる電圧は、ＶＣＣ−Ｖth（Ｖthは、これらのＭＯＳＦＥＴのしきい値電圧）にしかならないから、上記のように内部降圧電圧Ｖａｒｙを用いることにより、相補ビット線ＢＬ，／ＢＬでの電位変化を上記キャパシタＣｓに記憶される信号レベルに対応して小さくし、そこでの消費電流を小さくするものである。
【００４１】
この実施例では、上記センスアンプの増幅動作の高速化を図るために、特に制限されないが、上記コモンソース線ＭＯＳＦＥＴＱ２２には、ＭＯＳＦＥＴＱ２２’が追加される。このＭＯＳＦＥＴＱ２２’は、上記センスアンプの動作電圧として電源電圧ＶＣＣを与えるものである。つまり、上記タイミング信号ＳＡＥがロウレベルからハイレベルに変化するときに、かかるＭＯＳＦＥＴＱ２２’のゲートには、上記センスアンプの動作電圧として上記内部降圧電圧Ｖａｒｙに対して高い動作電圧を一時的に加えるよう、いわゆるオーバードライブを実施するよう一時的にロウレベルにされるタイミング信号／ＳＡＥ’が供給される。
【００４２】
上記センスアンプＳＡの入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡには、短絡ＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧Ｖｓｔｏ（Ｖａｒｙ／２）を供給するスイッチＭＯＳＦＥＴＱ９〜Ｑ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＳＣが供給される。上記センスアンプＳＡのコモンソース線ＣＳＰとＣＳＮにも、これらコモンソース線ＣＳＰとＣＳＮとを短絡させるＭＯＳＦＥＴＱ２０と、ハーフプリチャージ電圧Ｖｓｔｏを供給するスイッチＭＯＳＦＥＴＱ１８とＱ１９からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１８〜Ｑ２０のゲートは、共通にプリチャージ信号ＣＳＰＣが供給される。
【００４３】
上記センスアンプＳＡの入出力ノードＢＬ−ＳＡと／ＢＬ─ＳＡは、Ｎチャンネル型のカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介して入出力線ＩＯに接続される。上記カラムスイッチＭＯＳＦＥＴＱ１２とＱ１３のゲートには、カラム選択信号ＹＳが供給される。かかる入出力線ＩＯにもＭＯＳＦＥＴＱ２３〜Ｑ２５からなるプリチャージ回路が設けられ、プリチャージ信号ＩＯＰＣのハイレベルによりＭＯＳＦＥＴＱ２３〜Ｑ２５がオン状態にされてハーフプリチャージ動作が行われる。この入出力線ＩＯは、メインアンプ（Main Amp) の入力端子に接続される。また、上記入出力線ＩＯは、ロウレベル（ＶＳＳ）の書き込み信号を形成するＮチャンネル型ＭＯＳＦＥＴＱ２６とＱ２７及びハイレベル（Ｖａｒｙ）の書き込み信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ２８とＱ２９からなるライトバッファ（Write Buffer) の出力端子に接続される。
【００４４】
ライトバッファ（Write Buffer) のＭＯＳＦＥＴＱ２６〜Ｑ２９は、書き込み信号ＷＥＢ０とＷＥＢ１と、インバータ回路ＩＶ２とＩＶ３により形成された反転信号により制御され、書き込み信号ＷＥＢ０がハイレベルで、ＷＥＢ１がロウレベルならＭＯＳＦＥＴＱ２６とＱ２９をオン状態にしてハイレベル／ロウレベルの書き込み信号を形成し、書き込み信号ＷＥＢ０がロウレベルで、ＷＥＢ１がハイレベルならＭＯＳＦＥＴＱ２７とＱ２８をオン状態にしてロウレベル／ハイレベルの書き込み信号を形成する。書き込み動作以外のときには、これらのＭＯＳＦＥＴＱ２６〜Ｑ２９がオフ状態になって、出力ハイインピーダンス状態にされる。
【００４５】
この実施例のセンスアンプＳＡは、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡに対して、左右に２対の相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡに対してシェアード選択ＭＯＳＦＥＴＱ１とＱ２を介して左側のビット線ＢＬと／ＢＬに接続され、シェアード選択ＭＯＳＦＥＴＱ３とＱ４を介して図示しない右側のビット線と接続される。この実施例では、かかるシェアード選択ＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＬとＳＨＲが印加され、かかる選択信号ＳＨＬとＳＨＲの選択レベルをワード線の選択レベルと同じく電源電圧ＶＣＣのようなハイレベルにする。このため、上記シェアード選択ＭＯＳＦＥＴＱ１〜Ｑ４は、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴＱｍと同じしきい値電圧を持つようにされる。
【００４６】
左側のメモリマットが選択されたときには、信号ＳＨＬによりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲがロウレベルにされて右側のメモリマットのビット線の切り離しが行われる。右側のメモリマットが選択されたときには、信号ＳＨＲによりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＬがロウレベルにされて左側のメモリマットのビット線の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＬとＳＨＲが共にハイレベルになり、両方のビット線のプリチャージが行われる。上記信号ＳＨＬとＳＨＲのハイレベルは、従来のダイナミック型ＲＡＭのような昇圧されたハイレベルではなく、上記ワード線ＷＬと同様に上記電源電圧ＶＣＣのようなハイレベルを用いることができ、昇圧回路が不要になる。
【００４７】
図７には、上記図６の実施例回路の動作の一例を説明するためのタイミング図が示されている。図示しないロウアドレスストローブ信号／ＲＡＳの立ち下がりに同期してアドレス信号の取り込みが行われる。上記ロウ系の選択動作により非選択側のシェアード選択信号ＳＨＲが電源電圧ＶＣＣのようなハイレベルから回路の接地電位のようなロウレベルに変化する。そして、ワード線ＷＬが負電圧Ｖｂｂのようなロウレベルから電源電圧ＶＣＣのようなハイレベルに立ち上がる。このワード線の立ち上がりにより、ビット線ＢＬと／ＢＬの一方には選択されたメモリセルの情報電荷に対応した微小電圧に変化させられる。
【００４８】
図示しないタイミング信号ＳＡＥのハイレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２１がオン状態となり、コモンソース線ＣＳＮは回路の接地電位のようなロウレベルに変化する。上記タイミング信号ＳＡＥのハイレベルへの変化により、インバータ回路ＩＶ１の出力信号がロウレベルに変化してＰチャンネル型ＭＯＳＦＥＴＱ２２がオン状態となり、コモンソース線ＣＳＰは内部降圧電圧Ｖａｒｙに変化する。このとき、図６の実施例のようにオーバードライブ用のＭＯＳＦＥＴＱ２２’が設けられている場合には、上記タイミング信号ＳＡＥのハイレベルへの変化に同期して、同図に点線で示すようにタイミング信号／ＳＡＥ’がロウレベルに一時的に変化し、上記ＭＯＳＦＥＴＱ２２を一時的にオン状態にさせる。
【００４９】
これにより、センスアンプのコモンソース線ＣＳＰの立ち上がりが速くなり、センスアンプの増幅出力のハイレベルの立ち上がりが速くなり、結果として増幅動作を高速にする。上記タイミング信号／ＳＡＥ’がハイレベルにもどると、上記ＭＯＳＦＥＴＱ２２’はオフ状態なり、センスアンプが内部電圧Ｖａｒｙと回路の接地電位ＶＳＳで増幅動作を行うので、センスアンプの入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡの電圧差が拡大して内部降圧電圧Ｖａｒｙと回路の接地電位に向かって変化し、上記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して相補ビット線ＢＬ，／ＢＬを内部電圧Ｖａｒｙのようなハイレベルと回路の接地電位ＶＳＳのようなロウレベルにする。
【００５０】
カラム選択信号ＹＳのハイレベルにより、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡと入出力線ＩＯが接続されると、一時的にロウレベル入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡのロウレベルが持ち上がる。入出力線ＩＯＴとＩＯＢに上記センスアンプの増幅信号に対応したレベル差が現れる。かかる入出力線ＩＯＴとＩＯＢの読み出し信号は、メインアンプＭＡの増幅動作により、データコモンバスＣＢにはＶＣＣとＶＳＳのようなハイレベルとロウレベルの読み出し信号が出力されて、図示しない出力回路に伝えられる。
【００５１】
図示しないが、書き込み動作においては、上記読み出し動作と同様にタイミング信号ＳＡＥのハイレベルにより、センスアンプＳＡの増幅動作が開始される。カラム選択信号ＹＳのハイレベルにより、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡと入出力線ＩＯが接続され、上記ＶａｒｙとＶＳＳに対応した書き込み信号が伝えられる。上記メモリセルの記憶情報を反転させるような書き込み信号が伝えられたなら、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡのレベルが逆転させられて、センスアンプはそれを増幅して電源電圧ＶａｒｙとＶＳＳを形成し、ビット線を通して選択されたメモリセルに伝えるものである。
【００５２】
上記のようにワード線及びシェアードスイッチＭＯＳＦＥＴの選択レベルを電源電圧ＶＣＣのようにした場合、昇圧電圧発生回路を省略することができる。これにより、例えば昇圧電圧発生回路に用いられる高耐圧化したＭＯＳＦＥＴを形成するためのプロセスの増加もなく、昇圧電圧発生回路に消費される電流も削減できるから低消費電力化を図ることができる。そして、ワード線の非選択レベルを基板バックバイアス電圧のような負電圧とすることにより、アドレス選択用ＭＯＳＦＥＴのゲートは、ソース電位に対して逆バイアス電圧が印加されており、情報記憶キャパシタの記憶電荷を失わせるようなリーク電流を小さくできる。これにより、所望の情報保持特性を得ることができる。
【００５３】
上記のようにワード線の非選択レベルを基板バックバイアス電圧のような負電圧にした場合、アドレス選択用ＭＯＳＦＥＴのしきい値電圧を大きくする必要はない。つまり、センスアンプやアドレスデコーダ等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴと同じ製造プロセスにより形成した低しいき値電圧のものをそのまま利用することができる。このような低しきい値電圧（約０．６Ｖ程度）のものを用いることにより、上記ビット線ＢＬ，／ＢＬに与えられるハイレベル、言い換えるならば、センスアンプの動作電圧Ｖａｒｙを電源電圧ＶＣＣに対して上記しきい値電圧だけ低くした比較的高い電圧にすることができる。これにより情報電荷量を多くすることができる。
【００５４】
図８には、この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の一実施例の回路図が示されている。同図においては、（Ａ）デコード部とメインワードドライバ、及びサブワードドライバが例示的に示され、（Ｂ）にはそれに用いられるレベル変換部が例示的に示されている。同図の回路記号にされた記号は、前記図のものと一部重複しているが、それぞれは別個の回路機能を実現するものであると理解されたい。
【００５５】
（Ａ）において、Ｐチャンネル型ＭＯＳＦＥＴＱ１は、プリチャージＭＯＳＦＥＴであり、プリチャージ信号ＰＣを受けるインバータ回路Ｎ１の出力信号により、出力ノードを電圧ＶＣＣにプリチャージする。上記出力ノードには、論理ブロックを構成するディスチャージ経路を構成するＮチャンネル型の直列ＭＯＳＦＥＴＱ３とＱ４が設けられる。このＭＯＳＦＥＴＱ４のソースには、ディスチャージ信号ＤＣを受けるインバータ回路Ｎ４の出力端子が接続される。つまり、プリチャージ期間においては、上記信号ＤＣがロウレベルとなって上記インバータ回路Ｎ４の出力信号をハイレベルにする。これにより、上記信号ＰＣがハイレベルのプリチャージ期間において、ＭＯＳＦＥＴＱ１がオン状態なり出力ノードのプリチャージを行うとき、上記直列ＭＯＳＦＥＴＱ３とＱ４がオン状態のときでも電流パスが形成されず直列経路に両端側からプリチャージが行われる。
【００５６】
上記デコード部は、トリー状態に構成されている。つまり、上記インバータ回路Ｎ４の出力端子を基点として、例示的に示されたＭＯＳＦＥＴＱ４とＱ６のように分岐し、上記ＭＯＳＦＥＴＱ４のドレイン側は、例示的に示されたＭＯＳＦＥＴＱ３とＱ５のように分岐し、かかるＭＯＳＦＥＴＱ３のドレインが上記出力ノードに接続されるものである。上記ＭＯＳＦＥＴＱ３とＱ５のゲートには、プリデコード回路ＰＤＥＣ２により形成されたプリデコード信号が供給される。同図では、２つのＭＯＳＦＥＴＱ３とＱ５が設けられているが、例えば２ビットのアドレス信号を解読して４通りのプリデコード信号が形成されるなら、かかる４通りの選択信号に対応した４通りの分岐にされる。
【００５７】
同様に、上記ＭＯＳＦＥＴＱ４とＱ６のゲートにも、プリデコード回路ＰＤＥＣ１により形成されたプリデコード信号が供給される。同図では、２つのＭＯＳＦＥＴＱ３とＱ５が設けられているが、例えば２ビットのアドレス信号を解読して４通りのプリデコード信号が形成されるなら、かかる４通りの選択信号に対応した４通りの分岐にされ、それに対応して４個のＭＯＳＦＥＴが設けられる。
【００５８】
上記デコード部では、プリデコード回路ＰＤＥＣ１とＰＤＥＣ２により形成されたそれぞれ複数通りのプリデコード信号のうち１つが選択レベルにされ、上記トリー状態の１つの経路を構成するＭＯＳＦＥＴのみがオン状態となり、ディスチャージ経路を構成する。そして、ディスチャージ信号ＤＣのハイレベルにより、上記選択された１つのディスチャージ経路に電流が流れて上記出力ノードをハイレベルからロウレベルの選択レベルにする。
【００５９】
特に制限されないが、同図においてインバータ回路Ｎ２、Ｎ３及びＮ４は、電源電圧ＶＣＣと負電圧Ｖｂｂで動作するＣＭＯＳインバータ回路である。これらのＣＭＯＳインバータ回路Ｎ２〜Ｎ４の入力には、ＶＣＣ−Ｖｂｂのような信号振幅のプリデコード信号、及びディスチャージ信号が供給される。このような信号振幅の信号を形成するのが、同図（Ｂ）に示されたレベル変換部である。
【００６０】
（Ｂ）に示すようにレベル変換部は、入力端子ＩＮに対して同相の出力信号ＯＵＴを形成する場合、入力信号ＩＮがインバータ回路Ｎ８により反転させられる。このインバータ回路Ｎ８は、通常のＣＭＯＳ回路のように電源電圧ＶＣＣとＶＳＳで動作させられるものである。それ故、ＣＭＯＳインバータ回路Ｎ８の出力信号は、ハイレベルを電源電圧ＶＣＣとし、ロウレベルを回路の接地電位ＶＳＳとするようなＣＭＯＳレベルの信号とされる。
【００６１】
上記のようなＣＭＯＳレベルの信号を上記ＶＣＣとＶｂｂのような正電圧と負電圧からなる信号振幅に変換するために、上記負電圧Ｖｂｂにソースが接続された一対のＮチャンネル型ＭＯＳＦＥＴＱ１２とＱ１３は、ゲートとドレインとが交差接続されてラッチ形態にされる。上記一方のＭＯＳＦＥＴＱ１２のドレインと信号入力端子との間には、ゲートに接地電位ＶＳＳが接続されたＰチャンネル型ＭＯＳＦＥＴＱ１０が設けられる。上記他方のＭＯＳＦＥＴＱ１３のドレインと電源電圧ＶＣＣと間には、Ｐチャンネル型ＭＯＳＦＥＴＱ１１が設けられ、そのゲートには上記信号入力端子とされる。つまり、この信号入力端子には、上記ＣＭＯＳインバータ回路Ｎ８の出力信号が伝えられる。
【００６２】
この構成では、信号入力がハイレベルのとき、ＭＯＳＦＥＴＱ１１はオフ状態にされ、ＭＯＳＦＥＴＱ１０がオン状態となる。ＭＯＳＦＥＴＱ１０のオン状態によりＭＯＳＦＥＴＱ１３のゲートには、上記信号入力のハイレベルが供給される。これにより、ＭＯＳＦＥＴＱ１３がオン状態となって出力端子ＯＵＴを負電圧Ｖｂｂのようなロウレベルにする。このロウレベルによりＭＯＳＦＥＴＱ１２はオフ状態にされる。信号入力がロウレベルのとき、ＭＯＳＦＥＴＱ１１はオン状態にされ、ＭＯＳＦＥＴＱ１０はオフ状態にされる。上記ＭＯＳＦＥＴＱ１１のオン状態により出力端子ＯＵＴをハイレベルにするのでＭＯＳＦＥＴＱ１２をオン状態とする。このＭＯＳＦＥＴＱ１２のオン状態によりＭＯＳＦＥＴＱ１３をオフ状態にするので、出力端子ＯＵＴのハイレベルは電源電圧ＶＣＣのようなハイレベルにされる。
【００６３】
上記のようにＶＣＣとＶｂｂのような信号振幅の入力信号がデコード部に供給されるので、デコード部の動作電圧は上記電源電圧ＶＣＣとＶｂｂのような電圧とされる。つまり、非選択の出力ノードをハイレベルに維持するために、出力ノードには、その出力信号を受けるインバータ回路Ｎ５の出力信号が供給されるＰチャンネル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、上記出力ノードのリーク電流を補う程度の小さなＭＯＳＦＥＴから構成されており、出力ノードのハイレベルによりインバータ回路Ｎ５の出力信号がロウレベルとなり、上記ＭＯＳＦＥＴＱ２をオン状態にするというラッチ回路を構成する。上記ＭＯＳＦＥＴＱ２は、上記のように電流供給能力が小さいので、上記ＭＯＳＦＥＴＱ３，Ｑ４がオン状態になると出力ノードをディスチャージさせることができ、ロウレベルの選択信号を形成するものである。
【００６４】
上記インバータ回路Ｎ５とＮ６を通してメインワード線の選択信号が形成される。上記インバータ回路Ｎ５とＮ６は、上記電源電圧ＶＣＣと負電圧Ｖｂｂで動作するものであり、それに対応した信号振幅の出力信号を形成するものである。上記インバータ回路Ｎ５とＮ６は、ワードドライバを構成するものである。つまり、メインワード線を高速に動作させるために、インバータ回路Ｎ６は比較的大きなサイズのＣＭＯＳインバータ回路から構成され、かかるＣＭＯＳインバータ回路の入力容量が比較的大きいためにそれを高速にドライブするために上記インバータ回路Ｎ５が設けられる。
【００６５】
サブワード部は、上記メインワード線のサブワード線選択信号ＦＸとで１つのサブワード線ＳＷＬの選択信号を形成する。つまり、上記のように１つのメモリセルアレイ（メモリマット）においては、上記メインワード線に対応して奇数と偶数に分けられた４本ずつのサブワード線が割り当てられているので、上記４本のサブワード線のいずれかが上記信号ＦＸにより選択される。つまり、上記メインワード線は、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８からなるＣＭＯＳインバータ回路の入力端子に供給される。このＣＭＯＳインバータ回路の出力にサブワード線ＳＷＬが接続される。上記ＣＭＯＳインバータ回路の出力と上記負電圧Ｖｂｂとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ９が設けられる。上記ＣＭＯＳインバータ回路の動作電圧として上記信号ＦＸのハイレベルが利用される。メインワード線が選択で、上記信号ＦＸが非選択状態のときのサブワード線ＳＷＬをロウレベルに非選択レベルに固定させるために、インバータ回路Ｎ７が設けられかかるインバータ回路Ｎ７の出力信号が上記ＭＯＳＦＥＴＱ９のゲートに供給される。
【００６６】
例えば、メインワード線がロウレベルの選択レベルのとき、上記Ｐチャンネル型ＭＯＳＦＥＴＱ７がオン状態になり、Ｎチャンネル型ＭＯＳＦＥＴＱ８がオフ状態になる。このとき、上記オン状態のＰチャンネル型ＭＯＳＦＥＴＱ７を通して上記信号ＦＸのハイレベルがサブワード線ＳＷＬに伝えられて選択状態にする。上記信号ＦＸなら、上記インバータ回路Ｎ７の出力信号がハイレベルになり、Ｎチャンネル型ＭＯＳＦＥＴＱ９をオン状態にするのでサブワード線ＳＷＬがロウレベル（Ｖｂｂ）の非選択レベルに固定される。上記メインワード線がハイレベルの非選択レベルのとき、上記Ｐチャンネル型ＭＯＳＦＥＴＱ７がオフ状態になり、Ｎチャンネル型ＭＯＳＦＥＴＱ８がオン状態になる。これにより、信号ＦＸのハイレベル／ロウレベルに無関係にサブワード線ＳＷＬはロウレベルの非選択レベルに固定される。
【００６７】
図９には、この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の他の一実施例の回路図が示されている。同図においては、デコード部とメインワードドライバ、及びサブワードドライバが例示的に示されている。この実施例では、プリデコーダ回路ＰＤＥＣ１，ＰＤＥＣ２及びデコード部を含めて電源電圧ＶＣＣとＶＳＳとで動作する通常のＣＭＯＳ回路により構成される。メインワード線ＭＷＬの選択／非選択信号を形成するインバータ回路Ｎ６が、上記のようなレベル変換機能を持つワードドライバとされる。つまり、前記図８の（Ｂ）に示したレベル変換回路がそのままワードドライバＮ６として利用される。
【００６８】
この構成では、メインワード線ＭＷＬと、サブワードドライバのみがＶＣＣ−Ｖｂｂで動作するものとなり、負電圧発生回路の負荷を軽くすることができる。また、プリデコード回路や、プリチャージ信号ＰＣ及びディスチャージ信号ＤＣを形成する回路において、上記レベル変換回路が不要になるので、回路の簡素化を可能になるものである。このレベル変換回路をサブワードドライバのみに設ける構成としてもよいが、メインワードドライバに比べてサブワードドライバの数が圧倒的に多く、全体としての素子数を増大させるのでこの実施例のようにメインワードドライバに適用することが素子数の点で有利となる。
【００６９】
図１０には、この発明に係るダイナミック型ＲＡＭの電源系の一実施例の概略ブロック図が示されている。外部端子から供給された電源電圧ＶＣＣと回路の接地電位ＶＳＳからなる電源電圧は、カラム系選択回路、ワード線選択回路及びメインアンプ・Ｉ／Ｏ系、ＤＲＡＭ制御系に供給される。また、３種類の内部電圧発生回路に供給される。負電圧発生回路Ｖｂｂ−Ｇは、公知の基板バックバイアス電圧であり、上記電源電圧ＶＣＣと回路の接地電位ＶＳＳを受けて、リングオシレータ等の発振回路と、かかる発振パルスにより負電圧を形成するチャージポンプ回路から構成される。特に制限されないが、上記負電圧の安定化と無駄な電流消費を抑えるために、基板電圧をモニターしてチャージポンプ動作を間欠的に行うような制御回路が設けられる。
【００７０】
内部電圧発生回路Ｖａｒｙ−Ｇは、電源電圧ＶＣＣをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成するものであり、基本的にはＮチャンネル型ＭＯＳＦＥＴのソースフォロワ回路から構成できるものである。電圧発生回路Ｖｓｔｏ−Ｇは、ビット線のプリチャージ電圧Ｖｓｔｏと、プレート電圧ＶＰＬを形成する。この電圧発生回路は、上記同様に電源電圧ＶＣＣをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成し、それを１／２に分圧した電圧を発生させる。上記プリチャージ電圧Ｖｓｔｏとプレート電圧ＶＰＬとは同じ電圧でよいので共通化してもよいが、互いに影響を受けないようにそれぞれが別のドライバを介して出力させられる。
【００７１】
上記負電圧発生回路Ｖｂｂ−Ｇで形成された負電圧Ｖｂｂは、上記ワード線選択回路に供給されることの他、メモリセルアレイが形成されるＰ型ウェル領域に基板バックバイアス電圧として与えられる。上記プリチャージ電圧Ｖｓｔｏは、プリチャージ回路ＰＣＣに用いられ、プレート電圧ＶＰＬはメモリセルのキャパシタに伝えられる。内部電圧Ｖａｒｙは、センスアンプＳＡとライトバッファＷＢの動作電圧として与えられる。
【００７２】
図１１には、この発明に係るダイナミック型ＲＡＭにおける電源系の特性図が示されている。同図の横軸には、外部電源電圧が示され、縦軸には内部動作電圧が示されている。外部電源電圧ＶＣＣが約２Ｖ程度から４Ｖ程度の範囲において、上記内部電圧発生回路においては、所定の電圧Ｖｂｂ、Ｖｓｔｏ及びＶａｒｙを安定的に形成する。この実施例では、電源電圧ＶＣＣが約３Ｖ程度で動作させることを前提としているので、内部電圧Ｖａｒｙを約２．２Ｖ程度にすることにより、電源電圧ＶＣＣとの電圧差ＶｇｓがＭＯＳＦＥＴのしきい値電圧より大きくされるので、ワード線を昇圧することなく上記内部電圧Ｖａｒｙに従ったビット線のハイレベルをメモリセルの情報キャパシタに書き込むことができる。また、負電圧Ｖｂｂを約−０．８Ｖ程度にしているので、ワード線の非選択レベルもこれに対応して−０．８Ｖとなり、ダイナミック型メモリセルのアドレス選択用ＭＯＳＦＥＴのしきい値電圧を周辺回路のＭＯＳＦＥＴと同じ低しきい値電圧としても、所望のデータ保持特性を確保することができる。電源電圧ＶＣＣが４Ｖを超えて高くなると、それに従って内部電圧を高くされる。これは、バーンイン等の加速試験を効率よく行うようにするものである。
【００７３】
同図において、（Ａ）〜（Ｃ）には、メモリセルの電位が例示的に示されている。（Ａ）では、ハイレベル（“１”）の書き込み状態を示しており、ワード線に接続されるゲート電圧は、３．３Ｖにされ、ビット線のハイレベル２．２Ｖがキャパシタに書き込まれる。（Ｂ）は、ロウレベル（“０”）の書き込み状態を示しており、ワード線に接続されるゲート電圧は、３．３Ｖにされ、ビット線のロウレベル０Ｖがキャパシタに書き込まれる。（Ｃ）は、データ保持状態を示しており、ワード線に接続されるゲート電圧は、非選択レベルの−０．８Ｖにされ、このときビット線は上記書き込み／読み出し状態では０Ｖ、２．２Ｖのハイレベル／ロウレベルとされ、待機状態ではハーフプリチャージ電圧１．１Ｖである。キャパシタの保持電圧は０Ｖか２．２Ｖであり、上記アドレス選択用のＭＯＳＦＥＴのゲートは、上記のような負電圧であるので、ビット線あるいは上記保持電圧が０Ｖのときでも、上記のように−０．８Ｖのように逆バイアス電圧が印加されているので、情報電荷を失われるようなリーク電流が流れない。
【００７４】
図１２には、この発明に係るダイナミック型ＲＡＭを説明するための素子構造断面図が示されている。同図（Ａ）では、Ｐ−ＳＵＢを用い２重ウェル構造の例が示され、（Ｂ）ではＰ−ＳＵＢを用い３重ウェル構造の例が示されている。同図（Ａ）のＰ−ＳＵＢ２重ウェル構造では、半導体基板がＰ型基板Ｐ−ＳＵＢとされ、メモリアレイ及びその周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴは、上記Ｐ型基板上に直接形成されるのではなく、がかかるＰ型基板上に形成されたＰ型ウェル領域ＢＰに形成される。Ｐチャンネル型ＭＯＳＦＥＴは、上記Ｐ型基板上に形成されたＮ型ウェル領域ＢＮに形成される。周辺回路のおいて発生した少数キャリアが、メモリアレイが形成される半導体領域に到達して、メモリセルのストレージノードに到達して情報電荷を失わせてしまうことがないように、かかる少数キャリアを吸収するためのガードリングが設けられる。
【００７５】
（Ａ）の実施例では、上記のように基板Ｐ−ＳＵＢには、基板バックバイアス電圧ＶＢＢ（＝Ｖｂｂ）が供給される。つまり、ウェル領域がＢＮとＢＰのように２重構造とされて製造プロセスが簡素化できる反面、基板Ｐ−ＳＵＢに負電圧ＶＢＢがバックバイアス電圧として供給されるために、センスアンプや周辺回路のＮチャンネル型ＭＯＳＦＥＴのしきい値電圧が高くなってその分動作速度が遅くなってしまうものである。
【００７６】
（Ｂ）の実施例では、上記のように基板Ｐ−ＳＵＢには、回路の接地電位ＶＳＳが与えられ、かかる基板Ｐ−ＳＵＢとの分離のためにメモリアレイとセンスアンプや上記サブワードデコーダ等が形成される周辺部には、深いＮ型ウェル領域ＮＷＥＬが設けられる。このＮ型ウェル領域ＮＷＥＬには、電源電圧ＶＣＣがバイアス電圧として印加されることにより、基板Ｐ−ＳＵＢとの電気的な分離が行われる。上記深いＮ型ウェル領域ＮＷＥＬが加わることにより、上記素子が形成されるＰ型ウェル領域ＢＰ及びＮ型ウェル領域ＢＮとを合わせて、いわゆる３重ウェル構造と呼ばれる。
【００７７】
上記深いＮ型ウェル領域ＮＷＥＬ上に形成され、メモリアレイが形成されるＰ型ウェル領域ＢＰには、上記負電圧ＶＢＢからなる基板バックバイアス電圧が与えられる。これにより、アドレス選択用ＭＯＳＦＥＴのしきい値電圧が高くされる。これに対して、センスアンプ等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域ＢＰには、上記回路の接地電位ＶＳＳが与えられる（図示せず）。これにより、周辺回路では、低しきい値電圧とされて動作速度が速くなる。Ｐチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＢＰには、上記同様に電源電圧ＶＣＣがバイアス電圧として与えられる。アドレスデコーダやアドレスバッファ及び制御回路等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴ、及びＰチャンネル型ＭＯＳＦＥＴが形成されるウェル領域は、上記基板Ｐ−ＳＵＢ上に形成されるＮ型ウェル領域ＢＮ、Ｐ型ウェル領域ＢＰに形成される。
【００７８】
上記のような３重ウェル構造を図１に適用する場合、上記４つに分けられたメモリブロック毎に、上記深いＮ型ウェル領域ＮＷＥＬを共通に形成することができる。つまり、メモリセルが接続されたワード線の選択レベルを昇圧電圧ではなく、上記電源電圧ＶＣＣを用いるようにした場合、かかるワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＢＮには、上記深いＮ型ウェル領域ＮＷＥＬと同じく電源電圧ＶＣＣが印加されるものであるために、上記センスアンプ列で深いＮ型ウェル領域ＮＷＥＬが分離されることがない。これにより、上記センスアンプ列により上記深いＮ型ウェル領域を形成するために余分なスペースを設ける必要がないから、上記メモリブロックの専有面積を小さくすることができる。
【００７９】
図１３には、この発明に係るダイナミック型ＲＡＭの一実施例の製造工程を説明するための要部断面図が示されている。同図においては、上記メモリアレイ（Memory Array) 部のＮチャンネル型ＭＯＳＦＥＴと、周辺回路(Peripheral)部のＮチャンネル型ＭＯＳＦＥＴが代表として例示的に示されている。（ａ）では、素子形成領域を除いてフィールド絶縁膜が形成され、それをマクスとしてチンネル領域の不純物濃度を設定するためのイオン打ち込みが行われる。この実施例の半導体集積回路では、メモリアレイ部と周辺回路部とを同一の工程で実施される。これらのＮチャンネル型ＭＯＳＦＥＴは、上記イオン打ち込みにより上記のように０．６Ｖ程度の低しきい値電圧を持つようにされる。
【００８０】
（ｂ）では、第１層目のポリシリコン層ＦＧ、ＦＧキャップ、サイドウォール（side-wall)の形成が行われる。（ｃ）では、高耐圧化等のために低濃度ｎ−のソース，ドレインを形成するためのイオン打ち込み（ＮＭ・インプラ）が実施される。この実施例では、上記のようにメモリアレイ部と周辺回路部及びダイナミック型ＲＡＭと同一半導体集積回路に形成される他の回路ブロックを構成するＮチャンネル型ＭＯＳＦＥＴも上記と同様な工程により形成できるから製造プロセスの簡素化が可能になる。
【００８１】
図１４には、この発明に係るダイナミック型ＲＡＭの他の一実施例の製造工程を説明するための要部断面図が示されている。同図においても、上記同様にメモリアレイ（Memory Array) 部のＮチャンネル型ＭＯＳＦＥＴと、周辺回路(Peripheral)部のＮチャンネル型ＭＯＳＦＥＴが代表として例示的に示されている。工程（ａ）ないし（ｃ）は、一部分を除いて前記同様である。すなわち、（ａ）では、素子形成領域を除いてフィールド絶縁膜が形成され、それをマクスとしてチャンネル領域の不純物濃度を設定するためのイオン打ち込みが行われる。この実施例の半導体集積回路では、メモリアレイ部と周辺回路部とを同一の工程で実施される。これらのＮチャンネル型ＭＯＳＦＥＴは、上記イオン打ち込みにより上記のように０．６Ｖ程度の低しきい値電圧を持つようにされる。
【００８２】
（ｂ）では、第１層目のポリシリコン層ＦＧ、ＦＧキャップの形成が行われる。（ｃ）では、高耐圧化等のために低濃度ｎ−のソース，ドレインを形成するためのイオン打ち込み（ＮＭ・インプラ）が実施される。（ｄ）では、ゲート電極部にサイドウォール（side-wall)が形成される。（ｅ）は、上記ゲート側では上記サイドウェールをマスクとしてソース，ドレイン領域を形成するための高濃度のｎ＋のソース，ドレインを形成するためのイオン打ち込み（ＮＨ・インプラ）が実施される。この実施例では、上記のようにメモリアレイ部と周辺回路部及びダイナミック型ＲＡＭと同一半導体集積回路に形成される他の回路ブロックを構成するＮチャンネル型ＭＯＳＦＥＴも上記と同様な工程により形成できるから上記と同様に製造プロセスの簡素化が可能になる。
【００８３】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型ＲＡＭにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。この構成により、昇圧電圧発生回路を省略することができるので低消費電力化が図られるとともに、分割ワード線方式ではメモリセルアレイ、サブワードドライパ及びセンスアンプの複数個からなるメモリブロックに対して深いＮ型ウェル領域を共通に用いることができレイアウト面積の小型化ができるという効果が得られる。
【００８４】
（２） 上記センスアンプとしてＣＭＯＳラッチ回路に動作電圧と回路の接地電位をそれぞれを与えるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるパワースイッチで構成し、上記内部電圧を供給する第１のＰチャンネル型ＭＯＳＦＥＴとセンス動作開始時の一定期間だけオン状態になって上記電源電圧を与える第２のＰチャンネル型ＭＯＳＦＥＴを用いることにより、動作の高速化と、ビット線の信号振幅を小さくすることによる低消費電力化を図ることができるという効果が得られる。
【００８５】
（３） 上記センスアンプを中心にして左右に配置される一対の相補ビット線に対して共通に設けられる設けられるシェアードセンスアンプとし、上記一対の相補ビット線と上記センスアンプの入出力ノードとの間にはシェアードスイッチＭＯＳＦＥＴを設ける構成では、ワード線と同様にシェアード選択スイッチＭＯＳＦＥＴも電源電圧レベルによりオン状態にすることができるという効果が得られる。
【００８６】
（４） 上記のようにワード線の非選択レベルを負電圧とすることにより、アドレス選択用ＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴからなり、上記ワード線や相補ビット線のアドレス選択を行うアドレス選択回路を含む周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴと同一の製造プロセスにより形成することができるという効果が得られる。
【００８７】
（５） 上記ワード線の選択信号を形成するワード線選択回路のうち、少なくともメモリセルが接続されたワード線の選択信号を形成するワードドライバは、上記電源電圧と上記負電圧を動作電圧とし、相補ビット線の選択信号を形成するカチム選択回路を含む他の周辺回路は、上記センスアンプを除いて上記電源電圧と回路の接地電位により動作させることにより、負電圧の負荷を小さくすることができるという効果が得られる。
【００８８】
（６） 上記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイ、センスアンプ、上記相補ビット線のプリチャージを行うプリチャージ回路、上記相補ビット線の選択を行うカラムスイッチからなるメモリブロックを構成するＭＯＳＦＥＴが形成されるウェル領域は、共通の深いＮ型ウェル上に形成し、Ｎチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域を電気的に分離することにより、上記メモリセルが形成されるＰ型ウェル領域には上記負電圧がバックバイアス電圧として供給し、他のＰ型ウェル領域には回路の接地電位を供給することにより、データ保持特性をいっそう改善しつつ、周辺回路の動作を高速にすることができるという効果が得られる。
【００８９】
（７） 上記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイ、センスアンプ、上記相補ビット線のプリチャージを行うプリチャージ回路、上記相補ビット線の選択を行うカラムスイッチからなるメモリブロックを構成するＭＯＳＦＥＴが形成されるウェル領域は、共通のＰ型半導体基板上に形成し、かかる共通のＰ型半導体基板には上記負電圧がバックバイアス電圧として供給することにより、２重ウェル構造を採用することができ製造プロセスの簡素化ができるという効果が得られる。
【００９０】
（８） 上記ワード線の選択回路は、上記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１と第２のＮチャンネル型ＭＯＳＦＥＴと、上記第１のＮチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１のＰチャンネル型ＭＯＳＦＥＴと、上記電源電圧と上記第２のＮチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが上記入力端子に接続された第２のＰチャンネル型ＭＯＳＦＥＴからなり、上記入力端子には電源電圧／接地電位からなるワード線の非選択／選択信号が供給され、上記第２のＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとのドレイン接続点から上記電源電圧／負電圧からなるワード線選択／非選択信号を形成するというレベル変換回路を用いることにより、上記電源電圧と負電圧で動作するＣＭＯＳ回路を用いることにより、ワード線の選択／選択信号を形成することができるという効果が得られる。
【００９１】
（９） 上記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、少なくとも上記メインワード線において上記電源電圧と負電圧からなる選択／非選択信号を設定することにより、サブワードドライバをＣＭＯＳ回路で構成できるので全体としての回路素子数を少なくすることができるという効果が得られる。
【００９２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、基板バックバイアス発生回路は、電源投入時の負電圧の立ち下がりを高速にするために、強力に負電圧を発生するチャージポンプ回路と、定常的に間接的に動作するチャージポンプ回路を設け、その使い分けにより低消費電力と負電圧の立ち下がりの高速化を実現するものであってもよい。上記負電圧のモニター出力により、負電圧が所望のデータ保持特性を満足する電圧に到達するまでの間、メモリアクセスを禁止するような制御機能を設けるものであってもよい。上記ワード線の負電圧は、上記基板バイアス電圧発生回路と共通化するもの他、基板バイアス電圧とは別にワード線の非選択レベルを専用に形成するものであってもよい。
【００９３】
ワード線の選択回路は、上記のようにメインワード線とサブワード線からなるようなワード線分割方式に限定されるものではなく、メモリブロック毎にメモリセルが接続されたワード線とワードドライバが一対一に対応して設けられる構成であってもよい。この発明は、ダイナミック型ＲＡＭに広く利用することができるものである。
【００９４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型ＲＡＭにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。この構成により、昇圧電圧発生回路を省略することができるので低消費電力化が図られるとともに、分割ワード線方式ではメモリセルアレイ、サブワードドライパ及びセンスアンプの複数個からなるメモリブロックに対して深いＮ型ウェル領域を共通に用いることができレイアウト面積の小型化ができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】図１のメモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図３】図１のメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図４】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す要部回路図である。
【図５】この発明に係るダイナミック型ＲＡＭの周辺部分の一実施例を示す概略ブロック図である。
【図６】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図７】図６の実施例回路の動作の一例を説明するためのタイミング図である。
【図８】この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の一実施例を示す回路図である。
【図９】この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の他の一実施例を示す回路図である。
【図１０】この発明に係るダイナミック型ＲＡＭの電源系の一実施例を示す概略ブロック図である。
【図１１】この発明に係るダイナミック型ＲＡＭにおける電源系の特性図である。
【図１２】この発明に係るダイナミック型ＲＡＭを説明するための素子構造断面図である。
【図１３】この発明に係るダイナミック型ＲＡＭの一実施例の製造工程を説明するための要部断面図である。
【図１４】この発明に係るダイナミック型ＲＡＭの他の一実施例の製造工程を説明するための要部断面図である。
【符号の説明】
ＳＡ，ＳＡ０，ＳＡ１…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（メモリブロック）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＭＸＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、ＳＨＬ，ＳＨＲ…シェアード選択線、Ｉ／Ｏ…入出力線。
【発明の属する技術分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）と半導体集積回路装置に関し、ダイナミック型メモリセルに対するメモリアクセス技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
基板に供給されるバックバイアス電圧と、ワード線の昇圧された選択電圧をそれぞれ内蔵のチャージポンプ回路を利用した電圧発生回路により形成するようにしたダイナミック型ＲＡＭが公知である。このようなダイナミック型ＲＡＭの例としては、特開平３−２１４６９９号公報がある。
【０００３】
【発明が解決しようとする課題】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタからなり、上記キャパシタに電荷が在るか否かで情報記憶動作を行うものである。このような電荷の形態での情報保持時間を長くするために、アドレス選択用ＭＯＳＦＥＴが形成される基板ゲート（チャンネル部分）には負のバックバイアス電圧を供給し、その実効的なしきい値電圧を高くする必要がある。上記ダイナミック型メモリセルのアドレス選択動作を行う周辺回路やセンスアンプ，メインアンプのような増幅回路を構成するＭＯＳＦＥＴにおいては、基板ゲートに負のバックバイアス電圧が供給されると、その分しきい値電圧が大きくなり、オン状態でのコンダクタンスが小さくなって動作速度を遅くしてしまう。そこで、ダイナミック型メモリセルが形成されるメモリアレイ部のみに、上記のような負のバックバイアス電圧を供給する方式が提案されている。しかしながら、上記メモリアレイ部が形成されるウェル領域と上記周辺回路が形成されるウェル領域とを分離する必要があり製造プロセスが複雑になってしまう。
【０００４】
上記ダイナミック型メモリセルに対するハイレベルの書き込み動作は、アドレス選択用ＭＯＳＦＥＴを介して情報記憶キャパシタにチャージアップを行うために、かかるアドレス選択用ＭＯＳＦＥＴのしきい値電圧分だけチャージアップレベルが低下して情報電荷を少なくしてしまう。このようなレベル低下を防ぐために、上記アドレス選択用ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルは、ビット線に伝えられるハイレベルに対してしきい値電圧だけ昇圧した電圧にされる。このように、従来のダイナミック型ＲＡＭでは、ワード線選択動作のための昇圧電圧が必要であり、上記基板バックバイアス電圧を形成するためにもそれぞれチャージポンプ回路を用いるものであり、比較的大きな占有面積と消費電流を費やす原因になっている。
【０００５】
上記昇圧回路を用いた場合には、かかる昇圧電圧を形成する素子を高耐圧化しなければならないという問題、電源電圧以上の高い電圧を形成するものであるために、そこで消費される電流の約４０％しか昇圧動作に利用できず、効率が極めて悪く消費電流を増大させるという問題を持つ上に、次のような理由によってメモリセルアレイのレイアウト面積を増加させるという問題を持つものとなる。例えば、約６４Ｍビットのような大記憶容量のダイナミック型ＲＡＭでは、１つのメモリブロックがメインワード線に対して複数のサブワード線を配置し、かかるサブワード線にメモリセルを接続することにより、複数のメモリセルアレイに分割する方式が採られる。
【０００６】
上記サブワード線に対応して設けられる分割メモリセルアレイは、上記センスアンプとサブワードドライバとにより区切られるようにレイアウトされる。上記のような昇圧電圧を用いていると、サブワードドライバでは、上記昇圧電圧を出力するものであるために、かかるサブワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には上記昇圧電圧をバイアス電圧として供給しなければならない。これに対して、センスアンプを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には、上記昇圧電圧を供給したなら、バックバイアスがかかることなりそのしきい値電圧が大きくなって動作速度を大幅に遅くしてしまうことなる。このため、センスアンプのＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域に電源電圧を供給し、サブワードドライバのＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域には昇圧電圧を供給するようにしなければならず、かかる２種類のＮ型ウェル領域を、上記メモリセルアレイが形成されて上記基板バックバイアス電圧が与えられるＰ型ウェル領域を分離するための深いＮ型ウェル領域上に共通に形成することができなくなり、上記メモリブロックのレイアウト面積を増加させてしまう。
【０００７】
この発明の目的は、高集積化と高速動作化及び低消費電力化を実現したダイナミック型ＲＡＭを提供することにある。この発明の他の目的は、製造プロセスの簡素化を図りつつ、高集積化と高速動作化及び低消費電力化をダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型ＲＡＭにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。
【０００９】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１０】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。メモリアレイは、全体として４個に分けられたメモリブロックから構成される。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び電源発生回路等が設けられる。
【００１１】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなるメモリブロックのうち、上下に配置された２個ずつが１組となり、その中央部側にメインワードドライバＭＷＤが配置される。このメインワードドライバＭＷＤは、上記１つのメモリブロックを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリブロックは、上記メインワード線方向に４Ｋビット、それと直交する図示しない相補ビット線（又はデータ線ともいう）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリブロックが全体で４個設けられるから、４×４Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００１２】
上記１つのメモリブロックは、メインワード線方向に対して８個に分割される。かかる分割されたメモリブロック毎にサブワードドライバＳＷＤが設けられる。サブワードドライバＳＷＤは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、後述するようなサブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１３】
同図において、半導体チップの長手方向と平行になるよう配置されたＳＡはセンスアンプであり、チップ中央寄りに設けられたｃolumn Ｄecは、カラムデコーダである。そして、上記メモリブロックを上下に分割するよう中央部に設けられたＡＣＴＲＬは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【００１４】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、上記センスアンプＳＡにより相補ビット線が１６分割に分割される。特に制限されないが、後述するように、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１５】
図２には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として２本のメインワード線ＭＷＬ０とＭＷＬ１が示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。同様なメインワードドライバによりメインワード線ＭＷＬ１も選択される。
【００１６】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線ＳＷＬは、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリセルアレイに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリセルアレイ間に配置されるサブワードドライバＳＷＤは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【００１７】
前記のようにメモリブロックとしては、メインワード線方向に８本に分けられるが、上記のように実質的にサブワードドライバＳＷＤにより２つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には４つに分けられることとなる。上記のようにサブワード線を偶数０〜６と偶数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバＳＷＤを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバＳＷＤの中で２倍に緩和でき、サブワードドライバＳＷＤとサブワード線ＳＷＬ０等とを効率よくレイアウトすることができる。
【００１８】
上記サブワードドライバＳＷＤは、４本のサブワード線０〜６（１〜７）に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線ＦＸが設けられる。サブワード選択線ＦＸは、ＦＸ０〜ＦＸ７のような８本から構成され、そのうちの偶数サブワード選択線ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ０〜６に供給され、そのうち奇数サブワード選択線ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層目の金属配線層Ｍ３により構成される。
【００１９】
図３には、上記メインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００２０】
同図では、省略されているが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリセルアレイを中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００２１】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダ（COLUMN DECORDER)の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００２２】
図４には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリセルアレイＭＭＡＴ０とＭＭＡＴ１に挟まれて配置されたセンスアンプＳＡ１とそれに関連した回路が例示的に示されている。メモリセルアレイ（メモリマット）ＭＭＡＴ１はブラックボックスとして示され、端部に設けられるセンスアンプＳＡ０もブラックボックスとして示されている。
【００２３】
ダイナミック型メモリセルは、メモリマットＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応して４個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００２４】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプＳＡ１の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチＭＯＳＦＥＴがオン状態になり、センスアンプの動作に必要な電圧供給を行うようにされる。
【００２５】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣが供給される。
【００２６】
ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプＳＡ０においても、同様なカラムスイッチが設けられている。このようにメモリマットＭＭＡＴ０を挟んで２つのセンスアンプＳＡ０とＳＡ１により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプＳＡ０とＳＡ１を対応させるものである。それ故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側で例示的に示されている２対のビット線と、センスアンプＳＡ０側に設けられる図示しない残り２対のビット線とに対応した合計４対の相補ビット線を選択できるようにされる。これらの２対ずつの相補ビット線対は、上記カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏに接続される。
【００２７】
センスアンプＳＡ１は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡＴ１の同様な奇数列の相補ビット線に接続される。メモリマットＭＭＡＴ１の偶数列の相補ビット線は、メモリマットＭＭＡＴ１の右側に配置される図示しないセンスアンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット（前記メモリセルアレイ）間に設けられるセンスアンプに接続される。例えば、メモリマットＭＭＡＴ０のサブワード線ＳＷＬが選択されたときには、センスアンプＳＡ０の右側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状態になる。ただし、上記端部のセンスアンプＳＡ０では、上記右側シェアードスイッチＭＯＳＦＥＴのみが設けられるものである。信号ＳＨＬは、左側シェアード選択信号であり、信号ＳＨＲは、右側シェアード選択信号である。
【００２８】
図５には、この発明に係るダイナミック型ＲＡＭの周辺部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００２９】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００３０】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＣＡＢは、アドレス端子から入力されたカラムアドレス信号を上記タイミング信号φＹＬにより取り込んでラッチ回路に保持させる。
【００３１】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＭＸＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【００３２】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３３】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００３４】
タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの後述するような活性化パルスＳＡＥが形成される。
【００３５】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。
【００３６】
図６には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。同図においては、代表として１本のワード線、１対の相補ビット線ＢＬ，／ＢＬとこれらに関連したセンスアンプとプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。
【００３７】
ダイナミック型メモリセル（Memory Cell) は、前記同様にアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬに接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線ＢＬに接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬが与えられる。上記ワード線は、特に制限されないが、前記メインワード線とサブワード線からなる分割ワード線方式とされるときには、上記サブワード線に対応していると理解されたい。この実施例では、昇圧回路を削除するために、ワード線の選択レベルは電源電圧ＶＣＣのようなハイレベルにされる。そして、ワード線の非選択レベルはメモリセルの情報保持特性を改善するために、基板バックバイアス電圧のような負電圧にされる。
【００３８】
上記ビット線ＢＬと／ＢＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬは、スイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬ−ＳＡ，／ＢＬ−ＳＡと接続される。センスアンプＳＡを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、コモンソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、コモンソース線ＣＳＰに接続される。これらのコモンソース線ＣＳＰとＣＳＮは、他の同様なＣＭＯＳラッチ回路の上記同様なＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースに共通に接続される。
【００３９】
上記コモンソース線ＣＳＰには、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ２２が設けられて、そのゲートにセンスアンプの活性信号信号ＳＡＥを受けるインバータ回路ＩＶ１の出力信号が供給され、上記タイミング信号ＳＡＥのハイレベルに同期してオン状態にされ、電源電圧ＶＣＣを降圧して形成された内部電圧Ｖａｒｙを上記コモンソース線ＣＳＰに与える。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応したコモンソース線ＣＳＮにも、Ｎチャンネル型のパワスイッチＭＯＳＦＥＴＱ２１が設けられ、そのゲートに上記タイミング信号ＳＡＥが供給され、上記タイミング信号ＳＡＥのハイレベルに同期してオン状態にされて回路の接地電位ＶＳＳを上記コモンソース線ＣＳＮに与える。
【００４０】
上記のようにセンスアンプの動作電圧として内部降圧電圧Ｖａｒｙを用いるのは、上記のようにワード線の選択レベルが電源電圧ＶＣＣであるので、センスアンプの動作電圧を電源電圧ＶＣＣにして電源電圧ＶＣＣのようなハイレベルの増幅信号をビット線に与えても、上記シェアードスイッチＭＯＳＦＥＴあるいはアドレス選択用ＭＯＳＦＥＴのしきい値電圧によりメモリセルの情報記憶用キャパシタＣｓに書き込まれる電圧は、ＶＣＣ−Ｖth（Ｖthは、これらのＭＯＳＦＥＴのしきい値電圧）にしかならないから、上記のように内部降圧電圧Ｖａｒｙを用いることにより、相補ビット線ＢＬ，／ＢＬでの電位変化を上記キャパシタＣｓに記憶される信号レベルに対応して小さくし、そこでの消費電流を小さくするものである。
【００４１】
この実施例では、上記センスアンプの増幅動作の高速化を図るために、特に制限されないが、上記コモンソース線ＭＯＳＦＥＴＱ２２には、ＭＯＳＦＥＴＱ２２’が追加される。このＭＯＳＦＥＴＱ２２’は、上記センスアンプの動作電圧として電源電圧ＶＣＣを与えるものである。つまり、上記タイミング信号ＳＡＥがロウレベルからハイレベルに変化するときに、かかるＭＯＳＦＥＴＱ２２’のゲートには、上記センスアンプの動作電圧として上記内部降圧電圧Ｖａｒｙに対して高い動作電圧を一時的に加えるよう、いわゆるオーバードライブを実施するよう一時的にロウレベルにされるタイミング信号／ＳＡＥ’が供給される。
【００４２】
上記センスアンプＳＡの入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡには、短絡ＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧Ｖｓｔｏ（Ｖａｒｙ／２）を供給するスイッチＭＯＳＦＥＴＱ９〜Ｑ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＳＣが供給される。上記センスアンプＳＡのコモンソース線ＣＳＰとＣＳＮにも、これらコモンソース線ＣＳＰとＣＳＮとを短絡させるＭＯＳＦＥＴＱ２０と、ハーフプリチャージ電圧Ｖｓｔｏを供給するスイッチＭＯＳＦＥＴＱ１８とＱ１９からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１８〜Ｑ２０のゲートは、共通にプリチャージ信号ＣＳＰＣが供給される。
【００４３】
上記センスアンプＳＡの入出力ノードＢＬ−ＳＡと／ＢＬ─ＳＡは、Ｎチャンネル型のカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介して入出力線ＩＯに接続される。上記カラムスイッチＭＯＳＦＥＴＱ１２とＱ１３のゲートには、カラム選択信号ＹＳが供給される。かかる入出力線ＩＯにもＭＯＳＦＥＴＱ２３〜Ｑ２５からなるプリチャージ回路が設けられ、プリチャージ信号ＩＯＰＣのハイレベルによりＭＯＳＦＥＴＱ２３〜Ｑ２５がオン状態にされてハーフプリチャージ動作が行われる。この入出力線ＩＯは、メインアンプ（Main Amp) の入力端子に接続される。また、上記入出力線ＩＯは、ロウレベル（ＶＳＳ）の書き込み信号を形成するＮチャンネル型ＭＯＳＦＥＴＱ２６とＱ２７及びハイレベル（Ｖａｒｙ）の書き込み信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ２８とＱ２９からなるライトバッファ（Write Buffer) の出力端子に接続される。
【００４４】
ライトバッファ（Write Buffer) のＭＯＳＦＥＴＱ２６〜Ｑ２９は、書き込み信号ＷＥＢ０とＷＥＢ１と、インバータ回路ＩＶ２とＩＶ３により形成された反転信号により制御され、書き込み信号ＷＥＢ０がハイレベルで、ＷＥＢ１がロウレベルならＭＯＳＦＥＴＱ２６とＱ２９をオン状態にしてハイレベル／ロウレベルの書き込み信号を形成し、書き込み信号ＷＥＢ０がロウレベルで、ＷＥＢ１がハイレベルならＭＯＳＦＥＴＱ２７とＱ２８をオン状態にしてロウレベル／ハイレベルの書き込み信号を形成する。書き込み動作以外のときには、これらのＭＯＳＦＥＴＱ２６〜Ｑ２９がオフ状態になって、出力ハイインピーダンス状態にされる。
【００４５】
この実施例のセンスアンプＳＡは、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡに対して、左右に２対の相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡに対してシェアード選択ＭＯＳＦＥＴＱ１とＱ２を介して左側のビット線ＢＬと／ＢＬに接続され、シェアード選択ＭＯＳＦＥＴＱ３とＱ４を介して図示しない右側のビット線と接続される。この実施例では、かかるシェアード選択ＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＬとＳＨＲが印加され、かかる選択信号ＳＨＬとＳＨＲの選択レベルをワード線の選択レベルと同じく電源電圧ＶＣＣのようなハイレベルにする。このため、上記シェアード選択ＭＯＳＦＥＴＱ１〜Ｑ４は、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴＱｍと同じしきい値電圧を持つようにされる。
【００４６】
左側のメモリマットが選択されたときには、信号ＳＨＬによりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲがロウレベルにされて右側のメモリマットのビット線の切り離しが行われる。右側のメモリマットが選択されたときには、信号ＳＨＲによりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＬがロウレベルにされて左側のメモリマットのビット線の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＬとＳＨＲが共にハイレベルになり、両方のビット線のプリチャージが行われる。上記信号ＳＨＬとＳＨＲのハイレベルは、従来のダイナミック型ＲＡＭのような昇圧されたハイレベルではなく、上記ワード線ＷＬと同様に上記電源電圧ＶＣＣのようなハイレベルを用いることができ、昇圧回路が不要になる。
【００４７】
図７には、上記図６の実施例回路の動作の一例を説明するためのタイミング図が示されている。図示しないロウアドレスストローブ信号／ＲＡＳの立ち下がりに同期してアドレス信号の取り込みが行われる。上記ロウ系の選択動作により非選択側のシェアード選択信号ＳＨＲが電源電圧ＶＣＣのようなハイレベルから回路の接地電位のようなロウレベルに変化する。そして、ワード線ＷＬが負電圧Ｖｂｂのようなロウレベルから電源電圧ＶＣＣのようなハイレベルに立ち上がる。このワード線の立ち上がりにより、ビット線ＢＬと／ＢＬの一方には選択されたメモリセルの情報電荷に対応した微小電圧に変化させられる。
【００４８】
図示しないタイミング信号ＳＡＥのハイレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２１がオン状態となり、コモンソース線ＣＳＮは回路の接地電位のようなロウレベルに変化する。上記タイミング信号ＳＡＥのハイレベルへの変化により、インバータ回路ＩＶ１の出力信号がロウレベルに変化してＰチャンネル型ＭＯＳＦＥＴＱ２２がオン状態となり、コモンソース線ＣＳＰは内部降圧電圧Ｖａｒｙに変化する。このとき、図６の実施例のようにオーバードライブ用のＭＯＳＦＥＴＱ２２’が設けられている場合には、上記タイミング信号ＳＡＥのハイレベルへの変化に同期して、同図に点線で示すようにタイミング信号／ＳＡＥ’がロウレベルに一時的に変化し、上記ＭＯＳＦＥＴＱ２２を一時的にオン状態にさせる。
【００４９】
これにより、センスアンプのコモンソース線ＣＳＰの立ち上がりが速くなり、センスアンプの増幅出力のハイレベルの立ち上がりが速くなり、結果として増幅動作を高速にする。上記タイミング信号／ＳＡＥ’がハイレベルにもどると、上記ＭＯＳＦＥＴＱ２２’はオフ状態なり、センスアンプが内部電圧Ｖａｒｙと回路の接地電位ＶＳＳで増幅動作を行うので、センスアンプの入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡの電圧差が拡大して内部降圧電圧Ｖａｒｙと回路の接地電位に向かって変化し、上記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して相補ビット線ＢＬ，／ＢＬを内部電圧Ｖａｒｙのようなハイレベルと回路の接地電位ＶＳＳのようなロウレベルにする。
【００５０】
カラム選択信号ＹＳのハイレベルにより、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡと入出力線ＩＯが接続されると、一時的にロウレベル入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡのロウレベルが持ち上がる。入出力線ＩＯＴとＩＯＢに上記センスアンプの増幅信号に対応したレベル差が現れる。かかる入出力線ＩＯＴとＩＯＢの読み出し信号は、メインアンプＭＡの増幅動作により、データコモンバスＣＢにはＶＣＣとＶＳＳのようなハイレベルとロウレベルの読み出し信号が出力されて、図示しない出力回路に伝えられる。
【００５１】
図示しないが、書き込み動作においては、上記読み出し動作と同様にタイミング信号ＳＡＥのハイレベルにより、センスアンプＳＡの増幅動作が開始される。カラム選択信号ＹＳのハイレベルにより、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡと入出力線ＩＯが接続され、上記ＶａｒｙとＶＳＳに対応した書き込み信号が伝えられる。上記メモリセルの記憶情報を反転させるような書き込み信号が伝えられたなら、上記入出力ノードＢＬ−ＳＡと／ＢＬ−ＳＡのレベルが逆転させられて、センスアンプはそれを増幅して電源電圧ＶａｒｙとＶＳＳを形成し、ビット線を通して選択されたメモリセルに伝えるものである。
【００５２】
上記のようにワード線及びシェアードスイッチＭＯＳＦＥＴの選択レベルを電源電圧ＶＣＣのようにした場合、昇圧電圧発生回路を省略することができる。これにより、例えば昇圧電圧発生回路に用いられる高耐圧化したＭＯＳＦＥＴを形成するためのプロセスの増加もなく、昇圧電圧発生回路に消費される電流も削減できるから低消費電力化を図ることができる。そして、ワード線の非選択レベルを基板バックバイアス電圧のような負電圧とすることにより、アドレス選択用ＭＯＳＦＥＴのゲートは、ソース電位に対して逆バイアス電圧が印加されており、情報記憶キャパシタの記憶電荷を失わせるようなリーク電流を小さくできる。これにより、所望の情報保持特性を得ることができる。
【００５３】
上記のようにワード線の非選択レベルを基板バックバイアス電圧のような負電圧にした場合、アドレス選択用ＭＯＳＦＥＴのしきい値電圧を大きくする必要はない。つまり、センスアンプやアドレスデコーダ等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴと同じ製造プロセスにより形成した低しいき値電圧のものをそのまま利用することができる。このような低しきい値電圧（約０．６Ｖ程度）のものを用いることにより、上記ビット線ＢＬ，／ＢＬに与えられるハイレベル、言い換えるならば、センスアンプの動作電圧Ｖａｒｙを電源電圧ＶＣＣに対して上記しきい値電圧だけ低くした比較的高い電圧にすることができる。これにより情報電荷量を多くすることができる。
【００５４】
図８には、この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の一実施例の回路図が示されている。同図においては、（Ａ）デコード部とメインワードドライバ、及びサブワードドライバが例示的に示され、（Ｂ）にはそれに用いられるレベル変換部が例示的に示されている。同図の回路記号にされた記号は、前記図のものと一部重複しているが、それぞれは別個の回路機能を実現するものであると理解されたい。
【００５５】
（Ａ）において、Ｐチャンネル型ＭＯＳＦＥＴＱ１は、プリチャージＭＯＳＦＥＴであり、プリチャージ信号ＰＣを受けるインバータ回路Ｎ１の出力信号により、出力ノードを電圧ＶＣＣにプリチャージする。上記出力ノードには、論理ブロックを構成するディスチャージ経路を構成するＮチャンネル型の直列ＭＯＳＦＥＴＱ３とＱ４が設けられる。このＭＯＳＦＥＴＱ４のソースには、ディスチャージ信号ＤＣを受けるインバータ回路Ｎ４の出力端子が接続される。つまり、プリチャージ期間においては、上記信号ＤＣがロウレベルとなって上記インバータ回路Ｎ４の出力信号をハイレベルにする。これにより、上記信号ＰＣがハイレベルのプリチャージ期間において、ＭＯＳＦＥＴＱ１がオン状態なり出力ノードのプリチャージを行うとき、上記直列ＭＯＳＦＥＴＱ３とＱ４がオン状態のときでも電流パスが形成されず直列経路に両端側からプリチャージが行われる。
【００５６】
上記デコード部は、トリー状態に構成されている。つまり、上記インバータ回路Ｎ４の出力端子を基点として、例示的に示されたＭＯＳＦＥＴＱ４とＱ６のように分岐し、上記ＭＯＳＦＥＴＱ４のドレイン側は、例示的に示されたＭＯＳＦＥＴＱ３とＱ５のように分岐し、かかるＭＯＳＦＥＴＱ３のドレインが上記出力ノードに接続されるものである。上記ＭＯＳＦＥＴＱ３とＱ５のゲートには、プリデコード回路ＰＤＥＣ２により形成されたプリデコード信号が供給される。同図では、２つのＭＯＳＦＥＴＱ３とＱ５が設けられているが、例えば２ビットのアドレス信号を解読して４通りのプリデコード信号が形成されるなら、かかる４通りの選択信号に対応した４通りの分岐にされる。
【００５７】
同様に、上記ＭＯＳＦＥＴＱ４とＱ６のゲートにも、プリデコード回路ＰＤＥＣ１により形成されたプリデコード信号が供給される。同図では、２つのＭＯＳＦＥＴＱ３とＱ５が設けられているが、例えば２ビットのアドレス信号を解読して４通りのプリデコード信号が形成されるなら、かかる４通りの選択信号に対応した４通りの分岐にされ、それに対応して４個のＭＯＳＦＥＴが設けられる。
【００５８】
上記デコード部では、プリデコード回路ＰＤＥＣ１とＰＤＥＣ２により形成されたそれぞれ複数通りのプリデコード信号のうち１つが選択レベルにされ、上記トリー状態の１つの経路を構成するＭＯＳＦＥＴのみがオン状態となり、ディスチャージ経路を構成する。そして、ディスチャージ信号ＤＣのハイレベルにより、上記選択された１つのディスチャージ経路に電流が流れて上記出力ノードをハイレベルからロウレベルの選択レベルにする。
【００５９】
特に制限されないが、同図においてインバータ回路Ｎ２、Ｎ３及びＮ４は、電源電圧ＶＣＣと負電圧Ｖｂｂで動作するＣＭＯＳインバータ回路である。これらのＣＭＯＳインバータ回路Ｎ２〜Ｎ４の入力には、ＶＣＣ−Ｖｂｂのような信号振幅のプリデコード信号、及びディスチャージ信号が供給される。このような信号振幅の信号を形成するのが、同図（Ｂ）に示されたレベル変換部である。
【００６０】
（Ｂ）に示すようにレベル変換部は、入力端子ＩＮに対して同相の出力信号ＯＵＴを形成する場合、入力信号ＩＮがインバータ回路Ｎ８により反転させられる。このインバータ回路Ｎ８は、通常のＣＭＯＳ回路のように電源電圧ＶＣＣとＶＳＳで動作させられるものである。それ故、ＣＭＯＳインバータ回路Ｎ８の出力信号は、ハイレベルを電源電圧ＶＣＣとし、ロウレベルを回路の接地電位ＶＳＳとするようなＣＭＯＳレベルの信号とされる。
【００６１】
上記のようなＣＭＯＳレベルの信号を上記ＶＣＣとＶｂｂのような正電圧と負電圧からなる信号振幅に変換するために、上記負電圧Ｖｂｂにソースが接続された一対のＮチャンネル型ＭＯＳＦＥＴＱ１２とＱ１３は、ゲートとドレインとが交差接続されてラッチ形態にされる。上記一方のＭＯＳＦＥＴＱ１２のドレインと信号入力端子との間には、ゲートに接地電位ＶＳＳが接続されたＰチャンネル型ＭＯＳＦＥＴＱ１０が設けられる。上記他方のＭＯＳＦＥＴＱ１３のドレインと電源電圧ＶＣＣと間には、Ｐチャンネル型ＭＯＳＦＥＴＱ１１が設けられ、そのゲートには上記信号入力端子とされる。つまり、この信号入力端子には、上記ＣＭＯＳインバータ回路Ｎ８の出力信号が伝えられる。
【００６２】
この構成では、信号入力がハイレベルのとき、ＭＯＳＦＥＴＱ１１はオフ状態にされ、ＭＯＳＦＥＴＱ１０がオン状態となる。ＭＯＳＦＥＴＱ１０のオン状態によりＭＯＳＦＥＴＱ１３のゲートには、上記信号入力のハイレベルが供給される。これにより、ＭＯＳＦＥＴＱ１３がオン状態となって出力端子ＯＵＴを負電圧Ｖｂｂのようなロウレベルにする。このロウレベルによりＭＯＳＦＥＴＱ１２はオフ状態にされる。信号入力がロウレベルのとき、ＭＯＳＦＥＴＱ１１はオン状態にされ、ＭＯＳＦＥＴＱ１０はオフ状態にされる。上記ＭＯＳＦＥＴＱ１１のオン状態により出力端子ＯＵＴをハイレベルにするのでＭＯＳＦＥＴＱ１２をオン状態とする。このＭＯＳＦＥＴＱ１２のオン状態によりＭＯＳＦＥＴＱ１３をオフ状態にするので、出力端子ＯＵＴのハイレベルは電源電圧ＶＣＣのようなハイレベルにされる。
【００６３】
上記のようにＶＣＣとＶｂｂのような信号振幅の入力信号がデコード部に供給されるので、デコード部の動作電圧は上記電源電圧ＶＣＣとＶｂｂのような電圧とされる。つまり、非選択の出力ノードをハイレベルに維持するために、出力ノードには、その出力信号を受けるインバータ回路Ｎ５の出力信号が供給されるＰチャンネル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、上記出力ノードのリーク電流を補う程度の小さなＭＯＳＦＥＴから構成されており、出力ノードのハイレベルによりインバータ回路Ｎ５の出力信号がロウレベルとなり、上記ＭＯＳＦＥＴＱ２をオン状態にするというラッチ回路を構成する。上記ＭＯＳＦＥＴＱ２は、上記のように電流供給能力が小さいので、上記ＭＯＳＦＥＴＱ３，Ｑ４がオン状態になると出力ノードをディスチャージさせることができ、ロウレベルの選択信号を形成するものである。
【００６４】
上記インバータ回路Ｎ５とＮ６を通してメインワード線の選択信号が形成される。上記インバータ回路Ｎ５とＮ６は、上記電源電圧ＶＣＣと負電圧Ｖｂｂで動作するものであり、それに対応した信号振幅の出力信号を形成するものである。上記インバータ回路Ｎ５とＮ６は、ワードドライバを構成するものである。つまり、メインワード線を高速に動作させるために、インバータ回路Ｎ６は比較的大きなサイズのＣＭＯＳインバータ回路から構成され、かかるＣＭＯＳインバータ回路の入力容量が比較的大きいためにそれを高速にドライブするために上記インバータ回路Ｎ５が設けられる。
【００６５】
サブワード部は、上記メインワード線のサブワード線選択信号ＦＸとで１つのサブワード線ＳＷＬの選択信号を形成する。つまり、上記のように１つのメモリセルアレイ（メモリマット）においては、上記メインワード線に対応して奇数と偶数に分けられた４本ずつのサブワード線が割り当てられているので、上記４本のサブワード線のいずれかが上記信号ＦＸにより選択される。つまり、上記メインワード線は、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８からなるＣＭＯＳインバータ回路の入力端子に供給される。このＣＭＯＳインバータ回路の出力にサブワード線ＳＷＬが接続される。上記ＣＭＯＳインバータ回路の出力と上記負電圧Ｖｂｂとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ９が設けられる。上記ＣＭＯＳインバータ回路の動作電圧として上記信号ＦＸのハイレベルが利用される。メインワード線が選択で、上記信号ＦＸが非選択状態のときのサブワード線ＳＷＬをロウレベルに非選択レベルに固定させるために、インバータ回路Ｎ７が設けられかかるインバータ回路Ｎ７の出力信号が上記ＭＯＳＦＥＴＱ９のゲートに供給される。
【００６６】
例えば、メインワード線がロウレベルの選択レベルのとき、上記Ｐチャンネル型ＭＯＳＦＥＴＱ７がオン状態になり、Ｎチャンネル型ＭＯＳＦＥＴＱ８がオフ状態になる。このとき、上記オン状態のＰチャンネル型ＭＯＳＦＥＴＱ７を通して上記信号ＦＸのハイレベルがサブワード線ＳＷＬに伝えられて選択状態にする。上記信号ＦＸなら、上記インバータ回路Ｎ７の出力信号がハイレベルになり、Ｎチャンネル型ＭＯＳＦＥＴＱ９をオン状態にするのでサブワード線ＳＷＬがロウレベル（Ｖｂｂ）の非選択レベルに固定される。上記メインワード線がハイレベルの非選択レベルのとき、上記Ｐチャンネル型ＭＯＳＦＥＴＱ７がオフ状態になり、Ｎチャンネル型ＭＯＳＦＥＴＱ８がオン状態になる。これにより、信号ＦＸのハイレベル／ロウレベルに無関係にサブワード線ＳＷＬはロウレベルの非選択レベルに固定される。
【００６７】
図９には、この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の他の一実施例の回路図が示されている。同図においては、デコード部とメインワードドライバ、及びサブワードドライバが例示的に示されている。この実施例では、プリデコーダ回路ＰＤＥＣ１，ＰＤＥＣ２及びデコード部を含めて電源電圧ＶＣＣとＶＳＳとで動作する通常のＣＭＯＳ回路により構成される。メインワード線ＭＷＬの選択／非選択信号を形成するインバータ回路Ｎ６が、上記のようなレベル変換機能を持つワードドライバとされる。つまり、前記図８の（Ｂ）に示したレベル変換回路がそのままワードドライバＮ６として利用される。
【００６８】
この構成では、メインワード線ＭＷＬと、サブワードドライバのみがＶＣＣ−Ｖｂｂで動作するものとなり、負電圧発生回路の負荷を軽くすることができる。また、プリデコード回路や、プリチャージ信号ＰＣ及びディスチャージ信号ＤＣを形成する回路において、上記レベル変換回路が不要になるので、回路の簡素化を可能になるものである。このレベル変換回路をサブワードドライバのみに設ける構成としてもよいが、メインワードドライバに比べてサブワードドライバの数が圧倒的に多く、全体としての素子数を増大させるのでこの実施例のようにメインワードドライバに適用することが素子数の点で有利となる。
【００６９】
図１０には、この発明に係るダイナミック型ＲＡＭの電源系の一実施例の概略ブロック図が示されている。外部端子から供給された電源電圧ＶＣＣと回路の接地電位ＶＳＳからなる電源電圧は、カラム系選択回路、ワード線選択回路及びメインアンプ・Ｉ／Ｏ系、ＤＲＡＭ制御系に供給される。また、３種類の内部電圧発生回路に供給される。負電圧発生回路Ｖｂｂ−Ｇは、公知の基板バックバイアス電圧であり、上記電源電圧ＶＣＣと回路の接地電位ＶＳＳを受けて、リングオシレータ等の発振回路と、かかる発振パルスにより負電圧を形成するチャージポンプ回路から構成される。特に制限されないが、上記負電圧の安定化と無駄な電流消費を抑えるために、基板電圧をモニターしてチャージポンプ動作を間欠的に行うような制御回路が設けられる。
【００７０】
内部電圧発生回路Ｖａｒｙ−Ｇは、電源電圧ＶＣＣをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成するものであり、基本的にはＮチャンネル型ＭＯＳＦＥＴのソースフォロワ回路から構成できるものである。電圧発生回路Ｖｓｔｏ−Ｇは、ビット線のプリチャージ電圧Ｖｓｔｏと、プレート電圧ＶＰＬを形成する。この電圧発生回路は、上記同様に電源電圧ＶＣＣをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成し、それを１／２に分圧した電圧を発生させる。上記プリチャージ電圧Ｖｓｔｏとプレート電圧ＶＰＬとは同じ電圧でよいので共通化してもよいが、互いに影響を受けないようにそれぞれが別のドライバを介して出力させられる。
【００７１】
上記負電圧発生回路Ｖｂｂ−Ｇで形成された負電圧Ｖｂｂは、上記ワード線選択回路に供給されることの他、メモリセルアレイが形成されるＰ型ウェル領域に基板バックバイアス電圧として与えられる。上記プリチャージ電圧Ｖｓｔｏは、プリチャージ回路ＰＣＣに用いられ、プレート電圧ＶＰＬはメモリセルのキャパシタに伝えられる。内部電圧Ｖａｒｙは、センスアンプＳＡとライトバッファＷＢの動作電圧として与えられる。
【００７２】
図１１には、この発明に係るダイナミック型ＲＡＭにおける電源系の特性図が示されている。同図の横軸には、外部電源電圧が示され、縦軸には内部動作電圧が示されている。外部電源電圧ＶＣＣが約２Ｖ程度から４Ｖ程度の範囲において、上記内部電圧発生回路においては、所定の電圧Ｖｂｂ、Ｖｓｔｏ及びＶａｒｙを安定的に形成する。この実施例では、電源電圧ＶＣＣが約３Ｖ程度で動作させることを前提としているので、内部電圧Ｖａｒｙを約２．２Ｖ程度にすることにより、電源電圧ＶＣＣとの電圧差ＶｇｓがＭＯＳＦＥＴのしきい値電圧より大きくされるので、ワード線を昇圧することなく上記内部電圧Ｖａｒｙに従ったビット線のハイレベルをメモリセルの情報キャパシタに書き込むことができる。また、負電圧Ｖｂｂを約−０．８Ｖ程度にしているので、ワード線の非選択レベルもこれに対応して−０．８Ｖとなり、ダイナミック型メモリセルのアドレス選択用ＭＯＳＦＥＴのしきい値電圧を周辺回路のＭＯＳＦＥＴと同じ低しきい値電圧としても、所望のデータ保持特性を確保することができる。電源電圧ＶＣＣが４Ｖを超えて高くなると、それに従って内部電圧を高くされる。これは、バーンイン等の加速試験を効率よく行うようにするものである。
【００７３】
同図において、（Ａ）〜（Ｃ）には、メモリセルの電位が例示的に示されている。（Ａ）では、ハイレベル（“１”）の書き込み状態を示しており、ワード線に接続されるゲート電圧は、３．３Ｖにされ、ビット線のハイレベル２．２Ｖがキャパシタに書き込まれる。（Ｂ）は、ロウレベル（“０”）の書き込み状態を示しており、ワード線に接続されるゲート電圧は、３．３Ｖにされ、ビット線のロウレベル０Ｖがキャパシタに書き込まれる。（Ｃ）は、データ保持状態を示しており、ワード線に接続されるゲート電圧は、非選択レベルの−０．８Ｖにされ、このときビット線は上記書き込み／読み出し状態では０Ｖ、２．２Ｖのハイレベル／ロウレベルとされ、待機状態ではハーフプリチャージ電圧１．１Ｖである。キャパシタの保持電圧は０Ｖか２．２Ｖであり、上記アドレス選択用のＭＯＳＦＥＴのゲートは、上記のような負電圧であるので、ビット線あるいは上記保持電圧が０Ｖのときでも、上記のように−０．８Ｖのように逆バイアス電圧が印加されているので、情報電荷を失われるようなリーク電流が流れない。
【００７４】
図１２には、この発明に係るダイナミック型ＲＡＭを説明するための素子構造断面図が示されている。同図（Ａ）では、Ｐ−ＳＵＢを用い２重ウェル構造の例が示され、（Ｂ）ではＰ−ＳＵＢを用い３重ウェル構造の例が示されている。同図（Ａ）のＰ−ＳＵＢ２重ウェル構造では、半導体基板がＰ型基板Ｐ−ＳＵＢとされ、メモリアレイ及びその周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴは、上記Ｐ型基板上に直接形成されるのではなく、がかかるＰ型基板上に形成されたＰ型ウェル領域ＢＰに形成される。Ｐチャンネル型ＭＯＳＦＥＴは、上記Ｐ型基板上に形成されたＮ型ウェル領域ＢＮに形成される。周辺回路のおいて発生した少数キャリアが、メモリアレイが形成される半導体領域に到達して、メモリセルのストレージノードに到達して情報電荷を失わせてしまうことがないように、かかる少数キャリアを吸収するためのガードリングが設けられる。
【００７５】
（Ａ）の実施例では、上記のように基板Ｐ−ＳＵＢには、基板バックバイアス電圧ＶＢＢ（＝Ｖｂｂ）が供給される。つまり、ウェル領域がＢＮとＢＰのように２重構造とされて製造プロセスが簡素化できる反面、基板Ｐ−ＳＵＢに負電圧ＶＢＢがバックバイアス電圧として供給されるために、センスアンプや周辺回路のＮチャンネル型ＭＯＳＦＥＴのしきい値電圧が高くなってその分動作速度が遅くなってしまうものである。
【００７６】
（Ｂ）の実施例では、上記のように基板Ｐ−ＳＵＢには、回路の接地電位ＶＳＳが与えられ、かかる基板Ｐ−ＳＵＢとの分離のためにメモリアレイとセンスアンプや上記サブワードデコーダ等が形成される周辺部には、深いＮ型ウェル領域ＮＷＥＬが設けられる。このＮ型ウェル領域ＮＷＥＬには、電源電圧ＶＣＣがバイアス電圧として印加されることにより、基板Ｐ−ＳＵＢとの電気的な分離が行われる。上記深いＮ型ウェル領域ＮＷＥＬが加わることにより、上記素子が形成されるＰ型ウェル領域ＢＰ及びＮ型ウェル領域ＢＮとを合わせて、いわゆる３重ウェル構造と呼ばれる。
【００７７】
上記深いＮ型ウェル領域ＮＷＥＬ上に形成され、メモリアレイが形成されるＰ型ウェル領域ＢＰには、上記負電圧ＶＢＢからなる基板バックバイアス電圧が与えられる。これにより、アドレス選択用ＭＯＳＦＥＴのしきい値電圧が高くされる。これに対して、センスアンプ等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域ＢＰには、上記回路の接地電位ＶＳＳが与えられる（図示せず）。これにより、周辺回路では、低しきい値電圧とされて動作速度が速くなる。Ｐチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＢＰには、上記同様に電源電圧ＶＣＣがバイアス電圧として与えられる。アドレスデコーダやアドレスバッファ及び制御回路等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴ、及びＰチャンネル型ＭＯＳＦＥＴが形成されるウェル領域は、上記基板Ｐ−ＳＵＢ上に形成されるＮ型ウェル領域ＢＮ、Ｐ型ウェル領域ＢＰに形成される。
【００７８】
上記のような３重ウェル構造を図１に適用する場合、上記４つに分けられたメモリブロック毎に、上記深いＮ型ウェル領域ＮＷＥＬを共通に形成することができる。つまり、メモリセルが接続されたワード線の選択レベルを昇圧電圧ではなく、上記電源電圧ＶＣＣを用いるようにした場合、かかるワードドライバを構成するＰチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＢＮには、上記深いＮ型ウェル領域ＮＷＥＬと同じく電源電圧ＶＣＣが印加されるものであるために、上記センスアンプ列で深いＮ型ウェル領域ＮＷＥＬが分離されることがない。これにより、上記センスアンプ列により上記深いＮ型ウェル領域を形成するために余分なスペースを設ける必要がないから、上記メモリブロックの専有面積を小さくすることができる。
【００７９】
図１３には、この発明に係るダイナミック型ＲＡＭの一実施例の製造工程を説明するための要部断面図が示されている。同図においては、上記メモリアレイ（Memory Array) 部のＮチャンネル型ＭＯＳＦＥＴと、周辺回路(Peripheral)部のＮチャンネル型ＭＯＳＦＥＴが代表として例示的に示されている。（ａ）では、素子形成領域を除いてフィールド絶縁膜が形成され、それをマクスとしてチンネル領域の不純物濃度を設定するためのイオン打ち込みが行われる。この実施例の半導体集積回路では、メモリアレイ部と周辺回路部とを同一の工程で実施される。これらのＮチャンネル型ＭＯＳＦＥＴは、上記イオン打ち込みにより上記のように０．６Ｖ程度の低しきい値電圧を持つようにされる。
【００８０】
（ｂ）では、第１層目のポリシリコン層ＦＧ、ＦＧキャップ、サイドウォール（side-wall)の形成が行われる。（ｃ）では、高耐圧化等のために低濃度ｎ−のソース，ドレインを形成するためのイオン打ち込み（ＮＭ・インプラ）が実施される。この実施例では、上記のようにメモリアレイ部と周辺回路部及びダイナミック型ＲＡＭと同一半導体集積回路に形成される他の回路ブロックを構成するＮチャンネル型ＭＯＳＦＥＴも上記と同様な工程により形成できるから製造プロセスの簡素化が可能になる。
【００８１】
図１４には、この発明に係るダイナミック型ＲＡＭの他の一実施例の製造工程を説明するための要部断面図が示されている。同図においても、上記同様にメモリアレイ（Memory Array) 部のＮチャンネル型ＭＯＳＦＥＴと、周辺回路(Peripheral)部のＮチャンネル型ＭＯＳＦＥＴが代表として例示的に示されている。工程（ａ）ないし（ｃ）は、一部分を除いて前記同様である。すなわち、（ａ）では、素子形成領域を除いてフィールド絶縁膜が形成され、それをマクスとしてチャンネル領域の不純物濃度を設定するためのイオン打ち込みが行われる。この実施例の半導体集積回路では、メモリアレイ部と周辺回路部とを同一の工程で実施される。これらのＮチャンネル型ＭＯＳＦＥＴは、上記イオン打ち込みにより上記のように０．６Ｖ程度の低しきい値電圧を持つようにされる。
【００８２】
（ｂ）では、第１層目のポリシリコン層ＦＧ、ＦＧキャップの形成が行われる。（ｃ）では、高耐圧化等のために低濃度ｎ−のソース，ドレインを形成するためのイオン打ち込み（ＮＭ・インプラ）が実施される。（ｄ）では、ゲート電極部にサイドウォール（side-wall)が形成される。（ｅ）は、上記ゲート側では上記サイドウェールをマスクとしてソース，ドレイン領域を形成するための高濃度のｎ＋のソース，ドレインを形成するためのイオン打ち込み（ＮＨ・インプラ）が実施される。この実施例では、上記のようにメモリアレイ部と周辺回路部及びダイナミック型ＲＡＭと同一半導体集積回路に形成される他の回路ブロックを構成するＮチャンネル型ＭＯＳＦＥＴも上記と同様な工程により形成できるから上記と同様に製造プロセスの簡素化が可能になる。
【００８３】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型ＲＡＭにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。この構成により、昇圧電圧発生回路を省略することができるので低消費電力化が図られるとともに、分割ワード線方式ではメモリセルアレイ、サブワードドライパ及びセンスアンプの複数個からなるメモリブロックに対して深いＮ型ウェル領域を共通に用いることができレイアウト面積の小型化ができるという効果が得られる。
【００８４】
（２） 上記センスアンプとしてＣＭＯＳラッチ回路に動作電圧と回路の接地電位をそれぞれを与えるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるパワースイッチで構成し、上記内部電圧を供給する第１のＰチャンネル型ＭＯＳＦＥＴとセンス動作開始時の一定期間だけオン状態になって上記電源電圧を与える第２のＰチャンネル型ＭＯＳＦＥＴを用いることにより、動作の高速化と、ビット線の信号振幅を小さくすることによる低消費電力化を図ることができるという効果が得られる。
【００８５】
（３） 上記センスアンプを中心にして左右に配置される一対の相補ビット線に対して共通に設けられる設けられるシェアードセンスアンプとし、上記一対の相補ビット線と上記センスアンプの入出力ノードとの間にはシェアードスイッチＭＯＳＦＥＴを設ける構成では、ワード線と同様にシェアード選択スイッチＭＯＳＦＥＴも電源電圧レベルによりオン状態にすることができるという効果が得られる。
【００８６】
（４） 上記のようにワード線の非選択レベルを負電圧とすることにより、アドレス選択用ＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴからなり、上記ワード線や相補ビット線のアドレス選択を行うアドレス選択回路を含む周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴと同一の製造プロセスにより形成することができるという効果が得られる。
【００８７】
（５） 上記ワード線の選択信号を形成するワード線選択回路のうち、少なくともメモリセルが接続されたワード線の選択信号を形成するワードドライバは、上記電源電圧と上記負電圧を動作電圧とし、相補ビット線の選択信号を形成するカチム選択回路を含む他の周辺回路は、上記センスアンプを除いて上記電源電圧と回路の接地電位により動作させることにより、負電圧の負荷を小さくすることができるという効果が得られる。
【００８８】
（６） 上記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイ、センスアンプ、上記相補ビット線のプリチャージを行うプリチャージ回路、上記相補ビット線の選択を行うカラムスイッチからなるメモリブロックを構成するＭＯＳＦＥＴが形成されるウェル領域は、共通の深いＮ型ウェル上に形成し、Ｎチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域を電気的に分離することにより、上記メモリセルが形成されるＰ型ウェル領域には上記負電圧がバックバイアス電圧として供給し、他のＰ型ウェル領域には回路の接地電位を供給することにより、データ保持特性をいっそう改善しつつ、周辺回路の動作を高速にすることができるという効果が得られる。
【００８９】
（７） 上記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイ、センスアンプ、上記相補ビット線のプリチャージを行うプリチャージ回路、上記相補ビット線の選択を行うカラムスイッチからなるメモリブロックを構成するＭＯＳＦＥＴが形成されるウェル領域は、共通のＰ型半導体基板上に形成し、かかる共通のＰ型半導体基板には上記負電圧がバックバイアス電圧として供給することにより、２重ウェル構造を採用することができ製造プロセスの簡素化ができるという効果が得られる。
【００９０】
（８） 上記ワード線の選択回路は、上記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１と第２のＮチャンネル型ＭＯＳＦＥＴと、上記第１のＮチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１のＰチャンネル型ＭＯＳＦＥＴと、上記電源電圧と上記第２のＮチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが上記入力端子に接続された第２のＰチャンネル型ＭＯＳＦＥＴからなり、上記入力端子には電源電圧／接地電位からなるワード線の非選択／選択信号が供給され、上記第２のＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとのドレイン接続点から上記電源電圧／負電圧からなるワード線選択／非選択信号を形成するというレベル変換回路を用いることにより、上記電源電圧と負電圧で動作するＣＭＯＳ回路を用いることにより、ワード線の選択／選択信号を形成することができるという効果が得られる。
【００９１】
（９） 上記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、少なくとも上記メインワード線において上記電源電圧と負電圧からなる選択／非選択信号を設定することにより、サブワードドライバをＣＭＯＳ回路で構成できるので全体としての回路素子数を少なくすることができるという効果が得られる。
【００９２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、基板バックバイアス発生回路は、電源投入時の負電圧の立ち下がりを高速にするために、強力に負電圧を発生するチャージポンプ回路と、定常的に間接的に動作するチャージポンプ回路を設け、その使い分けにより低消費電力と負電圧の立ち下がりの高速化を実現するものであってもよい。上記負電圧のモニター出力により、負電圧が所望のデータ保持特性を満足する電圧に到達するまでの間、メモリアクセスを禁止するような制御機能を設けるものであってもよい。上記ワード線の負電圧は、上記基板バイアス電圧発生回路と共通化するもの他、基板バイアス電圧とは別にワード線の非選択レベルを専用に形成するものであってもよい。
【００９３】
ワード線の選択回路は、上記のようにメインワード線とサブワード線からなるようなワード線分割方式に限定されるものではなく、メモリブロック毎にメモリセルが接続されたワード線とワードドライバが一対一に対応して設けられる構成であってもよい。この発明は、ダイナミック型ＲＡＭに広く利用することができるものである。
【００９４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型ＲＡＭにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。この構成により、昇圧電圧発生回路を省略することができるので低消費電力化が図られるとともに、分割ワード線方式ではメモリセルアレイ、サブワードドライパ及びセンスアンプの複数個からなるメモリブロックに対して深いＮ型ウェル領域を共通に用いることができレイアウト面積の小型化ができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】図１のメモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図３】図１のメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図４】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す要部回路図である。
【図５】この発明に係るダイナミック型ＲＡＭの周辺部分の一実施例を示す概略ブロック図である。
【図６】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図７】図６の実施例回路の動作の一例を説明するためのタイミング図である。
【図８】この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の一実施例を示す回路図である。
【図９】この発明に係るダイナミック型ＲＡＭに用いられるワード線選択回路の他の一実施例を示す回路図である。
【図１０】この発明に係るダイナミック型ＲＡＭの電源系の一実施例を示す概略ブロック図である。
【図１１】この発明に係るダイナミック型ＲＡＭにおける電源系の特性図である。
【図１２】この発明に係るダイナミック型ＲＡＭを説明するための素子構造断面図である。
【図１３】この発明に係るダイナミック型ＲＡＭの一実施例の製造工程を説明するための要部断面図である。
【図１４】この発明に係るダイナミック型ＲＡＭの他の一実施例の製造工程を説明するための要部断面図である。
【符号の説明】
ＳＡ，ＳＡ０，ＳＡ１…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（メモリブロック）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＭＸＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、ＳＨＬ，ＳＨＲ…シェアード選択線、Ｉ／Ｏ…入出力線。
Claims (14)
- そのゲートがワード線に接続され、そのソース・ドレイン経路が相補ビット線の一方と情報記憶用キャパシタの蓄積ノードとの間に接続されアドレス選択ＭＯＳＦＥＴを含むダイナミック型メモリセルと、
前記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給するワード線選択回路と、
前記相補ビット線を所定の電圧にプリチャージするプリチャージ回路と、
前記電源電圧を前記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作し、前記一方のビット線プリチャージ電荷とダイナミック型メモリセルの記憶電荷との電荷分散により形成された前記一方のビット線に読み出された信号電圧と他方のビット線のプリチャージ電圧との電位差を受けて、それを増幅して前記内部電圧と回路の接地電位に対応した増幅信号を形成するセンスアンプと、
前記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて前記負電圧を発生させるチャージポンプ回路とを含む負電圧発生回路とを備えてなり、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１及び第２Ｎチャンネル型ＭＯＳＦＥＴと、前記第１Ｎチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１Ｐチャンネル型ＭＯＳＦＥＴと、前記電源電圧と前記第２Ｎチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第２Ｐチャンネル型ＭＯＳＦＥＴからなり、前記入力端子には電源電圧／接地電位からなるメインワード線の非選択／選択信号が供給され、前記第２Ｎチャンネル型ＭＯＳＦＥＴと第２Ｐチャンネル型ＭＯＳＦＥＴとのドレイン接続点から前記電源電圧／負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧／負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項１において、
前記センスアンプは、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを含む２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、前記ＣＭＯＳラッチ回路に動作電圧と回路の接地電位をそれぞれ与えるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを含むパワースイッチ回路を有し、前記動作電圧を供給するＰチャンネル型ＭＯＳＦＥＴは、前記内部電圧を供給する第１ＭＯＳＦＥＴと、センス動作開始時の一定期間だけオン状態になって前記電源電圧を与える第２ＭＯＳＦＥＴからなるものであることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
前記センスアンプは、それを中心にして左右に配置される一対の相補ビット線に対して共通に設けられるシェアードセンスアンプであり、前記一対の相補ビット線と前記センスアンプの入出力ノードとの間には、シェアードスイッチＭＯＳＦＥＴが設けられるものであることを特徴とする半導体集積回路装置。 - 請求項１から３の何れか一つにおいて、
前記アドレス選択用ＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴを含み、前記ワード線や相補ビット線のアドレス選択を行うアドレス選択回路を含む周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴと同一の製造プロセスにより形成されるものであることを特徴とする半導体集積回路装置。 - 請求項４において、
前記ワード線の選択信号を形成するワード線選択回路のうちメモリセルが接続されたワード線の選択信号を形成するワードドライバは、前記電源電圧と前記負電圧を動作電圧とするものであり、
相補ビット線の選択信号を形成するカラム選択回路を含む他の周辺回路は、前記センスアンプを除いて前記電源電圧と回路の接地電位により動作するものであることを特徴とする半導体集積回路装置。 - 請求項１において、
前記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイとセンスアンプと前記相補ビット線のプリチャージを行うプリチャージ回路と前記相補ビット線の選択を行うカラムスイッチとを含むメモリブロックを構成するＭＯＳＦＥＴが形成されるウェル領域は、共通の深いＮ型ウェル上に形成されることにより、Ｎチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域が電気的に分離されるものであり、前記メモリセルが形成されるＰ型ウェル領域には前記負電圧がバックバイアス電圧として供給され、他のＰ型ウェル領域には回路の接地電位が与えられるものであることを特徴とする半導体集積回路装置。 - 請求項１において、
前記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイとセンスアンプと前記相補ビット線のプリチャージを行うプリチャージ回路と前記相補ビット線の選択を行うカラムスイッチとを含むメモリブロックを構成するＭＯＳＦＥＴが形成されるウェル領域は、共通のＰ型半導体基板上に形成されるものであり、かかる共通のＰ型半導体基板には前記負電圧がバックバイアス電圧として供給されるものであることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
情報記憶用キャパシタとアドレス選択用ＭＯＳＦＥＴとを夫々が有するダイナミック型の複数のメモリセルと、
電源電位が供給される第１電位ノードと、
接地電位が供給される第２電位ノードと、
前記複数のワード線のうち選択されたワード線に前記電源電位に対応する電位を供給し、前記複数のワード線のうち選択されないワード線に前記接地電位より小さい負電位を供給するためのワード線選択回路と、
前記複数のビット線対に接続されるセンスアンプとを具備し、
前記アドレス選択用ＭＯＳＦＥＴは、前記複数のワード線の一つに接続されるゲートと前記複数のビット線対の一方と前記情報記憶用キャパシタの蓄積ノードとの間に接続されたソース・ドレイン経路を有し、
前記センスアンプは、Ｐチャンネル型ＭＯＳＦＥＴ対とＮチャンネル型ＭＯＳＦＥＴ対とを有するＣＭＯＳラッチ回路と、前記Ｐチャンネル型ＭＯＳＦＥＴ対の共通ソースへ動作電圧を供給するための第１パワースイッチ回路と、前記Ｎチャンネル型ＭＯＳＦＥＴ対の共通ソースヘ動作電圧を供給するための第２パワースイッチ回路とを有し、
前記第１パワースイッチ回路は、前記電源電位より小さい内部電位を前記Ｐチャンネル型ＭＯＳＦＥＴ対の共通ソースに供給するための第１ＭＯＳＦＥＴと、前記電源電位を前記Ｐチャンネル型ＭＯＳＦＥＴ対の共通ソースに供給するための第２ＭＯＳＦＥＴとを有し、
前記センスアンプは、センス動作開始時に前記電源電位と前記接地電位とを受けて動作し、その後、前記内部電位と前記接地電位を受けて動作し、前記複数のビット線対のうち選択されたメモリセルに接続されるビット線対の一方に現れた電圧と前記ビット線対の他方のプリチャージ電圧との間の電位差を前記内部電位と前記接地電位に増幅し、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１及び第２Ｎチャンネル型ＭＯＳＦＥＴと、前記第１Ｎチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１Ｐチャンネル型ＭＯＳＦＥＴと、前記電源電圧と前記第２Ｎチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第２Ｐチャンネル型ＭＯＳＦＥＴからなり、前記入力端子には電源電圧／接地電位からなるメインワード線の非選択／選択信号が供給され、前記第２Ｎチャンネル型ＭＯＳＦＥＴと第２Ｐチャンネル型ＭＯＳＦＥＴとのドレイン接続点から前記電源電圧／負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧／負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項８において、
前記半導体集積回路装置は、降圧回路を更に具備し、
前記アドレス選択用ＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴであり、
前記降圧回路は、前記電源電位から前記Ｎチャンネル型ＭＯＳＦＥＴのしきい値分だけ降圧した前記内部電圧を発生させることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
情報記憶用キャパシタと第３Ｎチャンネル型ＭＯＳＦＥＴとを有するダイナミック型の複数のメモリセルと、
入出力線対と、
前記複数のビット線対と前記入出力線対との間に接続された複数のカラムスイッチと、
電源電位を受けるための第１電源端子と、
接地電位を受けるための第２電源端子と、
前記ビット線対に所定のプリチャージ電位を供給するためのプリチャージ回路と、
前記複数のワード線のうち選択されたワード線に前記電源電位を供給し、前記複数のワード線のうち選択されないワード線に前記接地電位より小さい負電位を供給するためのワード線選択回路と、
前記複数のカラムスイッチを選択するための選択信号を形成するカラムデコーダと、
前記複数のビット線対に接続されるセンスアンプとを具備し、
前記第３Ｎチャンネル型ＭＯＳＦＥＴは、前記複数のワード線のうち対応する一つに接続されるゲートと前記複数のビット線対のうち対応する一つと前記情報記憶用キャパシタの蓄積ノードとの間に接続されるソース・ドレイン経路とを有し、
前記センスアンプは、前記複数のビット線対のそれぞれにおいて、前記複数のメモリセルに接続される前記複数のビット線対の一方に現れる電位と前記複数のビット線対の他方に現れる前記プリチャージ電位との間の電位差を前記電源電位より小さい内部電位又は前記接地電位に増幅し、
前記第３ＮチャンネルＭＯＳＦＥＴと前記カラムデコーダに含まれる第４Ｎチャンネル型ＭＯＳＦＥＴとは、同じ工程により形成され、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１及び第２Ｎチャンネル型ＭＯＳＦＥＴと、前記第１Ｎチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１Ｐチャンネル型ＭＯＳＦＥＴと、前記電源電圧と前記第２Ｎチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第２Ｐチャンネル型ＭＯＳＦＥＴからなり、前記入力端子には電源電圧／接地電位からなるメインワード線の非選択／選択信号が供給され、前記第２Ｎチャンネル型ＭＯＳＦＥＴと第２Ｐチャンネル型ＭＯＳＦＥＴとのドレイン接続点から前記電源電圧／負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧／負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項１０において、
前記半導体集積回路装置は、降圧回路を更に具備し、
前記降圧回路は、前記電源電位から前記第３Ｎチャンネル型ＭＯＳＦＥＴのしきい値分だけ降圧した前記内部電圧を発生させることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
情報記憶用キャパシタと第３Ｎチャンネル型ＭＯＳＦＥＴとを有するダイナミック型の複数のメモリセルと、
電源電位を受けるための第１電源端子と、
接地電位を受けるための第２電源端子と、
前記複数のワード線のうち選択されたワード線に前記電源電位を供給し、前記複数のワード線のうち選択されないワード線に前記接地電位より小さい負電位を供給するためのワード線選択回路と、
前記複数のビット線対に接続されるセンスアンプとを具備し、
前記第３Ｎチャンネル型ＭＯＳＦＥＴは、前記複数のワード線のうち対応する一つに接続されるゲートと前記複数のビット線対のうち対応する一つと前記情報記憶用キャパシタの蓄積ノードとの間に接続されるソース・ドレイン経路とを有し、
前記センスアンプは、Ｐチャンネル型ＭＯＳＦＥＴ対とＮチャンネル型ＭＯＳＦＥＴ対とを有するＣＭＯＳラッチ回路と、前記Ｐチャンネル型ＭＯＳＦＥＴ対の共通ソースへ動作電圧を供給するための第１パワースイツチ回路と、前記Ｎチャンネル型ＭＯＳＦＥＴ対の共通ソースへ動作電圧を供給するための第２パワースイッチ回路とを有し、前記複数のビット線対のそれぞれにおいて、前記複数のメモリセルに接続される前記複数のビット線対の一方に現れる電位と前記複数のビット線対の他方に現れる前記プリチャージ電位を前記電源電位より小さい内部電位又は前記接地電位に増幅し、
前記第３Ｎチャンネル型ＭＯＳＦＥＴのソース又はドレインが形成される第１Ｐ型ウェル領域と前記Ｎチャンネル型ＭＯＳＦＥＴ対が形成される第２Ｐ型ウェル領域は、共通Ｎ型ウェル領域に形成され、
前記ワード線選択回路のＰチャンネル型ＭＯＳＦＥＴのドレインは、前記共通Ｎ型ウェル領域に形成され、
前記負電位は、前記第１Ｐ型ウェル領域に供給され、
前記接地電位は、前記第２Ｐ型ウェル領域に供給され、
前記電源電位は、前記共通Ｎ型ウェル領域に供給され、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１及び第２Ｎチャンネル型ＭＯＳＦＥＴと、前記第１Ｎチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１Ｐチャンネル型ＭＯＳＦＥＴと、前記電源電圧と前記第２Ｎチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第２Ｐチャンネル型ＭＯＳＦＥＴからなり、前記入力端子には電源電圧／接地電位からなる前記メインワード線の非選択／選択信号が供給され、前記第２Ｎチャンネル型ＭＯＳＦＥＴと第２Ｐチャンネル型ＭＯＳＦＥＴとのドレイン接続点から前記電源電圧／負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧／負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - マトリックス状に配置された複数のメモリセルアレイとＸ方向に互いに隣り合うメモリセルアレイの間に設けられた複数のセンスアンプとＹ方向に互いに隣り合うメモリセルアレイの間に配置された複数のサブワードドライバとを含むメモリブロックと、
前記Ｙ方向に前記複数のメモリセルアレイ上に延在する複数のメインワード線と、
前記複数のメインワード線に対応して設けられた複数のメインワードドライバと、
電源電位を受けるための第１電源端子と、
接地電位を受けるための第２電源端子とを具備し、
前記複数のメモリセルアレイの夫々は、複数のサブワード線と、複数のビット線対と、前記複数のサブワード線と前記複数のビット線対の交点に設けられ情報記憶用キャパシタとＮチャンネル型ＭＯＳＦＥＴとを含む複数のメモリセルとを有し、前記Ｎチャンネル型ＭＯＳＦＥＴは、前記複数のサブワード線のうち対応する一つに接続されるゲートと前記複数のビット線対のうち対応する一つと前記情報記憶用キャパシタの蓄積ノードとの間に接続されるソース・ドレイン経路とを有し、
前記複数のセンスアンプの夫々は、前記複数のビット線対の対応する一つに接続され、Ｐチャンネル型ＭＯＳＦＥＴ対とＮチャンネル型ＭＯＳＦＥＴ対とを有するＣＭＯＳラッチ回路を有し、前記複数のビット線対のそれぞれにおいて、前記複数のメモリセルに接続される前記複数のビット線対の一方に現れる電位と前記複数のビット線対の他方に現れる前記プリチャージ電位を前記電源電位より小さい内部電位又は前記接地電位に増幅し、
前記複数のメインワードドライバの夫々は、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第１及び第２Ｎチャンネル型ＭＯＳＦＥＴと、前記第１Ｎチャンネル型ＭＯＳＦＥＴのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第１Ｐチャンネル型ＭＯＳＦＥＴと、前記電源電圧と前記第２Ｎチャンネル型ＭＯＳＦＥＴのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第２Ｐチャンネル型ＭＯＳＦＥＴからなり、前記入力端子には電源電圧／接地電位からなるメインワード線の非選択／選択信号が供給され、前記第２Ｎチャンネル型ＭＯＳＦＥＴと第２Ｐチャンネル型ＭＯＳＦＥＴとのドレイン接続点から前記電源電圧／負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記複数のサブワードドライバの夫々は、前記メインワードドライバで形成された電源電圧／負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項１３において、
前記Ｎチャンネル型ＭＯＳＦＥＴのソース又はドレインが形成される第１Ｐ型ウェル領域と前記Ｎチャンネル型ＭＯＳＦＥＴ対が形成される第２Ｐ型ウェル領域は、共通Ｎ型ウェル領域に形成され、
前記サブワードドライバのＰチャンネル型ＭＯＳＦＦＴのドレインは、前記共通Ｎ型ウェル領域に形成され、
前記負電位は、前記第１Ｐ型ウェル領域に供給され、
前記接地電位は、前記第２Ｐ型ウェル領域に供給され、
前記電源電位は、前記共通Ｎ型ウェル領域に供給されることを特徴とする半導体集積回路装置。
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