JP5106760B2 - プリチャージ及び感知増幅スキームを改善した集積回路メモリ装置のビットライン駆動回路及び駆動方法 - Google Patents
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Description
ΔVBL=(Vcell−VBL)/(1+Cs/Cb) ...(数式1)
本発明が解決しようとする他の課題は、前記ビットライン駆動回路を利用して改善されたプリチャージスキームによる感知増幅回路の安定的な動作を提供する集積回路メモリ装置のビットライン駆動方法を提供するところにある。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
VCCA2=VCCA/2+Vt1+Vα1 ...(数式2)
これにより、前記オフセット除去ステップでは、前記ビットラインBL、BLBのレベルがVCCA/2より高くなることができる。これは、メモリセルとビットラインとの間の電荷共有時、第1ビットラインBLと第2ビットラインBLBとの間の電圧差を小さくして安定的な感知増幅を妨害するので、これを防止するために前記補助回路840が利用される。すなわち、前記補助回路840は、図4で説明されたように、前記第2感知増幅回路830の感知増幅のために、LAPG信号に応答して第2電源電圧VCCAを提供するだけでなく、特に、前記感知増幅回路820、830の前記感知増幅により、前記第1ビットラインBLまたは前記第2ビットラインBLBに維持されている電圧レベルを、図9のAのように、前記プリチャージ前に新たなレベルに変更させる。例えば、前記感知増幅後に、前記ビットラインBL、BLBそれぞれは、第1電源電圧VSSまたは第2電源電圧VCCAレベルに増幅され、次いで、前記プリチャージ前にLAPG信号が論理ハイ状態となれば、前記補助回路840により、LAラインは、瞬間的に第2電源電圧VCCAより低いレベルとなる。この際、前記第2感知増幅回路830の動作により、前記ビットラインBL、BLBのうち第2電源電圧VCCAレベルにあるビットラインは、前記第1電源電圧VSSと前記第2電源電圧VCCAとの中間レベル方向に変更される。
VSS2=VCCA/2−Vt2−Vα2 ...(数式3)
これにより、前記オフセット除去ステップでは、前記ビットラインBL、BLBのレベルがVCCA/2より小さくなることができる。これは、メモリセルとビットラインとの間の電荷共有時、第1ビットラインBLと第2ビットラインBLBとの間の電圧差を小さくして安定的な感知増幅を妨害するので、これを防止するために前記補助回路1040が利用される。すなわち、前記補助回路1040は、図6と同様に、前記第2感知増幅回路1030の感知増幅のために、LANG信号に応答して第1電源電圧VSSを提供するだけでなく、特に、前記感知増幅回路1020、1030の前記感知増幅により、前記第1ビットラインBLまたは前記第2ビットラインBLBに維持されている電圧レベルを、図11のAのように、前記プリチャージ前に新たなレベルに変更させる。例えば、前記感知増幅後に、前記ビットラインBL、BLBそれぞれは、第1電源電圧VSSまたは第2電源電圧VCCAレベルに増幅され、次いで、前記プリチャージ前にLANG信号が論理ロー状態となれば、前記補助回路1040により、LABラインは、瞬間的に第1電源電圧VSSより高いレベルとなる。この際、前記第2感知増幅回路1030の動作により、前記ビットラインBL、BLBのうち第1電源電圧VSSレベルにあるビットラインは、前記第1電源電圧VSSと前記第2電源電圧VCCAとの中間レベル方向に上昇する。
410 メモリセル
411 セル
412,421,422,423,424,460,471,472,473,474,475 MOSFET
413 キャパシタ
414 メモリセルキャパシタ
420 ダミーセル
425,426 ダミーキャパシタ
430 第1感知増幅回路
440 第2感知増幅回路
450 補助回路
451 PチャンネルMOSFET
452 第1インバータ
453 第2インバータ
454 NORロジック
455 NチャンネルMOSFET
470 プリチャージ回路
480 ビットライン駆動回路
Claims (38)
- 第1ビットラインに連結されたメモリセルキャパシタのデータを読み取るとき、第1基準信号に応答して第1ダミーキャパシタと第2ビットラインとの間で電荷を共有し、第2ビットラインに連結されたメモリセルキャパシタのデータを読み取るとき、第2基準信号に応答して第2ダミーキャパシタと第1ビットラインとの間で電荷を共有するダミーセルと、
前記電荷共有による前記第1ビットラインと前記第2ビットラインとの間の電圧差を、第1電源電圧を利用して感知増幅する第1感知増幅回路と、
前記電荷共有による前記ビットライン間の前記電圧差を、第2電源電圧を利用して感知増幅する第2感知増幅回路と、
前記第1感知増幅回路及び前記第2感知増幅回路の感知増幅動作後に、第3電源電圧を利用して、前記第1ビットライン及び前記第2ビットラインを短絡させてプリチャージするプリチャージ回路と、
前記感知増幅によって、前記第1ビットラインまたは前記第2ビットラインに維持されている電圧レベルを、前記プリチャージ前に、前記第1感知増幅回路が利用する電源電圧を前記第2電源電圧に変更し、または前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧に変更することによって新たなレベルに変更させる補助回路と、を備えることを特徴とする集積回路メモリ装置のビットライン駆動回路。 - 前記補助回路は、
前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることを特徴とする請求項1に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記プリチャージ回路は、
前記第1電源電圧と前記第2電源電圧との中間レベルより低いレベルにプリチャージすることを特徴とする請求項2に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記補助回路は、
前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることを特徴とする請求項3に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第2感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“1”であれば、前記第1ビットラインを前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降させ、前記メモリセルデータが“0”であれば、前記第2ビットラインを前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降させることを特徴とする請求項4に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記プリチャージ回路は、
前記第1電源電圧と前記第2電源電圧との中間レベルより高いレベルにプリチャージすることを特徴とする請求項2に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記補助回路は、
前記プリチャージ前に、前記第1感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることを特徴とする請求項6に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第1感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“1”であれば、前記第2ビットラインを前記第1電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇させ、前記メモリセルデータが“0”であれば、前記第1ビットラインを前記第1電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇させることを特徴とする請求項7に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第1ダミーキャパシタ及び前記第2ダミーキャパシタは、
前記メモリセルキャパシタと同じキャパシタンスであることを特徴とする請求項1に記載の集積回路メモリ装置のビットライン駆動回路。 - メモリセルキャパシタのデータを読み取るとき、前記ダミーセルは、前記第1及び第2ダミーキャパシタのうちいずれか一つと、メモリセルキャパシタに接続されたビットラインとは異なるビットラインとの間で電荷を共有することを特徴とする請求項9に記載の集積回路メモリ装置のビットライン駆動回路。
- 第4電源電圧を利用して第1ビットライン及び第2ビットラインそれぞれを、前記第4電源電圧から第1 MOSFET及び第2 MOSFETそれぞれのしきい電圧ほど変更された電圧にし、次いで、前記第1ビットラインまたは前記第2ビットラインとメモリセルキャパシタとの間の電荷共有によって、前記第1ビットラインと前記第2ビットラインとの間に生じる電圧差を、第1電源電圧を利用して感知増幅する第1感知増幅回路と、
前記電荷共有による前記ビットライン間の前記電圧差を、第2電源電圧を利用して感知増幅する第2感知増幅回路と、
前記第1感知増幅回路及び前記第2感知増幅回路の感知増幅動作後に、第3電源電圧を利用して、前記第1ビットライン及び前記第2ビットラインを短絡させてプリチャージするプリチャージ回路と、
前記感知増幅によって、前記第1ビットラインまたは前記第2ビットラインに維持されている電圧レベルを、前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧に変更することによって新たなレベルに変更させる補助回路と、を備えることを特徴とする集積回路メモリ装置のビットライン駆動回路。 - 前記第1感知増幅回路は、
ゲート電極が第1ノードに接続され、ソース/ドレイン電極のうちいずれか一つが前記第1ビットラインに接続され、ソース/ドレイン電極のうち他の一つが前記第4電源電圧を受ける前記第1 MOSFETと、
ゲート電極が第2ノードに接続され、ソース/ドレイン電極のうちいずれか一つが前記第2ビットラインに接続され、ソース/ドレイン電極のうち他の一つが前記第4電源電圧を受ける前記第2 MOSFETと、
ゲート電極が第1制御信号を受け、ソース/ドレイン電極のうちいずれか一つが前記第1ノードに接続され、ソース/ドレイン電極のうち他の一つが前記第4電源電圧を受ける第3 MOSFETと、
ゲート電極が前記第1制御信号を受け、ソース/ドレイン電極のうちいずれか一つが前記第2ノードに接続され、ソース/ドレイン電極のうち他の一つが前記第4電源電圧を受ける第4 MOSFETと、
ゲート電極が第2制御信号を受け、ソース/ドレイン電極のうちいずれか一つが前記第1ノードに接続され、ソース/ドレイン電極のうち他の一つが前記第2ビットラインに接続された第5 MOSFETと、
ゲート電極が前記第2制御信号を受け、ソース/ドレイン電極のうちいずれか一つが前記第2ノードに接続され、ソース/ドレイン電極のうち他の一つが前記第1ビットラインに接続された第6 MOSFETと、を備え、
前記第1制御信号及び前記第2制御信号に応答して、第1ビットライン及び第2ビットラインそれぞれを、前記第4電源電圧から第1 MOSFET及び第2 MOSFETそれぞれのしきい電圧ほど変更された電圧にすることを特徴とする請求項11に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第1感知増幅回路を構成する前記第1 MOSFET及び前記第2 MOSFETは、Nチャンネルタイプであり、
前記第2感知増幅回路を構成するMOSFETは、Pチャンネルタイプであり、前記第4電源電圧レベルは、前記第1電源電圧と前記第2電源電圧との中間レベルより高いことを特徴とする請求項12に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記プリチャージ回路は、
前記第1電源電圧と前記第2電源電圧との中間レベルより低いレベルにプリチャージすることを特徴とする請求項13に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記補助回路は、
前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることを特徴とする請求項14に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第2感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“1”であれば、前記第1ビットラインを前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降させ、前記メモリセルデータが“0”であれば、前記第2ビットラインを前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降させることを特徴とする請求項15に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第1感知増幅回路を構成する前記第1 MOSFET及び前記第2 MOSFETは、Pチャンネルタイプであり、
前記第2感知増幅回路を構成するMOSFETは、Nチャンネルタイプであり、前記第4電源電圧レベルは、前記第1電源電圧レベルより低いことを特徴とする請求項12に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記プリチャージ回路は、
前記第1電源電圧と前記第2電源電圧との中間レベルより高いレベルにプリチャージすることを特徴とする請求項17に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記補助回路は、
前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることを特徴とする請求項18に記載の集積回路メモリ装置のビットライン駆動回路。 - 前記第2感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“1”であれば、前記第2ビットラインを前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇させ、前記メモリセルデータが“0”であれば、前記第1ビットラインを前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇させることを特徴とする請求項19に記載の集積回路メモリ装置のビットライン駆動回路。 - 第1ビットラインに連結されたメモリセルキャパシタのデータを読み取るとき、第1基準信号に応答して第1ダミーキャパシタと第2ビットラインとの間で電荷を共有し、第2ビットラインに連結されたメモリセルキャパシタのデータを読み取るとき、第2基準信号に応答して第2ダミーキャパシタと第1ビットラインとの間で電荷を共有するステップと、
前記電荷共有による前記第1ビットラインと前記第2ビットラインとの間の電圧差を、第1感知増幅回路が第1電源電圧を利用して感知増幅するステップと、
前記電荷共有による前記ビットライン間の前記電圧差を、第2感知増幅回路が第2電源電圧を利用して感知増幅するステップと、
前記第1感知増幅回路及び前記第2感知増幅回路の感知増幅動作後に、第3電源電圧を利用して、前記第1ビットライン及び前記第2ビットラインを短絡させてプリチャージするステップと、
前記感知増幅によって、前記第1ビットラインまたは前記第2ビットラインに維持されている電圧レベルを、前記プリチャージ前に、前記第1感知増幅回路が利用する電源電圧を前記第2電源電圧に変更し、または前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧に変更することによって新たなレベルに変更させるステップと、を含むことを特徴とする集積回路メモリ装置のビットライン駆動方法。 - 前記新たなレベルに変更させるステップは、
前記第1電源電圧と前記第2電源電圧との中間レベル方向へ変更させるステップであることを特徴とする請求項21に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージは、
前記第1電源電圧と前記第2電源電圧との中間レベルより低いレベルへのプリチャージであることを特徴とする請求項22に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記新たなレベルに変更させるステップは、
前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることによってなされることを特徴とする請求項23に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージ前に、
前記メモリセルデータが“1”であれば、前記第1ビットラインが前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降し、前記メモリセルデータが“0”であれば、前記第2ビットラインが前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降することを特徴とする請求項24に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージは、
前記第1電源電圧と前記第2電源電圧との中間レベルより高いレベルへのプリチャージであることを特徴とする請求項22に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記新たなレベルに変更させるステップは、
前記プリチャージ前に、前記第1感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることによってなされることを特徴とする請求項26に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージ前に、
前記メモリセルデータが“1”であれば、前記第2ビットラインが前記第1電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇し、前記メモリセルデータが“0”であれば、前記第1ビットラインが前記第1電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇することを特徴とする請求項27に記載の集積回路メモリ装置のビットライン駆動方法。 - 第4電源電圧を利用して、第1ビットライン及び第2ビットラインそれぞれを前記第4電源電圧から第1 MOSFET及び第2 MOSFETそれぞれのしきい電圧ほど変更された電圧にするステップと、
前記第1ビットラインまたは前記第2ビットラインとメモリセルキャパシタとの間の電荷共有によって、前記第1ビットラインと前記第2ビットラインとの間に生じる電圧差を、第1感知増幅回路が第1電源電圧を利用して感知増幅するステップと、
前記電荷共有による前記ビットライン間の前記電圧差を、第2感知増幅回路が第2電源電圧を利用して感知増幅するステップと、
前記第1感知増幅回路及び前記第2感知増幅回路の感知増幅動作後に、第3電源電圧を利用して、前記第1ビットライン及び前記第2ビットラインを短絡させてプリチャージするステップと、
前記感知増幅によって、前記第1ビットラインまたは前記第2ビットラインに維持されている電圧レベルを、前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧に変更することによって新たなレベルに変更させるステップと、を含むことを特徴とする集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージは、
前記第1電源電圧と前記第2電源電圧との中間レベルより低いレベルへのプリチャージであることを特徴とする請求項29に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記新たなレベルに変更させるステップは、
前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることによってなされることを特徴とする請求項30に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージ前に、
前記メモリセルデータが“1”であれば、前記第1ビットラインが前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降し、前記メモリセルデータが“0”であれば、前記第2ビットラインが前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に下降することを特徴とする請求項31に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージは、
前記第1電源電圧と前記第2電源電圧との中間レベルより高いレベルへのプリチャージであることを特徴とする請求項29に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記新たなレベルに変更させるステップは、
前記プリチャージ前に、前記第2感知増幅回路が利用する電源電圧を前記第1電源電圧と前記第2電源電圧との中間レベル方向に変更させることによってなされることを特徴とする請求項33に記載の集積回路メモリ装置のビットライン駆動方法。 - 前記プリチャージ前に、
前記メモリセルデータが“1”であれば、前記第2ビットラインが前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇し、前記メモリセルデータが“0”であれば、前記第1ビットラインが前記第2電源電圧から前記第1電源電圧と前記第2電源電圧との中間レベル方向に上昇することを特徴とする請求項34に記載の集積回路メモリ装置のビットライン駆動方法。 - 一対のビットラインと、
前記一対のビットラインそれぞれに電気的に連結されたメモリセルと、
感知増幅時間区間で、前記一対のビットラインに電気的に連結される感知増幅回路と、
前記感知増幅回路のプルアップまたはプルダウンノードに電気的に連結された補助回路と、を備え、
前記補助回路は、前記一対のビットラインのプリチャージ前に、前記プルアップノードの電圧を前記プルダウンノードの電圧に変更し、または前記プルダウンノードの電圧を前記プルアップノードの電圧に変更することによって、前記一対のビットライン間の電圧差を減らすことを特徴とする集積回路メモリ装置。 - 前記感知増幅回路は、
前記プルアップノードに電気的に連結されたPMOSトランジスタを備え、
前記補助回路は、前記プリチャージ前に前記プルアップノードの電圧を下降させることを特徴とする請求項36に記載の集積回路メモリ装置。 - 前記感知増幅回路は、
前記プルダウンノードに電気的に連結されたNMOSトランジスタを備え、
前記補助回路は、前記プリチャージ前に前記プルダウンノードの電圧を上昇させることを特徴とする請求項36に記載の集積回路メモリ装置。
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