JP3288074B2 - アドレス生成回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアドレス生成回路に関
し、特に音声信号等，時系列データをあつかう信号処理
装置のデータメモリのアドレスを生成するアドレス生成
回路に関する。

【０００２】

【従来の技術】従来、音声信号処理等の時系列データを
扱う信号処理装置におけるデータメモリアドレスを生成
するアドレス生成回路は、アドレスを保持するためのポ
インタは各々のメモリ領域に対して１系統，あるいは２
系統しか保有していなかった。

【０００３】時系列データ処理の例として、ここではオ
ーディオ・データ処理装置の場合について説明する。

【０００４】オーディオ・データ処理においては、サン
プリング周期ごとに１セットのオーディオ・データが入
力され、このサンプリング周期に同期して処理演算が施
され、次のサンプリング周期中に入力データに同期させ
て演算結果を出力する。この処理演算の主なものはフィ
ルタ演算処理である。フィルタ演算は、入力データある
いは演算途中のデータを数サンプリング周期の間保持し
この保持するデータを読み出し新たに入力されるデータ
との演算を行い、この新しい入力データを新しい演算途
中のデータとして新規に保持（更新）する操作によって
実現される。これらのデータ保持手段として通常はデー
タメモリが用いるれ、データの読み出し、書き込みを行
う際のアドレスの生成方法により効率的なデータメモリ
の使用が行える方法が取られて来た。

【０００５】例えば図４に示すように、２次ＩＩＲフィ
ルタ１０ａ〜１０ｃを組合せて実現する際の音声信号処
理を行う装置において、そのデータメモリのメモリ・マ
ップを図５に示す。これら図面によりデータメモリ２０
のアドレス生成の動作を説明する。

【０００６】図４は時間ｎにおける２次ＩＩＲフィルタ
部のシグナルフローチャートであり、１０ａ，１０ｂ，
１０ｃから成る２次ＩＩＲフィルタの３段縦続接続構成
を取る。２次ＩＩＲフィルタ１０ａの非帰還側のデータ
をＡ１ｎ，帰還側のデータをＢ１ｎとする。ここでＡ１
ｎの１は、第１番目の２次ＩＩＲフィルタ１０ａである
ことを示し、ｎは時間ｎのデータである事を示す。同様
に２次ＩＩＲフィルタ１０ｂでは、各々のデータをＡ２
ｎ，Ｂ２ｎ、フィルタ１０ｃではＡ３ｎ，Ｂ３ｎとす
る。

【０００７】今、時間ｎにおいて図４に示す２次ＩＩＲ
フィルタ１０ａの演算を行う。この際データメモリ２０
の開始アドレスをｍとする。まず節点Ｎ１のデータを演
算するためにｍ番地の格納されているデータＡ１（ｎ−
２）を読み出し、同時にアドレス・ポインタの値を＋１
する。次に節点Ｎ２のデータを演算するため、（ｍ＋
１）番地に格納されているデータＡ１（ｎ−１）を読み
出し、同時にアドレス・ポインタの値を＋１する。次に
入力データから演算したデータＡ１ｎをアドレス（ｍ＋
２）に書き込み、同時にアドレス・ポインタの値を＋１
する。同様にして順次データの読み出しおよび書き込み
を行う。

【０００８】アドレス（ｍ＋３）からＢ１（ｎ−２）、
アドレス（ｍ＋４）からＢ１（ｎ−１）を読み出し、ア
ドレス（ｍ＋５）にＢ１ｎを書き込む。アドレス（ｍ＋
６）からＡ２（ｎ−２）を読み出し、アドレス（ｍ＋
７）からＡ２（ｎ−１）を読み出し、アドレス（ｍ＋
８）にＡ２ｎを書き込む。アドレス（ｍ＋９）からＢ２
（ｎ−２）を読み出し、アドレス（ｍ＋１０）からＢ２
（ｎ−１）を読み出し、アドレス（ｍ＋１１）に書き込
む。アドレス（ｍ＋１２）からＡ３（ｎ−２）を読み出
し、アドレス（ｍ＋１３）からＡ３（ｎ−１）を読み出
し、アドレス（ｍ＋１４）にＡ３ｎを書き込む。アドレ
ス（ｍ＋１５）からＢ３（ｎ−２）を読み出し、アドレ
ス（ｍ１６）からＢ３（ｎ−１）を読み出し、アドレス
（ｍ＋１７）にＢ３ｎを書き込み、一連のフィルタ演算
を終了する。

【０００９】次に時間（ｎ＋１）において、再度同様に
フィルタ演算を行う際には、上記と同様の操作を、メモ
リアドレスの初期値を（ｍ＋１）番地にして実行するこ
とにより実現できる。すなわち、アドレス（ｍ＋１）か
ら、Ａ１（ｎ−１）を読み出し、アドレス（ｍ＋２）か
らＡ１ｎを読み出し、アドレス（ｍ＋３）にＡ１（ｎ＋
１）を書き込む。

【００１０】以下時間ｎのときと全く同じ操作を行うこ
とにより時間（ｎ＋１）のフィルタ演算を行う事ができ
る。

【００１１】ただし、時間ｎの時のメモリのアドレスの
初期値、ｍに対して時間（ｎ＋１）の時のメモリのアド
レスの初期値（ｍ＋１）を求めるために、時間ｎの演算
過程において、ｍあるいは（ｍ＋１）の値を保持してお
く必要がある。このため通常、ｍあるいは（ｍ＋１）の
値をデータ・ポインタとは別のデータ保持手段に一旦退
避させ、時間（ｎ＋１）においてその値を読み出す方法
や、データポインタを二重化し、一方を一連のフィルタ
演算のサイクルごとに＋１し、他方のポインタに一旦転
送し、このポインタを操作してメモリのアドレスを生成
する手法がとられてきた。

【００１２】またこれとは別に、データポインタを２重
に持ち、片側のポインタは上述の各フィルタ演算サイク
ルごとに＋１される初期値データを保持し、命令コード
上にこの初期値データからのオフセット量を指示し、毎
回初期値データとの加算を行い、もう一方のデータポイ
ンタに書き込み、データの読み出し，書き込みを行う手
法もある。例えば時間ｎのとき、ｍが初期値として保持
されている時は、（ｍ＋０）からＡ１（ｎ−２）を読み
出し、（ｍ＋１）からＡ１（ｎ−１）を読み出し、（ｍ
＋２）にＡ１ｎを書き込む。この“０”，“１”，
“２”等の固定データを命令コード上に設定しておく。
時間（ｎ＋１）の場合には、初期データは（ｍ＋１）に
更新され、同様ににｍ＋１＋０＝ｍ＋１からＡ１（ｎ−
１）を読み出し、ｍ＋１＋１＝ｍ＋２からＡ１ｎを読み
出し、ｍ＋１＋２＝ｍ＋３にＡ１ｎを書き込む。以下同
様の操作により、一連のフィルタ演算を行う。

【００１３】次に、一部のデータについてのみ倍精度の
演算を行う場合について説明する。

【００１４】図４に示された２次ＩＩＲフィルタ演算に
おいて、Ｂ１（ｎ−１），Ｂ２（ｎ−１），Ｂ３（ｎ−
１）にあたるデータについてのみ倍精度で演算を行う場
合を考える。Ｂ１（ｎ−１）について上位（Ｈ），下位
（ｈ）を各々アドレス（ｍ＋１０），（ｍ＋１１）より
読み出し、次にアドレス（ｍ＋１２）にＢ１ｎＨを、ま
たアドレス（ｍ＋１３）にＢ１ｎＬを書き込む。単精度
演算の場合、つまり図５に示すデータを保持している場
合は、Ｂ１ｎを上書きする際には、Ａ２（ｎ−３）が書
かれていたアドレスに対して書き込みを行っていたがさ
らに下位側のデータを保持する必要があるため、Ａ２
（ｎ−３）とＡ２（ｎ−２）の間には、空き領域が必要
となる。このため、Ａ２ｎのデータを書き込む時には、
Ａ２（ｎ−１）の次に空き領域をおいて、Ａ２ｎを書き
込む必要がある。また、時間（ｍ＋１）においては、Ｂ
１（ｎ−１）Ｌのデータは不要であるが、この領域もム
ダな領域となってしまう。単精度演算の場合は図５に示
す通り、メモリ領域としては１８ワード分が必要であっ
たが、どれが１つのデータでも倍精度で演算を行う場合
には、図６に示すとおり、必要なメモリ領域は３８ワー
ド分となり、メモリの使用効率を著しく低下させてい
た。

【００１５】

【発明が解決しようとする課題】この従来のアドレス生
成回路においては、データ・ポインタで保持する値によ
ってメモリのアドレスを指定する構成を取っているたた
めに、任意のアドレスを命令コード上に記述するなどし
てアクセスを行う際には、プログラム・カウンタの値を
書き換える必要があり、このため、プログラムカウンタ
で保持する値を破壊してしまうという問題があった。

【００１６】またメモリに保持する演算データのうち、
一部のデータについてのみ倍精度で演算を行おうとした
場合、倍精度演算を行わないデータについても倍精度を
行う際の下位データを保持すべき領域を確保する必要が
あり、メモリの使用効率を著しく低下させるという問題
があった。

【００１７】さらに前述の一連の処理単位ごとに更新さ
れるポインタに対して、各データまでのオフセット量を
命令コード上に記述するなどしてこのポインタに保持す
る値との加算あるいは演算を行う当該アドレスを生成す
る手法において、基となるポインタ値とオフセット量と
の演算結果を保持する領域および本方式でサブルーチン
等によりプログラミングを行った際にはサブルーチンへ
移行する際のアドレス値をサブルーチン内での基本アド
レスとするためにさらに別のアドレス保持領域が必要と
なり、従来のアドレス生成回路においては本方式でのサ
ブルーチン化を行う際には、処理単位ごとの開始アドレ
ス等を別のデータ保持領域に転送，保存する必要があ
り、処理効率の低下をまねいた。

【００１８】

【課題を解決するための手段】本発明のアドレス生成回
路は、所定の周期ごとに実行される信号処理の各周期ご
とに更新されこの各周期におけるデータメモリの開始ア
ドレスを保持し出力する第１のアドレス保持手段と、前
記各周期内のデータアクセスごとに順次更新されるアド
レスを保持し出力する第２のアドレス保持手段と、特定
のタイミングで更新される特定のアドレスを保持し出力
する第３のアドレス保持手段と、前記第１、第２、第３
のアドレス保持手段の出力アドレスのうちの１つを選択
し選択アドレスとして出力する選択回路と、前記選択ア
ドレスに所定の値を加算し前記第１，第２，第３のアド
レス保持手段の更新アドレスとして出力する加算器と、
前記加算器の出力アドレスを保持し前記データメモリの
出力アドレスとして出力する第４のアドレス保持手段と
を有している。

【００１９】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２０】図１は本発明の第１の実施例を示す回路図
である。

【００２１】この実施例は、所定の周期ごとに実行され
る信号処理の各周期ごとに更新されこの各周期における
データメモリの開始アドレスを保持し出力する第１のア
ドレス保持手段のレジスタ１と、各周期内に順次更新さ
れるアドレスを保持し出力する第２のアドレス保持手段
のレジスタ２と、特定のタイミングで更新される特定の
アドレスを保持し出力する第３のアドレス保持手段のレ
ジスタ３と、第１，第２，第３のアドレス保持手段のレ
ジスタ１，２，３の出力アドレスのうちの１つを選択す
る選択回路４と、この選択回略４により選択されたアド
レスに所定の値を加算し出力しレジスタ１，２，３の更
新アドレスとする加算器５と、この加算器５の出力アド
レスを保持しデータメモリのアドレスＡＤとして出力す
る第４のアドレス保持手段のレジスタ６とを有する構成
となっている。

【００２２】次にこの実施例の動作について説明する。

【００２３】通常、ディジタル・オーディオ信号処理で
は、入力として時系列データが与えられこの時系列デー
タに対して一連の処理を周期的に繰り返し施す。レジス
タ１はその値がこの一列の処理単位ごと（周期ごと）に
更新されるレジスタであり、一連の処理が開始される時
の開始アドレスを保持する。レジスタ２は、データメモ
リに対してアクセスが行われるたびに更新される。すな
わち、レジスタ２に保持しているアドレスの読み出しが
行われる時に更新される。

【００２４】次に図４に示された２次ＩＩＲフィルタの
演算を行う際のアドレス生成回路の動作について説明す
る。データメモリ２０内のデータは図５を流用するもの
とする。

【００２５】今、時間ｎにおいてレジスタにはアドレス
“ｍ”が保持されているとする。まず、データＡ１（ｎ
−２）を読み出すために、レジスタ１よりアドレス
“ｍ”を読み出し、レジスタ６に転送を行いデータメモ
リ２０のアドレスＡＤとなる。同時にこのデータをレジ
スタ２にも取り込む。次にデータＡ１（ｎ−１）を読み
出すためレジスタ２よりアドレス“ｍ”を読み出し、加
算器５にて“＋１”しレジスタ６に“ｍ＋１”を転送し
データメモリ２０のアドレスＡＤとする。同時にレジス
タ２でも“ｍ＋１”を取り込む。以下同様にして、アド
レス“ｍ＋２”を生成し、Ａ１ｎをデータメモリ２０に
書き込み、データメモリ２０へのアクセスを続け、以下
アドレス“ｍ＋１７”にデータＢ３ｎを書き込む。次に
再度レジスタ１からデータ“ｍ”を読み出し、加算器５
により“＋１”し、レジスタ１に再度アドレス“ｍ＋
１”を書き込み時間ｎでの一連の処理を終了する。

【００２６】時間（ｎ＋１）では時間ｎと全く同様の動
作を行う事により、アドレス“ｍ＋１”からデータＡ１
（ｎ−１）を読み出す事から始まり、一連のフィルタ演
算処理を実行する事ができる。

【００２７】本実施例では、各タイミングでのアドレス
値を保持するレジスタ１，２，３とは別に、実際にデー
タメモリ２０に対して指示するアドレスＡＤを保持する
レジスタ６を有するため加算器５に対し命令コード中等
に書き込んだ固定データ（ＮＤ）をロードする場合、こ
のデータによる加算結果はレジスタ６に書き込まれるた
め、レジスタ１，２，３の値は破壊される事はない。

【００２８】次に、倍精度演算を行う際には、図２に示
すメモリマップの様にデータを格納する事により効率的
なデータメモリの使用が可能となる。この時のアドレス
生成回路の動作を以下に示す。倍精度データはＢ１（ｎ
−１）に相当するデータのみとする。

【００２９】時間ｎにおいてレジスタ１にはアドレス
“ｍ”が保持されているとする。まず、アドレス“ｍ”
をレジスタ１より読み出しレジスタ６及びレジスタ２に
転送する。

【００３０】これによってデータＡ１（ｎ−２）をデー
タメモリ２０より読み出す。次はレジスタ２よりアドレ
ス“ｍ”を読み出し、加算器５により“＋１”し、レジ
スタ２，６に転送しデータメモリ２０よりデータＡ１
（ｎ−１）を読み出す。順次同様の手順でデータメモリ
２０の読み出し，書き込みを行っていく。レジスタ２の
値が“ｍ＋３”の時、加算器５により“＋１”し、“ｍ
＋４”をレジスタ２，６に転送し、Ｂ１（ｎ−１）Ｈの
データを読み出す。次にはレジスタ１から再度“ｍ”を
読み出し加算器５により固定データＮＤ“１８”との加
算を行い、レジスタ３，６に転送する。これによってア
ドレス“ｍ＋１８”よりデータＢ１（ｎ−１）Ｌを読み
出す。

【００３１】次のステップではレジスタ２を読み出し、
アドレス・データ“ｍ＋１＋１＝ｍ＋５”をレジスタ
２，６に転送し、“ｍ＋５”番地にＢ１ｎＨを書き込
む。

【００３２】次のステップではレジスタ３を読み出しア
ドレスデータ“ｍ＋１８＋１＝ｍ＋１９”をレジスタ
３，６に転送し“ｍ＋１９”番地にＢ１ｎＬを書き込
む。以下、同様の動作を行い、最後にレジスタ１を再度
読み出し値を“ｍ＋１”に更新して時間ｎの処理を終え
る。

【００３３】時間（ｎ＋１）では全く同様の操作を行う
事によって一連のフィルタ処理を行う事ができる。

【００３４】さらに固定データＮＤにより基本アドレス
からのオフセット量を順次入力しアドレス指定を行う方
式においてサブルーチンコールを行う場合、まず、レジ
スタ１のデータをレジスタ２，６に転送しレジスタ２の
値を固定データ（ＮＤ）と演算結果をレジスタ６のみに
転送する事によって基本アドレスであるレジスタ１，２
の値は保持される。サブルーチンコール時のみ、レジス
タ２の値と、固定データＮＤとの演算結果をレジスタ
２，６双方に転送する事により、サブルーチン内でのオ
フセット値の指定が行える。

【００３５】図３は本発明の第２の実施例の回路図であ
る。

【００３６】本実施例は第１の実施例のデータＮＤの入
力にレジスタ７を備えた構成をとる。

【００３７】第１の実施例において、倍精度演算を行っ
た場合下位側のデータを格納する領域を指示するため
に、固定データ“１８”をロードする必要があった。第
２の実施例においてはこの“１８”を初期設定時におい
てレジスタ７にセットしておくことによりアドレス生成
回路内部で閉じた型で、倍精度演算を行う事ができる。

【００３８】他の動作は第１の実施例と同様であるため
詳細説明は省略する。

【００３９】

【発明の効果】以上説明したように本発明は、用途に応
じたアドレスを保持するレジスタをそれぞれ備え、その
全てを並列に接続してその出力を選択し、またデータメ
モリへの出力アドレスを保持するレジスタを別に設けた
ので、固定アドレスをロードしアドレス指定をする場合
でも保持すべきアドレスデータが破壊されないため、ア
ドレスデータの退避操作が不要となり、また倍精度演算
を行う際にもデータメモリの使用効率が向上し、さらに
基本アドレスからのオフセット量を固定データで指定す
る場合のサブルーチンコール時のデータの退避操作も行
う必要がなく、プログラム・ステッブ数を削減すること
ができる効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】倍精度演算が混在するときの図１に示された実
施例によるデータメモリのアドレス指定動作を説明する
ためのデータメモリのメモリマップである。

【図３】本発明の第２の実施例を示す回路図である。

【図４】従来のアドレス生成回路が適用される上位シス
テムのシグナルフローチャートである。

【図５】従来のアドレス生成回路によるアドレス指定動
作を説明するためのデータメモリのメモリマップであ
る。

【図６】倍精度演算が混在するときの従来のアドレス生
成回路によるアドレス指定動作を説明するためのデータ
メモリのメモリマップである。

【符号の説明】

１〜３ レジスタ ４ 選択回路 ５ 加算器 ６，７ レジスタ １０ａ〜１０ｃ ２次ＩＩＲフィルタ ２０ データメモリ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 所定の周期ごとに実行される信号処理の
   各周期ごとに更新されこの各周期におけるデータメモリ
   の開始アドレスを保持し出力する第１のアドレス保持手
   段と、 前記各周期内のデータアクセスごとに順次更新されるア
   ドレスを保持し出力する第２のアドレス保持手段と、倍精度演算が指定された タイミングで更新される特定の
   アドレスを保持し出力する第３のアドレス保持手段と、前記所定周期内の演算開始時及び倍精度演算開始時に前
   記第１のアドレス保持手段の出力アドレスを選択し、前
   記演算開始時を除く演算時には前記第２のアドレス保持
   手段の出力アドレスを選択し、前記倍精度演算開始時を
   除く前記倍精度演算時には第３のアドレス保持手段の出
   力アドレスを選択し、 選択アドレスとして出力する選択
   回路と、 前記選択アドレスに所定の値を加算し前記第１、第２、
   第３のアドレス保持手段の更新アドレスとして出力する
   加算器と、 前記加算器の出力アドレスを保持し前記データメモリの
   出力アドレスとして出力する第４のアドレス保持手段と
   を有することを特徴とするアドレス生成回路。
2. 【請求項２】 前記選択アドレスに加算する値を保持し
   前記加算器に供給するデータ保持手段を設けた請求項１
   記載のアドレス生成回路。