JP2694401B2 - タイマ回路 - Google Patents
タイマ回路Info
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- JP2694401B2 JP2694401B2 JP3261676A JP26167691A JP2694401B2 JP 2694401 B2 JP2694401 B2 JP 2694401B2 JP 3261676 A JP3261676 A JP 3261676A JP 26167691 A JP26167691 A JP 26167691A JP 2694401 B2 JP2694401 B2 JP 2694401B2
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- Japan
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- given
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Description
【０００１】
【産業上の利用分野】本発明はタイマ回路に関し、特に
リロード値を変更するときのCPU の負荷を軽減でき、高
集積化が図れるタイマ回路を提案するものである。
リロード値を変更するときのCPU の負荷を軽減でき、高
集積化が図れるタイマ回路を提案するものである。
【０００２】
【従来の技術】図１は従来のタイマ回路の構成を示すブ
ロック図である。タイマ１のカウント値は比較回路9a(9
b)夫々の一入力端子へ入力される。タイマ１のカウント
値と比較すべきデータを書込んでいるコンペアレジスタ
8a(8b)のデータは、比較回路9a(9b)夫々の他入力端子へ
入力される。
ロック図である。タイマ１のカウント値は比較回路9a(9
b)夫々の一入力端子へ入力される。タイマ１のカウント
値と比較すべきデータを書込んでいるコンペアレジスタ
8a(8b)のデータは、比較回路9a(9b)夫々の他入力端子へ
入力される。
【０００３】タイマ１のカウント値は、カウントソース
の入力により刻々と変化し、カウント値がコンペアレジ
スタ8a,8b のデータと一致すると、比較回路9a,9b から
一致検出信号を出力する。
の入力により刻々と変化し、カウント値がコンペアレジ
スタ8a,8b のデータと一致すると、比較回路9a,9b から
一致検出信号を出力する。
【０００４】
【発明が解決しようとする課題】ところで、従来のタイ
マ回路は、コンペアレジスタのデータを書換える場合
は、CPU により書換える必要があり、それによりCPU の
負荷が増大し、その書換え以外のデータの処理を高速化
できない。またコンペアレジスタのデータを書換えない
場合は、異なるデータを書込んだ多数のコンペアレジス
タを必要として、タイマ回路が大型化して高集積化がで
きないという問題がある。
マ回路は、コンペアレジスタのデータを書換える場合
は、CPU により書換える必要があり、それによりCPU の
負荷が増大し、その書換え以外のデータの処理を高速化
できない。またコンペアレジスタのデータを書換えない
場合は、異なるデータを書込んだ多数のコンペアレジス
タを必要として、タイマ回路が大型化して高集積化がで
きないという問題がある。
【０００５】本発明は斯かる問題に鑑み、CPU の負荷を
軽減でき、高集積化が図れるタイマ回路を提供すること
を目的とする。
軽減でき、高集積化が図れるタイマ回路を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明に係るタイマ回路
は、カウント動作するタイマと、該タイマに、そのカウ
ント値と比較すべきセットデータを与える複数のリロー
ドレジスタと、タイマがセットデータのカウントを終了
する都度、出力する信号によりカウント値をインクリメ
ントするカウンタと、該カウンタのカウントデータをデ
コードするデコーダと、前記カウントデータに定数を加
算する加算部と、リロードレジスタに与えるデータを格
納するメモリと、加算部で加算して得たデータによりメ
モリのアドレスを指定するベースポインタとを備える構
成にする。
は、カウント動作するタイマと、該タイマに、そのカウ
ント値と比較すべきセットデータを与える複数のリロー
ドレジスタと、タイマがセットデータのカウントを終了
する都度、出力する信号によりカウント値をインクリメ
ントするカウンタと、該カウンタのカウントデータをデ
コードするデコーダと、前記カウントデータに定数を加
算する加算部と、リロードレジスタに与えるデータを格
納するメモリと、加算部で加算して得たデータによりメ
モリのアドレスを指定するベースポインタとを備える構
成にする。
【０００７】
【作用】タイマがカウント動作して、タイマに与えられ
たセットデータのカウントを終了したときに外部へ信号
を出力するとともに、その信号をカウンタに与える。カ
ウンタはタイマから信号が与えられる都度カウント値を
インクリメントする。インクリメントする都度、インク
リメントしたカウンタのカウントデータに基づいて異な
るリロードレジスタのデータを順次タイマに与える。
たセットデータのカウントを終了したときに外部へ信号
を出力するとともに、その信号をカウンタに与える。カ
ウンタはタイマから信号が与えられる都度カウント値を
インクリメントする。インクリメントする都度、インク
リメントしたカウンタのカウントデータに基づいて異な
るリロードレジスタのデータを順次タイマに与える。
【０００８】加算部は、カウンタのカウント値がインク
リメントされる都度、カウントデータに定数を加算す
る。ベースポインタは定数を加算した加算部のデータに
よりメモリのアドレスを指定し、そのアドレスに対応し
たデータをリロードレジスタに与えてリロードレジスタ
のデータを書換える。よって、タイマのカウント値と比
較すべきデータを、CPU による制御によらずにタイマに
与え得て、CPU の負荷を軽減できる。
リメントされる都度、カウントデータに定数を加算す
る。ベースポインタは定数を加算した加算部のデータに
よりメモリのアドレスを指定し、そのアドレスに対応し
たデータをリロードレジスタに与えてリロードレジスタ
のデータを書換える。よって、タイマのカウント値と比
較すべきデータを、CPU による制御によらずにタイマに
与え得て、CPU の負荷を軽減できる。
【０００９】
【実施例】以下本発明はその実施例を示す図面により詳
述する。図２は本発明に係るタイマ回路の構成を示すブ
ロック図である。カウントソースからの入力によりカウ
ント動作するタイマ１が、それに与えられたデータのカ
ウントを終了すると出力するオーバーフロー信号OFはポ
ートＰへ出力され、またカウンタ２に与えられる。カウ
ンタ２は後述するリロードレジスタの数の範囲でカウン
ト値をインクリメントするようになっている。
述する。図２は本発明に係るタイマ回路の構成を示すブ
ロック図である。カウントソースからの入力によりカウ
ント動作するタイマ１が、それに与えられたデータのカ
ウントを終了すると出力するオーバーフロー信号OFはポ
ートＰへ出力され、またカウンタ２に与えられる。カウ
ンタ２は後述するリロードレジスタの数の範囲でカウン
ト値をインクリメントするようになっている。
【００１０】カウンタ２のカウントデータはデコーダ３
及び加算器４に与えられる。デコーダ３のデコーダ出力
はバッファBF0 ，BF1 …BFn-1 の制御端子に与えられ
る。加算器４にはCPU 10を接続しているバスライン11と
接続された定数部５に書込まれている定数が与えられ、
加算器４が出力するカウントデータはバッファBFx を介
してベースポインタ７に与えられる。
及び加算器４に与えられる。デコーダ３のデコーダ出力
はバッファBF0 ，BF1 …BFn-1 の制御端子に与えられ
る。加算器４にはCPU 10を接続しているバスライン11と
接続された定数部５に書込まれている定数が与えられ、
加算器４が出力するカウントデータはバッファBFx を介
してベースポインタ７に与えられる。
【００１１】ベースポインタ７が出力するデータは、ｎ
×ｍワードのデータを格納しているROM ファイル８に与
えられる。アドレスを指定したROMファイル８のデータ
は、リロードレジスタ９0 ，９1 …９n-1 に与えられ
る。リロードレジスタ９0 ，９1 …９n-1 のデータは、
バッファBF0 ，BF1 …BFn-1 を各別に介してタイマ１に
与えられる。バッファBFn-1 の制御端子に与える信号は
前記バッファBFx の制御端子にも与えられる。
×ｍワードのデータを格納しているROM ファイル８に与
えられる。アドレスを指定したROMファイル８のデータ
は、リロードレジスタ９0 ，９1 …９n-1 に与えられ
る。リロードレジスタ９0 ，９1 …９n-1 のデータは、
バッファBF0 ，BF1 …BFn-1 を各別に介してタイマ１に
与えられる。バッファBFn-1 の制御端子に与える信号は
前記バッファBFx の制御端子にも与えられる。
【００１２】次にこのように構成したタイマ回路の動作
を説明する。カウントソースからの入力によりタイマ１
がカウント動作し、そのカウント値が刻々と変化してい
く。そしてタイマ１が、タイマ１に与えられている例え
ばリロードレジスタ９0 のデータのカウントを終了する
と、オーバーフロー信号OFを出力してポートＰへ出力す
るとともにカウンタ２に与える。そうするとカウンタ２
は、そのカウント値をインクリメントし、インクリメン
トしたカウントデータをデコーダ３に与える。
を説明する。カウントソースからの入力によりタイマ１
がカウント動作し、そのカウント値が刻々と変化してい
く。そしてタイマ１が、タイマ１に与えられている例え
ばリロードレジスタ９0 のデータのカウントを終了する
と、オーバーフロー信号OFを出力してポートＰへ出力す
るとともにカウンタ２に与える。そうするとカウンタ２
は、そのカウント値をインクリメントし、インクリメン
トしたカウントデータをデコーダ３に与える。
【００１３】そのカウントデータをデコーダ３がデコー
ドして、デコードしたデコーダ３のデコーダ出力をバッ
ファBF0 ，…BFn-1 の制御端子に与える。このデコーダ
出力によりバッファBF0 ，BF1 …BFn-1 のうちの１つ、
例えばバッファBF1が制御されてリロードレジスタ９1
のデータをタイマ１に与え、これによりタイマ１のカウ
ント値と比較すべきデータを更新する。
ドして、デコードしたデコーダ３のデコーダ出力をバッ
ファBF0 ，…BFn-1 の制御端子に与える。このデコーダ
出力によりバッファBF0 ，BF1 …BFn-1 のうちの１つ、
例えばバッファBF1が制御されてリロードレジスタ９1
のデータをタイマ１に与え、これによりタイマ１のカウ
ント値と比較すべきデータを更新する。
【００１４】続いて、同様にタイマ１がそのデータのカ
ウントを終了すると再びオーバーフロー信号OFを出力
し、カウンタ２のカウント値をインクリメントして、イ
ンクリメントしたカウントデータをデコードしたデコー
ダ３のデコーダ出力により、リロードレジスタ９0 ，９
1 …９n-1 のうちの他の１つのリロードレジスタのデー
タをタイマ１に与え、タイマ１のカウント値と比較すべ
きデータを更新する。
ウントを終了すると再びオーバーフロー信号OFを出力
し、カウンタ２のカウント値をインクリメントして、イ
ンクリメントしたカウントデータをデコードしたデコー
ダ３のデコーダ出力により、リロードレジスタ９0 ，９
1 …９n-1 のうちの他の１つのリロードレジスタのデー
タをタイマ１に与え、タイマ１のカウント値と比較すべ
きデータを更新する。
【００１５】このようにしてカウンタ２のカウント値を
オーバーフロー信号OFが出力される都度インクリメント
し、リロードレジスタ９0 からリロードレジスタ９n-1
までの各リロードレジスタのデータを順次タイマ１に与
えて更新する。
オーバーフロー信号OFが出力される都度インクリメント
し、リロードレジスタ９0 からリロードレジスタ９n-1
までの各リロードレジスタのデータを順次タイマ１に与
えて更新する。
【００１６】一方、カウンタ２のカウントデータが加算
器４に与えられて、加算器４はカウンタ２のカウントデ
ータが変化する都度、変化したカウントデータ毎に定数
部５に書込まれている定数を加算する。そしてバッファ
BFn-1 を制御するデコーダ３のデコーダ出力がバッファ
BFx に与えられたとき、加算器４における定数加算後の
カウントデータをベースポインタ７に与える。この定数
加算後の加算器４のデータをベースポインタ７が記憶
し、このデータによりROM ファイル８のアドレスを指定
する。
器４に与えられて、加算器４はカウンタ２のカウントデ
ータが変化する都度、変化したカウントデータ毎に定数
部５に書込まれている定数を加算する。そしてバッファ
BFn-1 を制御するデコーダ３のデコーダ出力がバッファ
BFx に与えられたとき、加算器４における定数加算後の
カウントデータをベースポインタ７に与える。この定数
加算後の加算器４のデータをベースポインタ７が記憶
し、このデータによりROM ファイル８のアドレスを指定
する。
【００１７】そしてベースポインタ７が指定した例えば
Ｋ番目（０≦Ｋ≦ｍ−１）のｎワード単位のデータ、即
ちカウンタ２のカウントデータの夫々に定数を加算した
数値番目の各データをリロードレジスタ９0 ，９1 …９
n-1 に順次与えて、リロードレジスタ９0 ，９1 …９
n-1 のデータを書換える。
Ｋ番目（０≦Ｋ≦ｍ−１）のｎワード単位のデータ、即
ちカウンタ２のカウントデータの夫々に定数を加算した
数値番目の各データをリロードレジスタ９0 ，９1 …９
n-1 に順次与えて、リロードレジスタ９0 ，９1 …９
n-1 のデータを書換える。
【００１８】そしてタイマ１から前述したようにオーバ
ーフロー信号OFが出力される都度、前述したと同様にし
てデータを書換えた後のリロードレジスタ９0 ，９1 …
９n-1 のデータをタイマ１に与えることになる。したが
って、タイマ１に与えるデータはｎ×ｍの数になる。
ーフロー信号OFが出力される都度、前述したと同様にし
てデータを書換えた後のリロードレジスタ９0 ，９1 …
９n-1 のデータをタイマ１に与えることになる。したが
って、タイマ１に与えるデータはｎ×ｍの数になる。
【００１９】なお、定数部５の定数はCPU 10の制御によ
り書換える。このようにしてリロードレジスタ９0 ，９
1 …９n-1 のデータを、カウンタ２のカウントデータに
定数を加算した数値に基づいて書換えでき、カウンタ２
のカウントデータが変わる都度、リロードレジスタ
９0 ，９1 …９n-1 の順に夫々のデータをタイマ１に与
えることができる。
り書換える。このようにしてリロードレジスタ９0 ，９
1 …９n-1 のデータを、カウンタ２のカウントデータに
定数を加算した数値に基づいて書換えでき、カウンタ２
のカウントデータが変わる都度、リロードレジスタ
９0 ，９1 …９n-1 の順に夫々のデータをタイマ１に与
えることができる。
【００２０】したがって、タイマ１のカウント値と比較
すべくタイマ１に与えるデータをCPU 10の制御によらず
に更新できる。それによりCPU 10の負荷を軽減できる。
また、異なるリロード値を書込んだ多数のコンペアレジ
スタを必要としないからタイマ回路の高集積化を図るこ
とができる。
すべくタイマ１に与えるデータをCPU 10の制御によらず
に更新できる。それによりCPU 10の負荷を軽減できる。
また、異なるリロード値を書込んだ多数のコンペアレジ
スタを必要としないからタイマ回路の高集積化を図るこ
とができる。
【００２１】本実施例では加算器４とベースポインタ７
とを接続する回路にバッファBFx を介装したが、ベース
ポインタ７とROM ファイル８とを接続する回路に介装し
ても同様の効果がある。またリロードレジスタ９0 ，９
1 …９n-1 に与えるデータをROM ファイル以外のメモリ
に格納しても同様の効果が得られるのは勿論である。
とを接続する回路にバッファBFx を介装したが、ベース
ポインタ７とROM ファイル８とを接続する回路に介装し
ても同様の効果がある。またリロードレジスタ９0 ，９
1 …９n-1 に与えるデータをROM ファイル以外のメモリ
に格納しても同様の効果が得られるのは勿論である。
【００２２】
【発明の効果】以上詳述したように本発明によれば、タ
イマのカウント値と比較すべきデータを、CPU の制御に
よらずに更新できる。そのためCPUの負荷が軽減する。
また異なるデータを書込んだ多数のコンペアレジスタを
必要としないからタイマ回路の高集積化が図れる。した
がって、本発明はCPUの負荷が小さく、また高集積化で
きるタイマ回路を提供できる優れた効果を奏する。
イマのカウント値と比較すべきデータを、CPU の制御に
よらずに更新できる。そのためCPUの負荷が軽減する。
また異なるデータを書込んだ多数のコンペアレジスタを
必要としないからタイマ回路の高集積化が図れる。した
がって、本発明はCPUの負荷が小さく、また高集積化で
きるタイマ回路を提供できる優れた効果を奏する。
【図１】従来のタイマ回路の構成を示すブロック図であ
る。
る。
【図２】本発明に係るタイマ回路の構成を示すブロック
図である。
図である。
１ タイマ ２ カウンタ ３ デコーダ ４ 加算器 ７ ベースポインタ ８ ROM ファイル ９0 ，９1 …９n-1 リロードレジスタ BF0 〜BFn-1 バッファ
Claims (1)
- 【請求項１】 タイマのカウント値に基づいて信号を出
力するタイマ回路において、カウントソースからの入力
によりカウント動作するタイマと、該タイマに、そのカ
ウント値と比較すべきセットデータを与える複数のリロ
ードレジスタと、タイマが前記セットデータのカウント
を終了する都度、出力する信号によりカウント値をイン
クリメントするカウンタと、該カウンタのカウントデー
タをデコードするデコーダと、前記カウントデータに定
数を加算する加算部と、前記リロードレジスタに与える
データを格納するメモリと、前記加算部で加算して得た
データによりメモリのアドレスを指定するベースポイン
タとを備え、デコーダのデコーダ出力に基づいてリロー
ドレジスタのデータをタイマに与え、ベースポインタが
指定したアドレスのメモリのデータをリロードレジスタ
に書き込みむべく構成されていることを特徴とするタイ
マ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261676A JP2694401B2 (ja) | 1991-10-09 | 1991-10-09 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261676A JP2694401B2 (ja) | 1991-10-09 | 1991-10-09 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100769A JPH05100769A (ja) | 1993-04-23 |
| JP2694401B2 true JP2694401B2 (ja) | 1997-12-24 |
Family
ID=17365189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261676A Expired - Lifetime JP2694401B2 (ja) | 1991-10-09 | 1991-10-09 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694401B2 (ja) |
-
1991
- 1991-10-09 JP JP3261676A patent/JP2694401B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05100769A (ja) | 1993-04-23 |
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