JP3232717B2 - 回路記述合成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基本的な回路を事前の
登録しておきこれらの基本回路を組み合わせて目的とす
る回路を合成するのに好適な回路記述合成装置に関す
る。

【０００２】

【従来の技術】複雑な回路でも通常、基本的な回路の組
合せとして表現できる。基本的な回路、たとえば、フリ
ップフロップ、加算回路、減算回路、Ａ／Ｄ変換器など
をそれぞれ、回路記述Ａ、回路記述Ｂ、回路記述Ｃ、回
路記述Ｄなどとする回路記述言語で事前に登録してお
く。必要とする基本回路を上記回路記述言語を用いて表
現し、さらにそれらの回路の接続関係、配置などを指定
する情報を合成制御命令として定義し、これら回路記述
言語と合成制御命令とをプログラムとして入力して希望
する回路を自動設計する回路記述合成方法がすでに試み
られている。

【０００３】

【発明が解決しようとする課題】従来の回路記述合成装
置においては、全てのサイズのモジュールを記憶させて
いるので、たとえば、乗算器などのような演算回路の回
路記述モジュールについて異なった語長、異なった回路
方式に対応させて別個のモジュールを容易し、管理しな
ければならならず、モジュール数が膨大なものになると
いう問題がある。モジュール数が大きくなると、その管
理が複雑であり、記憶容量も大きくなるという問題に遭
遇する。

【０００４】上述した問題を解決するため、本件出願人
はより少ないデータ量で任意のサイズの回路記述を合成
可能にする回路記述合成装置を提案した（たとえば，平
成３年７月１０日、出願の「回路記述合成装置」参
照）。図８はかかる先行技術としての回路記述合成装置
の構成図である。この回路記述合成装置は、入力ファイ
ル１、デコーダ２、バッファメモリ１１、デュプリケー
タ１２、セレクタ１３、メインファイル３、モジュール
ファイル５、サイズ変換ブロック１４、場合分け処理ブ
ロック１５、モジュール管理ファイル１６、回路記述自
動合成部６、および、データバス２００を有する。入力
ファイル１には、回路記述言語と次元パラメータを示す
合成制御命令とからなる入力プログラムが入力される。
回路記述言語は、合成する回路に必要な基本構成要素で
あるノイズフイルタ、Ａ／Ｄ変換器などをパラメトリッ
クに記述する回路プログラム言語（回路記述言語）であ
る。合成制御命令は、回路記述言語で指定されに基本回
路を他の基本回路と合成するために使用する命令であ
る。この合成制御命令には、繰り返し指令、次元パラメ
ータ、場合分け選択指令、モジュール名選択命令などが
ある。

【０００５】デコーダ２は入力ファイル１に入力された
回路記述言語と合成制御命令とを解読する。デコーダ２
が回路記述言語を解読すると、バッファメモリ１１に出
力し、指定された回数だけデュプリケータ１２において
繰り返して使用され、セレクタ１３を介してメインファ
イル３に記憶される。デコーダ２が合成制御命令のう
ち、次元パラメータを解読すると、サイズ変換ブロック
１４が回路記述のサイズの変換処理をする。デコーダ２
が場合分け選択指令を解読すると場合分け処理ブロック
１５が回路記述の場合分けを選択する。デコーダ２がモ
ジュール名選択を解読すると、モジュール管理ファイル
１６がモジュール管理を行う。これらの処理結果は、デ
ータバス２００を介してモジュールファイル５に記憶さ
れる。回路記述自動合成部６は、メインファイル３とモ
ジュールファイル５に記憶されたデータを編集して回路
を合成する。

【０００６】入力ファイル１に下記に示す入力プログラ
ム１が入力された場合の回路記述合成装置の動作を述べ
る。入力プログラム１ １ ＃ Repeat 3 times 回路記述Ａ ２ 回路記述Ｂ ３ ＃ Filter[size(2) FIR] ４ 回路記述Ｃ ＃マークで始まる第１および第３行は合成制御命令を示
し、＃マークのない第２行および第４行が回路記述言語
を示す。この例では回路記述Ａはノイズフィルタを示
し、回路記述ＢはＡ／Ｄ変換器を示し、回路記述ＣはＤ
／Ａ変換器を示す。

【０００７】１行目は回路記述Ａを３回繰り返すことを
意味する。この命令文がデコーダ２で解読され、回路記
述Ａをバッファメモリ１１に記憶したのち、回路記述Ａ
の繰り返し回数３をデュプリケータ１２に入力して３
回、回路記述Ａを繰り返えさせる。その後、デュプリケ
ータ１２で３回繰り返された回路記述Ａの内容をセレク
タ１３を介してメインファイル３に書き込む。第２行目
の「回路記述Ｂ」をデコーダ２が解読する。「回路記述
Ｂ」は回路記述言語なので、バッファメモリ１１および
デュプリケータ１２を介すことなくセレクタ１３に直接
出力し、デコーダ２の端子Ｌを介して出力されるセレク
タ選択信号Ｓ２Ｌでセレクタ１３を制御してメインファ
イル３に回路記述Ｂの内容を書き込む。第３行目は、マ
クロ命令を示すものであり、回路モジュールがフィルタ
であることをデコーダ２で解読してサイズ変換ブロック
１６に入力すると、モジュール管理ファイル１６からモ
ジュール名〔Filter] の回路記述データが読み出され
て、サイズ変換ブロック１４からサイズを取り出し、こ
のサイズとモジュール名とがデータバス２００を介して
モジュールファイル５に記憶される。サイズ変換ブロッ
ク１４は、モジュール管理ファイル１６からの信号によ
り、３行目のステートメント：＃ Filter[size(2) FIR]
を読み取り、回路記述サイズを変換して、フイルタを直
列に２つ接続した回路記述情報をモジュールファイル５
に書き込む。第４行目の〔回路記述Ｃ〕をデコーダ２で
解読すると、セレクタ１３を動作させてメインファイル
３に回路記述Ｃの内容であるＤ／Ａ変換器を示すデータ
を記録する。以上の処理により、モジュールファイル５
およびメインファイル３に書き込まれた回路記述情報に
従い、回路記述自動合成部６が回路編集作業を行う。

【０００８】上記先行技術の回路記述合成装置では、パ
ラメトリックに記述され規則性のある基本回路として、
フイルタ、Ｄ／Ａ変換器などのような回路構成において
は一元化されたモジュールで記述あるいは管理をするこ
とが可能であるが、パラメトリックに記述されず規則性
のない回路、たとえば、固定係数乗算器などの演算回路
を回路記述モジュールとして用いる場合に、係数の値に
よって構成する回路形式が異なるから回路記述を有効に
できないという問題が見出された。また先行技術におけ
る回路記述合成装置では、規則性のある回路構成と規則
性のない回路構成を回路記述するときに、１元化したモ
ジュールで管理することが困難であるという問題が見出
された。

【０００９】そこで、本発明の回路記述合成装置は上述
した先行技術における問題を解決し、さらに改良された
回路記述合成装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するために、回路記述言語のままで回路記述の繰り返し
文脈や場合分け文脈を記述して、ドキュメント性の良好
な状態を維持させつつ、パラメトリックに記述され規則
性のある上述した基本回路を内部モジュールとして記述
する他、パラメトリックに記述され規則性を持たない回
路を外部モジュールとして記述し、これらを共存させて
処理可能にする。

【００１１】本発明によれば、上記合成回路を編集する
方法を実施する回路記述合成装置が提供される。この回
路記述合成装置は、パラメトリックに記述され規則性を
有する回路記述と、パラメトリックに記述され本来規則
性を持たない回路記述とを含み、回路記述言語と合成制
御命令とで規定される回路設計プログラムを解読する手
段と、該解読された回路記述言語を記憶する第１の記憶
手段と、該解読された前記パラメトリックに記述され規
則性を有する回路記述に対応するデータを生成する第１
のデータ生成手段と、該解読された前記パラメトリック
に記述されない規則性を持たない回路記述に対応するデ
ータを生成する第２のデータ生成手段と、該第１および
第２のデータ生成手段で生成されたデータを記憶する第
２の記憶手段と、該第１および第２の記憶手段に記憶さ
れたデータを編集して回路を合成する手段とを有する。

【００１２】

【作用】合成回路は回路記述言語と合成制御命令とで記
述される回路記述言語に基づいて記述され、この言語を
編集して希望する合成回路を生成する。この言語とし
て、予め、パラメトリックに記述され規則性を有する回
路記述と、パラメトリックに記述され本来規則性を持た
ない回路記述とを定義する。規則性を有する回路記述は
先行技術に提案された方法と同じ方法で編集されるが、
規則性を持たない回路記述については、指定された規則
性を持たない回路記述に応じて、予め設定された手順に
従って、前記規則性を有する回路モジュールの組合せと
しての部分的な合成回路を記述する新たなデータを生成
する。新たなデータは規則性を持つ回路記述によるデー
タの集合となり、規則性を持つ回路記述によるデータと
統一して編集できる。

【００１３】好適には、本来規則性を持たない回路記述
を予め所定の因子を用いて規定し、その因子に応じて規
則性ある回路を部分合成回路を合成する。その結果、１
つの命令で、および、１つの処理方法で、因子で指定さ
れた、同じ回路思想に基づく、種々の態様の部分合成回
路を編集できる。

【００１４】

【実施例】図１は本発明の回路記述合成装置の第１実施
例の構成図である。この回路記述合成装置は、図８に示
した入力ファイル１、デコーダ２、バッファメモリ１
１、デュプリケータ１２、セレクタ１３、メインファイ
ル３、モジュールファイル５、サイズ変換ブロック１
４、場合分け処理ブロック１５、モジュール管理ファイ
ル１６、および、回路記述自動合成部６に加えて、デー
タ格納ブロック１７および外部モジュール呼び出しブロ
ック１８が付加されている。モジュール管理ファイル１
６、データ格納ブロック１７、外部モジュール呼び出し
ブロック１８、場合分け処理ブロック１５、サイズ変換
ブロック１４がデータバス１００を介して相互に接続さ
れ、モジュールファイル５に接続されている。

【００１５】入力ファイル１には回路記述言語と合成制
御命令とからなる入力プログラムが入力される。本実施
例においては、パラメトリックに記述される規則性のあ
る回路を内部モジュールとして記述する他、パラメトリ
ックに記述され規則性を持たない回路を外部モジュール
として記述する。パラメトリックに記述され規則性を有
する内部モジュールの例を、回路記述言語とともに図２
（Ａ）〜（Ｄ）、および、表１に示す。

【００１６】 表−１ 図番 回路名称 回路記述言語 図２（Ａ） ノイズフィルタ 回路記述Ａ 図２（Ｂ） Ａ／Ｄ変換器 回路記述Ｂ 図２（Ｃ） Ｄ／Ａ変換器 回路記述Ｂ’ 図２（Ｄ） バッファ回路 回路記述Ｃ

【００１７】外部モジュールは一般的には、図２（Ｅ）
に図解した表現で表す。その詳細回路例として加算回路
の例を図３に示す。詳細は後述するが、下記の回路記述
（ステートメント）： Ｅｘｔ ａｄｄ（α） がある場合、それぞれ下記の加算回路 α＝３の場合、図３（Ａ）の加算回路 α＝４の場合、図３（Ｂ）の加算回路 α＝５の場合、図３（Ｃ）の加算回路 を記述する。つまり、図５（Ａ）〜（Ｃ）に示す外部モ
ジュールはそれぞれ移動平均処理回路を示すが、ツリー
構造で加算を行うので、その構成はパラメータαについ
て不規則に変化するから、パラメトリックに記述されな
い不規則な回路記述である。

【００１８】入力ファイル１に上述した回路記述言語と
合成制御命令からなるプログラムが入力されると、デコ
ーダ２に出力され、デコーダ２が入力されたプログラム
を解読し、端子Ｌ、Ｍ、Ｎ、Ｃ、Ｐからそれぞれ、セレ
クタ選択信号Ｓ２Ｌ、回路記述言語信号Ｓ２Ｍ、繰り返
し指示信号Ｓ２Ｋ、モジュール名信号Ｓ２Ｎ、場合分け
選択信号Ｓ２Ｃ、次元パラメータ信号Ｓ２Ｐを出力す
る。デコーダ２の解読動作および回路記述合成装置の各
部の動作を述べる。デコーダ２が入力プログラムを回路
記述言語であると解読すると、デコーダ２はセレクタ１
３に回路記述言語信号Ｓ２Ｍを出力する。またセレクタ
１３にセレクタ選択信号Ｓ２Ｌを出力して、セレクタ１
３に印加された回路記述言語信号Ｓ２Ｍをそのままメイ
ンファイル３に記憶させる。デコーダ２が入力プログラ
ムが繰り返し文であると解読すると、繰り返し指示信号
Ｓ２Ｋをバッファメモリ１１に出力し、デュプリケータ
１２を介して指定された回数だけ、その回路記述言語を
繰り返させる。繰り返された回路記述言語がセレクタ１
３を介してメインファイル３に記憶される。

【００１９】デコーダ２が入力プログラム内の回路記述
言語を解読して内部モジュール名指定と特定すると、モ
ジュール名信号Ｓ２Ｎを出力してモジュール管理ファイ
ル１６から対応する内部モジュールデータを抽出して、
データバス１００を介してモジュールファイル５に記憶
させる。デコーダ２が入力プログラム内の回路記述言語
を解読して外部モジュール名指定と特定すると、モジュ
ール名信号Ｓ２Ｎを出力してモジュール管理ファイル１
６から対応する外部モジュールデータをデータ格納指示
信号Ｓ１６ｂとして抽出して、外部モジュールを呼び出
すためのパラメータをデータ格納ブロック１７に書き込
む。次いで、データ格納指示信号Ｓ１６ｂをモジュール
管理ファイル１６を介して外部モジュール呼び出しブロ
ック１８に出力して、外部モジュール呼び出しブロック
１８から指定された外部モジュールを選択し、それをデ
ータ格納ブロック１７に格納されたパラメータによる指
定サイズのモジュールに変換して、データバス１００を
介してモジュールファイル５に書き込む。デコーダ２が
入力プログラムを場合分け選択指定と解読すると、場合
分け選択信号Ｓ２Ｃを場合分け処理ブロック１５に出力
して、要求された回路構成を選択してデータバス１００
を介してモジュールファイル５に書き込む。デコーダ２
が入力プログラムを解読して次元パラメータであると特
定すると、次元パラメータ信号Ｓ２Ｐがサイズ変換ブロ
ック１４に出力して、パラメトリックに記述された回路
記述言語を通常の記述言語で指定サイズのモジュールに
変換し、データバス１００を介してモジュールファイル
５に書き込む。

【００２０】このようにメインファイル３には回路記述
言語が記憶され、モジュールファイル５にはモジュール
管理ファイル１６、データ格納ブロック１７、外部モジ
ュール呼び出しブロック１８、場合分け処理ブロック１
５、および、サイズ変換ブロック１４で処理されたデー
タが記憶される。回路記述自動合成部６はこのように生
成されたデータを編集して、たとえば、図４に示す合成
回路を作成する。図４におけるフィルタ回路２２は外部
モジュールによるものであり、その詳細回路例を図５に
示す。

【００２１】図４および図５に示した回路の合成例につ
いて述べる。入力ファイル１に下記に示す入力プログラ
ム２が入力される。入力プログラム２ １ ＃ Repeat 2 times 回路記述Ａ ２ 回路記述Ｂ ３ ＃ Filter[size=2,Add] 回路記述Ｃ ４ 回路記述B ^, プログラム２において、＃マークで始まる第１および第
３行は合成制御命令を示し、＃マークのない第２行およ
び第４行が回路記述言語を示す。表１および図２（Ａ）
〜（Ｄ）に示したように、回路記述Ａはノイズフイル
タ、回路記述ＢはＡ／Ｄ変換器、回路記述Ｂ^, はＤ／Ａ
変換器を示す。第１行目のプログラムは、回路記述Ａ
（ノイズフィルタ）の処理を２回繰り返すことを指定し
ている。第３行目のプログラム：回路記述Ｃはマクロ命
令であり、外部モジュールとしてのフィルタを指定して
いる。

【００２２】第１行目の処理 デコーダ２は第１行目の命令分を解読し、バッファメモ
リ１１およびデュプリケータ１２を介してノイズフィル
タの回路記述言語を２回繰り返して、そのデータをメイ
ンファイル３に記憶させる。第２行目の処理 デコーダ２は第２行目の命令文を解読し、Ａ／Ｄ変換器
の回路記述言語：「回路記述Ｂ」をセレクタ１３を介し
てメインファイル３に直接記憶させる。メインファイル
３に回路記述Ｂの内容書き込む。第３行目の処理 デコーダ２は第３行目のプログラム：マクロ命令を解読
して、外部モジュールについての上述した処理、つま
り、モジュール管理ファイル１６、データ格納ブロック
１７、外部モジュール呼び出しブロック１８を作用させ
た一連の処理を行い、外部モジュール名〔Filter] の回
路記述データをデータバス１００を介して回路記述自動
合成部６に記憶する。この詳細を後述する。第４行目の処理 デコーダ２はＤ／Ａ変換器についての回路記述言語：
「回路記述Ｂ’」をセレクタ１３を介してメインファイ
ル３に直接記憶させる。

【００２３】上記第３行目の外部モジュールについての
処理の詳細を述べる。デコーダ２は３行目のプログラ
ム： ＃ Filter[size=2,Add] 回路記述Ｃ の〔 Filter 〕を解読して、モジュール名信号Ｓ２Ｎを
モジュール管理ファイル１６に出力し、モジュール管理
ファイル１６から外部モジュール名：〔 Filter 〕の回
路記述を取り出す。モジュール管理ファイル１６におけ
る処理結果を表２に示す。

【表１】

【００２４】ステートメント：「size=2 回路記述Ｃ」
はサイズ変換命令であり、サイズ変換ブロック１４にお
いて、回路記述Ｃを直列に２つ接続した回路記述に変換
し、表３に示す結果がデータ格納ブロック１７に送出さ
れる。

【表２】

【００２５】データ格納ブロック１７においては、表３
に示す第３行目のデータ格納ステートメント： ＃Data α＝３ 処理する。つまり、外部モジュールの入力パラメータを
３としてデータ格納ブロック１７に書き込む。その結果
を表４に示す。

【表３】

【００２６】次に、デコーダ２は表４に示す場合分け処
理ステートメント： if[Type ＝Add] を選択し、場合分け処理ブロック１５を動作させて表４
のAdd(加算回路) 方式の記述部分であるステートメン
ト： ＃Call_- Ext add[α]) を取り出す。場合分け処理ブロック１５はこれを外部モ
ジュール読み出し命令として処理する。ここでは予めデ
ータ格納ブロック１７に記憶されている外部モジュール
に関するデータを読み出し、次元パラメータとして外部
モジュールとして加算回路（Add)を生成する。次いで、
データ格納ブロック１７の出力データをモジュールファ
イル５に記憶させる。表５に場合分け処理ブロック１５
の処理結果、表６に外部モジュール呼び出しブロック１
８の処理結果を示す。

【表４】

【表５】 デコーダ２は上述した第３行目の処理を終了すると、上
述した第４行目の処理に移行する。

【００２７】この例では、表５の第２行のステートメン
トは、 Ext _- add[３] である。つまり、基本加算回路への入力データの本数を
示す因子α＝３であるから、予め登録された手順に従っ
て、図３（Ａ）に示す部分合成加算回路を示すデータが
内部的に編集される。つまり、図３（Ａ）は２つの基本
加算回路add1とadd2に入力されるデータがライン１０
１、１０２、１０３から入力される３本であることを示
す。レジスタＲ１、Ｒ２はこの基本回路記述に応じて自
動的に決定される。もし、α＝４として指定された場合
には、図３（Ｂ）に示す部分合成加算回路を示すデータ
が編集される。つまり、この例は、３つの基本加算回路
add1、add2、add3に順次入力されるデータがライン１０
１、１０２、１０３、１０４から入力される４本である
ことを示す。レジスタＲ１、Ｒ２、Ｒ３はこの基本回路
記述に応じて自動的に決定される。図３（Ｃ）に示した
部分合成加算回路も同様な考えに基づく。

【００２８】図３に図解した回路構成から明らかなよう
に、図２（Ａ）〜（Ｃ）に図解した内部モジュールとし
て示した基本回路としては扱われない、図３の回路も、
加算回路、レジスタなどの基本的な回路の組合せとして
表現できる。したがって、本来、規則性を持たない外部
モジュールとして表される回路もそれを分析すると、基
本回路を組み合わせた部分合成回路として表すことがで
きる。回路記述自動合成部６における編集作業は、内部
モジュールと外部モジュールに相違はない。それゆえ、
回路記述自動合成部６において、内部モジュールと外部
モジュールとを同一に処理できる。このような外部モジ
ュールを通常の内部モジュールの組合せとして個々に指
定することもできるが、回路記述が複雑になる。また、
図４におけるフィルタ回路２２としてある機能を有する
１つの回路として扱うべき回路を、図３（Ａ）の回路の
詳細が図解されると、合成回路全体が非常に複雑にな
る。つまり、外部モジュールとして、因子αを指定する
だけで、図３（Ａ）〜（Ｃ）に図解した部分合成回路が
生成できることは非常に好都合である。図３に図解した
回路は基本的な回路構成に統一した思想性があり、この
思想性に基づく処理手順を登録しておくことにより、因
子αで指定するだけで、希望する部分合成回路を内部的
に生成できる。

【００２９】上述した処理に基づくメインファイル３に
記憶されたデータを表６、モジュールファイル５に記憶
されたデータを表７に示す。さらに回路記述自動合成部
６において編集されたデータを表８に示す。 表６ １ 回路記述Ａ ２ 回路記述Ａ ３ 回路記述Ｂ ４ 回路記述Ｂ’ 表７ １ Filter[size,Add] ２ 回路記述Ｃ ３ Ext add[3] 表８ １ 回路記述Ａ ２ 回路記述Ａ ３ 回路記述Ｂ ４ Filter[size,Add] ５ 回路記述Ｂ’

【００３０】回路記述自動合成部６において編集し、表
８に示した結果を図解すると、図４に図解した合成回路
が得られる。つまり、この合成回路は、２つ直列接続さ
れたノイズフィルタ１９、２０、Ａ／Ｄ変換器２１、外
部フィルタ回路２２、および、Ｄ／Ａ変換器２３で構成
される。外部フィルタ回路２２の詳細回路構成を、図５
に示す。このフィルタ回路２２は、バッファ回路２２
ａ、ステートメント：Ext add(α=3) で指定された図
５（Ａ）に図解する回路構成である。

【００３１】上述したように、パラメトリックに記述さ
れ規則性を持たない回路を外部モジュールとして定義
し、上述した処理を行うことにより、内部モジュールと
整合をとった合成回路を編集することができる。特に、
パラメトリックに記述され規則性を持たず、図３に例示
したように、因子αの値が変化するような場合でも、規
則性を保って処理することが可能となる。このような外
部モジュールとしては、図３に図解した加算回路に限ら
ず、その他の回路、たとえば、固定係数乗算器などの演
算回路についても適用できる。したがって、本発明の回
路記述合成装置によれば、外部モジュールの適用の制限
なく希望する合成回路を編集することができる。またこ
の回路記述合成装置では、一元化されたモジュールとし
て管理することも容易になる。

【００３２】図１に図解した回路記述合成装置の構成に
おいて、図解した全ての構成要素を必要としない。たと
えば、外部モジュール呼び出しブロック１８とデータ格
納ブロック１７とが共に設ける必要があるが、サイズ変
換ブロック１４と場合分け処理ブロック１５と外部モジ
ュール呼び出しブロック１８とが常に同時に設ける必要
はなく、合成回路変死を内容に応じてこれらのブロック
１４、１５、１８を任意に選択して設けることができ
る。

【００３３】また、回路記述合成装置は図１に図解した
構成である必要はない。図６に本発明の回路記述合成装
置の第２実施例の構成を示す。この回路記述合成装置
は、図１に示したモジュール管理ファイル１６、データ
格納ブロック１７、外部モジュール呼び出しブロック１
８、場合分け処理ブロック１５、サイズ変換ブロック１
４およびモジュールファイル５が相互に連絡可能とする
データバス１００に代えて、データの流れ、制御の関連
のあるブロック同士を接続した構成を示す。この回路記
述合成装置においては、デコーダ２からモジュール名信
号Ｓ２Ｎがモジュール管理ファイル１６に出力され、場
合分け選択信号Ｓ２Ｃが場合分け処理ブロック１５に出
力され、次元パラメータ信号Ｓ２Ｐがサイズ変換ブロッ
ク１４に出力されている。また、モジュール管理ファイ
ル１６から外部モジュール呼び出し指示信号Ｓ１６ａが
外部モジュール呼び出しブロック１８に出力され、デー
タ格納指示信号Ｓ１６ｂがデータ格納ブロック１７に出
力されている。さらに、モジュール管理ファイル１６の
データがデータ格納ブロック１７に印加され、データ格
納ブロック１７のデータが外部モジュール呼び出しブロ
ック１８に印加され、外部モジュール呼び出しブロック
１８のデータが場合分け処理ブロック１５に印加され、
場合分け処理ブロック１５のデータがサイズ変換ブロッ
ク１４に印加されて、回路記述自動合成部６に記憶され
る。図示の構成要素のそれぞれの処理内容は図１に図解
した回路記述合成装置におけるものと実質的に同じであ
る。

【００３４】図７に第３実施例の回路記述合成装置を示
す。この回路記述合成装置は、デコーダ２からモジュー
ル管理ファイル１６、サイズ変換ブロック１４、場合分
け処理ブロック１５への接続、および、モジュール管理
ファイル１６からデータ格納ブロック１７および外部モ
ジュール呼び出しブロック１８への接続は図６に図解し
たものと同じであるが、モジュール管理ファイル１６か
らモジュールファイル５に至るデータの経路の順序が、
モジュール管理ファイル１６、サイズ変換ブロック１
４、データ格納ブロック１７、場合分け処理ブロック１
５、外部モジュール呼び出しブロック１８と変えてあ
る。

【００３５】図１、図６および図７に図解した回路記述
合成装置は、たとえば、入力ファイル１、デコーダ２、
サイズ変換ブロック１４などがそれぞれ、マイクロコン
ピュータなどの独立した処理機能を有するモジュールを
組み合わせて処理する装置構成を例示したが、上述した
回路記述合成装置の処理を汎用コンピュータを用いてソ
フトウエア的に処理することもできる。

【００３６】

【発明の効果】本発明によれば、回路記述言語のままで
回路記述の繰り返し文脈や場合分け文脈を記述したこと
により、パラメトリックに記述でき規則性を持つ基本回
路は勿論、規則性を持たない基本回路も同時に編集処理
することが可能となり、希望する回路を合成することが
できる。本発明においては、さらに、パラメトリックに
記述でき、本来、規則性を持たない基本回路を規則性が
あるように処理するので、少ない回路記述方法、かつ、
少ないデータ量で種々の複雑な回路を内部的に合成で
き、この合成された回路を規則性を持つ回路と組み合わ
せて全体としての合成回路を編集することができる。本
発明においては、規則性を持つ回路と本来規則性を持た
ない回路とを均質的に処理できるので、整合性のとれた
処理が可能となる。

【図面の簡単な説明】

【図１】本発明の回路記述合成装置の第１実施例の構成
図である。

【図２】本発明の回路記述に用いる内部モジュールとし
ての基本回路例を示す回路図である。

【図３】本発明の回路記述に用いる外部モジュールとし
ての部分合成回路例を示す回路図である。

【図４】図１の回路記述自動合成装置で編集した合成回
路を示す回路図である。

【図５】図４に図解したフィルタ回路の詳細部分合成回
路図である。

【図６】本発明の回路記述合成装置の第２実施例の構成
図である。

【図７】本発明の回路記述合成装置の第３実施例の構成
図である。

【図８】先行技術としての回路記述合成装置の１例を示
す構成図である。

【符号の説明】 １・・・入力ファイル ２・・・デコーダ ３・・・メインファイル ５・・・モジュー
ルファイル ６・・・回路記述自動合成部 １１・・・バッファ
メモリ １２・・・デュプリケータ １３・・・セレク
タ １４・・・サイズ変換ブロック １５・・・場合分
け処理ブロック １６・・・モジュール管理ファイル １７・・・データ
格納ブロック １８・・・外部モジュール呼び出しブロック １９、２０・・ノイズフィルタ ２１・・・Ａ／Ｄ
変換器 ２２・・・外部フイルタ回路 ２２ｂ・・加算回
路 ２２ｂ−１・加算器 ２３・・・Ｄ／Ａ
変換器 １００、２００・・・データバス

【表６】

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】パラメトリックに記述され規則性を有する
   回路記述と、パラメトリックに記述され本来規則性を持
   たない回路記述とを含み、回路記述言語と合成制御命令
   とで規定される回路設計プログラムを解読する手段と、 該解読された回路記述言語を記憶する第１の記憶手段
   と、 該解読された前記パラメトリックに記述され規則性を有
   する回路記述に対応するデータを生成する第１のデータ
   生成手段と、 該解読された前記パラメトリックに記述されない規則性
   を持たない回路記述に対応するデータを生成する第２の
   データ生成手段と、 該第１および第２のデータ生成手段で生成されたデータ
   を記憶する第２の記憶手段と、 該第１および第２の記憶手段に記憶されたデータを編集
   して回路を合成する手段とを有することを特徴とする回
   路記述合成装置。
2. 【請求項２】前記第２のデータ生成手段は、前記規則性
   を持たない回路記述に応じて、予め設定された手順に従
   って、前記規則性を有する回路の組合せとしての部分的
   な合成回路を記述する新たなデータを生成する請求項１
   記載の回路記述合成装置。
3. 【請求項３】前記本来規則性を持たない回路記述を予め
   所定の因子を用いて規定し、 前記第２のデータ生成手段は、その因子に応じて規則性
   ある回路を合成する請求項２記載の回路記述合成装置。
4. 【請求項４】前記第２のデータ生成手段が、 前記規則性を持つ回路モジュールと規則性を持たない回
   路モジュールとを管理するモジュール管理ファイルと、 規則性を持たない回路モジュールのデータを格納するデ
   ータ格納ブロックと、 規則性を持たない回路モジュールを呼び出す外部モジュ
   ール呼び出しブロックとを有する請求項３記載の回路記
   述合成装置。
5. 【請求項５】前記第２のデータ生成手段はさらに、 回路モジュールのサイズを変換するサイズ変換ブロック
   と、 前記解読手段で解読された場合分け命令を処理する場合
   分け処理ブロックとを有する請求項４記載の回路記述合
   成装置。
6. 【請求項６】前記回路記述言語は同じ回路記述が連続し
   て繰り返すことを示す記述を許容し、 前記第１のデータ生成手段が、該繰り返し記述に応答し
   て同じ回路記述を繰り返し数だけ生成し、前記第１の記
   憶手段に記憶する請求項１〜４いずれか記載の回路記述
   合成装置。