JPS58147223A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPS58147223A JPS58147223A JP3017682A JP3017682A JPS58147223A JP S58147223 A JPS58147223 A JP S58147223A JP 3017682 A JP3017682 A JP 3017682A JP 3017682 A JP3017682 A JP 3017682A JP S58147223 A JPS58147223 A JP S58147223A
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- Japan
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- filter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、音声信号処理９画像信号処理９通信分野等の
広範な信号処理分野において、大刀信号から取出す信号
の周波数帯域や通過特性を目的に応じて変化できるフィ
ルタに関する。
広範な信号処理分野において、大刀信号から取出す信号
の周波数帯域や通過特性を目的に応じて変化できるフィ
ルタに関する。
従来、この種のフィルタとしては、ＬｃＲ素子を使用し
たパッシブフィルタまたはアクティブフィルタ等のいわ
ゆるアナログフィルタが一般に採用されており、フィル
タ特性の変更や良好なしゃ断時性の実現は困難であった
。また、これらの難点を解決するためにディジタルフィ
ルタも採用されているが、このディジタルフィルタにお
いてもフィルタ特性を自由に変更できるような柔軟な演
算回路や制御回路を構成すえことは困難であった。
たパッシブフィルタまたはアクティブフィルタ等のいわ
ゆるアナログフィルタが一般に採用されており、フィル
タ特性の変更や良好なしゃ断時性の実現は困難であった
。また、これらの難点を解決するためにディジタルフィ
ルタも採用されているが、このディジタルフィルタにお
いてもフィルタ特性を自由に変更できるような柔軟な演
算回路や制御回路を構成すえことは困難であった。
本発明は、これら従来のフィルタの問題点を克服すべく
捺案されたものであって、その目的とするところは、デ
ィジタルン！・レタにおいて制御が自由に変更できるよ
うにし１、多種多様の用途に適合したフィルタ特性を実
現できるディジタルフィルタを提供するにある。また、
フィルタの特性゛を表現するしゃ断周波数、しゃ断時性
９通退域特性、阻止域特性を示すパラメータから、この
特性にできるだけ近似したディジタルフィルタのパラメ
ータを算出する能力を持たせ、１つの独立したユニバー
サルフィルタを提供するにある。
捺案されたものであって、その目的とするところは、デ
ィジタルン！・レタにおいて制御が自由に変更できるよ
うにし１、多種多様の用途に適合したフィルタ特性を実
現できるディジタルフィルタを提供するにある。また、
フィルタの特性゛を表現するしゃ断周波数、しゃ断時性
９通退域特性、阻止域特性を示すパラメータから、この
特性にできるだけ近似したディジタルフィルタのパラメ
ータを算出する能力を持たせ、１つの独立したユニバー
サルフィルタを提供するにある。
次に、本発明に係るディジタルフィルタの実施例につき
、添付図面を参照して以下詳細に説明する。
、添付図面を参照して以下詳細に説明する。
第１図は、本発明のディジタルフィルタの概略構成を示
すブロック回路図である。第１図において、■はデータ
入力端子、２は積和演算部、 ３はフィルタ特性大
刀端子、４はフィルタ特性入力部、５はフィルタパラメ
ータ算出部、６はシーケンス制御部、７はデータ出力端
子をそれぞれ示す。このディジタルフィルタにおいては
、図示しないコンソールパネルまたは外部制御装置より
フィルタ特性を表現するしゃ断周波数。
すブロック回路図である。第１図において、■はデータ
入力端子、２は積和演算部、 ３はフィルタ特性大
刀端子、４はフィルタ特性入力部、５はフィルタパラメ
ータ算出部、６はシーケンス制御部、７はデータ出力端
子をそれぞれ示す。このディジタルフィルタにおいては
、図示しないコンソールパネルまたは外部制御装置より
フィルタ特性を表現するしゃ断周波数。
しゃ断時性９通退域特性、阻止域特性のフィルタ特性デ
ータがフィルタ特性入力部４を介してフィルタパラメー
タ算出部５へ格納される。フィルタパラメータ算出部５
では、設定されたフィルタ特性にできる限りよく近似し
たディジタルフィルタを構成するために、ディジタルフ
ィルタで実行される積和演算の演算方式、積和演算の繰
返し回数および積和演算に用いる係数デ＝りを算出する
。これらのフィルタパラメータは、シーケンス制御部６
のタイミング操作により、係数データは積和演算部２へ
転送され、積和演算の演算方式と繰返し回数はシーケン
ス制御部６へ転送される。積和演算部２では、シーケン
ス制御部６の制御下にデータ入力端子１から入力された
ディジタルデータに対して積和演算を繰返し行い、デー
タ出力端子７へ演算結果を出力する。シーケンス制御部
６は、積和演算部２における演算順序、中間結果格納順
序、係数データの読出し順序の制御を行う。
ータがフィルタ特性入力部４を介してフィルタパラメー
タ算出部５へ格納される。フィルタパラメータ算出部５
では、設定されたフィルタ特性にできる限りよく近似し
たディジタルフィルタを構成するために、ディジタルフ
ィルタで実行される積和演算の演算方式、積和演算の繰
返し回数および積和演算に用いる係数デ＝りを算出する
。これらのフィルタパラメータは、シーケンス制御部６
のタイミング操作により、係数データは積和演算部２へ
転送され、積和演算の演算方式と繰返し回数はシーケン
ス制御部６へ転送される。積和演算部２では、シーケン
ス制御部６の制御下にデータ入力端子１から入力された
ディジタルデータに対して積和演算を繰返し行い、デー
タ出力端子７へ演算結果を出力する。シーケンス制御部
６は、積和演算部２における演算順序、中間結果格納順
序、係数データの読出し順序の制御を行う。
次に、前記構成からなる本発明ディジタルフィルタの各
構成要素の詳細とその動作につき説明する。
構成要素の詳細とその動作につき説明する。
第２図は、フィルタパラメータ算出部５の詳細を示すブ
ロック回路図である。すなわち、フィルタパラメータ算
出部５においては、フィルタ特性入力部４より入力され
たデータは書替え可能なフィルタ特性データメモリ８に
格納される。そして、フィルタパラメータ算出プロセッ
サ９が、これらのデータで表現されるフィルタ特性をデ
ィジタルフィルタで実現するのに最適な設計アルゴリズ
ムを、プログラムメモリ１０に格納されたプログラムか
ら選択し、積和演算の演算方式、積和演算の繰返し回数
および積和演算に用いる係数データのフィルタパラメー
タを算出するよう構成される。
ロック回路図である。すなわち、フィルタパラメータ算
出部５においては、フィルタ特性入力部４より入力され
たデータは書替え可能なフィルタ特性データメモリ８に
格納される。そして、フィルタパラメータ算出プロセッ
サ９が、これらのデータで表現されるフィルタ特性をデ
ィジタルフィルタで実現するのに最適な設計アルゴリズ
ムを、プログラムメモリ１０に格納されたプログラムか
ら選択し、積和演算の演算方式、積和演算の繰返し回数
および積和演算に用いる係数データのフィルタパラメー
タを算出するよう構成される。
第３図は、積和演算部２の詳−細を示すブロック回路図
である。しかるに、第２図において、積和演算は 乗算
器１１と加算器１２と結果の一時記憶用のレジスタ１３
とによシ実行される。
である。しかるに、第２図において、積和演算は 乗算
器１１と加算器１２と結果の一時記憶用のレジスタ１３
とによシ実行される。
また、これら演算器への入力データの格納用としてフィ
ルタパラメータ演算部５から転送される係数データを格
納する書替え可能な係数用メモリ１４と、入力データの
遅延または中間演算結果の遅延のために用いられる書替
え可能な遅延用メモリ１５とが設けられる。なお、これ
らのメモリ１４．１５は、それぞれ読出しおよび書込み
を実行するアドレス回路１６．１７を備え、読出しおよ
び書込みの順序やタイミングがシーケンス制御部６によ
って制御される。さらに、積和演算の演算方式を変更す
るために、加算器１２の入力端の一方にセレクタ１８を
接続すると共に遅延用メモリ１５の入力端にセレクタ１
９を接続する。しかるに、セレクタ１８はデータ入力端
子１からの入力データかレジスタ１３からの中間演算結
果かの選択を行うと共に、セレクタ１９はデータ入力端
子１からの入力データを遅延するかレジスタ１３からの
中間演算結果を遅延するかの選択を行う。この場合、各
セレクタ１８，１９においていずれのデータをいかなる
タイミングで選択するかは、シーケンス制御部６によ多
制御する。そして演算の最終結果は、レジスタ１３よシ
データ出力端子７へ出力データとして転送される。
ルタパラメータ演算部５から転送される係数データを格
納する書替え可能な係数用メモリ１４と、入力データの
遅延または中間演算結果の遅延のために用いられる書替
え可能な遅延用メモリ１５とが設けられる。なお、これ
らのメモリ１４．１５は、それぞれ読出しおよび書込み
を実行するアドレス回路１６．１７を備え、読出しおよ
び書込みの順序やタイミングがシーケンス制御部６によ
って制御される。さらに、積和演算の演算方式を変更す
るために、加算器１２の入力端の一方にセレクタ１８を
接続すると共に遅延用メモリ１５の入力端にセレクタ１
９を接続する。しかるに、セレクタ１８はデータ入力端
子１からの入力データかレジスタ１３からの中間演算結
果かの選択を行うと共に、セレクタ１９はデータ入力端
子１からの入力データを遅延するかレジスタ１３からの
中間演算結果を遅延するかの選択を行う。この場合、各
セレクタ１８，１９においていずれのデータをいかなる
タイミングで選択するかは、シーケンス制御部６によ多
制御する。そして演算の最終結果は、レジスタ１３よシ
データ出力端子７へ出力データとして転送される。
次に、第３図に示す積和演算部２における積和演算方式
について、代表的な巡回形演算方表と非巡回形演算方式
の２例について説明する。
について、代表的な巡回形演算方表と非巡回形演算方式
の２例について説明する。
（１）巡回形演算方式
次式で示されるパイクワッド回路を基本として、これの
縦続接続でディジタルフィルタを構成するのが一般的で
ある。
縦続接続でディジタルフィルタを構成するのが一般的で
ある。
但し、Ｈ（Ｚ） ：伝達関数
α１．α２．β１．β２：フィルタ係数２．２．遅延
今、入力データ系列をｘｌ、出方データ系列をｙｌ
とすると、前記式（１）で表わされる単位フィルタの演
算は次式（２） 、 （３）に分けて処理する０ ｙ、＝ｗ、＋αＷ ＋−１” ｃｔ、２Ｗ、 −２−（
２）Ｗ１＝ｘｌ−β、ｗ、−１−β２ｗ、−２ ・
・・・・・（３）これらの演算は、次表に示す演算ステ
ップで実行できる。
とすると、前記式（１）で表わされる単位フィルタの演
算は次式（２） 、 （３）に分けて処理する０ ｙ、＝ｗ、＋αＷ ＋−１” ｃｔ、２Ｗ、 −２−（
２）Ｗ１＝ｘｌ−β、ｗ、−１−β２ｗ、−２ ・
・・・・・（３）これらの演算は、次表に示す演算ステ
ップで実行できる。
まず、新しいデータがデータ入力端子１よ斬り入力され
ると、ステップ１でセレクタ１８はこのデータを選び、
乗算器１１の入力データは係数データメモリ１４から読
出された１段目のパイクワッド回路に必要な係数β１と
、前回の演算で遅延用メモリ１５に格納されたＷ、−１
となる。加算器１２は、この乗算結果とセレクタ１８で
選ばれたデータを加算し、この結果はステップ２のスタ
ートパルスでレジスタ１３の出力に表われる。ステップ
２では、セレクタ１８はレジスタ１３の出力を選択し、
乗算器１１、加算器１２はステップ１と同様に前記衣に
示した演算を行う。この演算方式では、セレクタ１９は
常にレジスタ１３の出力を選択する。ステップ１〜ステ
ツプ５の動作を一巡すると、１段のパイクワッド回路の
演算が終り、次の段の演算が始まる。この場合、係数デ
ータメモリ１４から２段目の係数が読出される他は、前
記と同じ動作をステップｌ−ステップ５まで繰返す。但
し、２段目以降のステップ１における加算器１２の入力
は、セレクタ１８によシレジスタ１３の出力が選択され
る。これらの動作が指定された繰返し回数すなわち複数
段性われ、最終段の５ステツプ目にレジスタ１３から出
力される結果がデータ出力端子７から出力される０ （２）非巡回形演算方式 ディジタルフィルタ演算は、次式で表わされる。
ると、ステップ１でセレクタ１８はこのデータを選び、
乗算器１１の入力データは係数データメモリ１４から読
出された１段目のパイクワッド回路に必要な係数β１と
、前回の演算で遅延用メモリ１５に格納されたＷ、−１
となる。加算器１２は、この乗算結果とセレクタ１８で
選ばれたデータを加算し、この結果はステップ２のスタ
ートパルスでレジスタ１３の出力に表われる。ステップ
２では、セレクタ１８はレジスタ１３の出力を選択し、
乗算器１１、加算器１２はステップ１と同様に前記衣に
示した演算を行う。この演算方式では、セレクタ１９は
常にレジスタ１３の出力を選択する。ステップ１〜ステ
ツプ５の動作を一巡すると、１段のパイクワッド回路の
演算が終り、次の段の演算が始まる。この場合、係数デ
ータメモリ１４から２段目の係数が読出される他は、前
記と同じ動作をステップｌ−ステップ５まで繰返す。但
し、２段目以降のステップ１における加算器１２の入力
は、セレクタ１８によシレジスタ１３の出力が選択され
る。これらの動作が指定された繰返し回数すなわち複数
段性われ、最終段の５ステツプ目にレジスタ１３から出
力される結果がデータ出力端子７から出力される０ （２）非巡回形演算方式 ディジタルフィルタ演算は、次式で表わされる。
この演算方式の場合は、セレクタ１８は常にレジスタ１
３の出力を選択し、セレクタ１９は常にデータ入力端子
１からのデータを選択する。まず、データ入力端子１か
らデータが入力されると、このデータを遅延用メモリ１
５に過去のデータと順序よく並ぶ位置に格納する。これ
と同時に、レジスタ１３の内容をクリアして０にする０
その後、係数データメモリ１４と、遅延用メモリ１５と
から、それぞれアドレス回路１６．１７によシ前記式（
４）の演算式で示されるデータ順序に従ってデータを読
出し、乗算器１１で乗算し、この結果を加算器１２でレ
ジスタ１３から出力される乗算結果の累積値と加算する
０この動作を繰返し回数すなわちフィルタ次数回繰返す
ことによシ、その演算結果であるレジスタ１３の出力が
データ出力端子７から出力される。
３の出力を選択し、セレクタ１９は常にデータ入力端子
１からのデータを選択する。まず、データ入力端子１か
らデータが入力されると、このデータを遅延用メモリ１
５に過去のデータと順序よく並ぶ位置に格納する。これ
と同時に、レジスタ１３の内容をクリアして０にする０
その後、係数データメモリ１４と、遅延用メモリ１５と
から、それぞれアドレス回路１６．１７によシ前記式（
４）の演算式で示されるデータ順序に従ってデータを読
出し、乗算器１１で乗算し、この結果を加算器１２でレ
ジスタ１３から出力される乗算結果の累積値と加算する
０この動作を繰返し回数すなわちフィルタ次数回繰返す
ことによシ、その演算結果であるレジスタ１３の出力が
データ出力端子７から出力される。
以上、第３図に示す積和演算部の演算方式について説明
したが、第３図に示す回路構成によれば、新たなディジ
タルフィルタ演算方式を採用する場合、シーケンス制御
部６のプログラムを変更することにより容易に対処する
ことができる。従って、前述した積和演算に関する説明
は、単なる一実施例ヤあって、種々の設計変更をなし得
ることは勿論である０ 第４図は、シーケンス制御部６のブロック回路図である
。すなわち、シーケンス制御部６においては、フィルタ
パラメータ算出部５より転送される演算方式と積和演算
の繰返し回数データはそれぞれ演算方式メモリ２０と繰
返し回数メモリ２１へ格納される。そして、シーケンス
制御プロセッサ２２が、プログラムメモリ２３に予め格
納されたプログラムの中から、演算方式メモリ２０のデ
ータに従って現在積和演算部２で実行しなければならな
い演算順序を指示したプログラムを選択するよう構成さ
れる。従って、この選択されたプログラムにより、シー
ケンス制御プロセッサ２２は、積和演算部２に対して、
アドレス回路１６．１７の読出しおよび書込みアドレス
の制御、セレクタ１８．１９のデータ選択制御を行い、
これらのシーケンス制御処理を繰返し回数メモリ１７に
格納された回数だけ繰返し実行する。
したが、第３図に示す回路構成によれば、新たなディジ
タルフィルタ演算方式を採用する場合、シーケンス制御
部６のプログラムを変更することにより容易に対処する
ことができる。従って、前述した積和演算に関する説明
は、単なる一実施例ヤあって、種々の設計変更をなし得
ることは勿論である０ 第４図は、シーケンス制御部６のブロック回路図である
。すなわち、シーケンス制御部６においては、フィルタ
パラメータ算出部５より転送される演算方式と積和演算
の繰返し回数データはそれぞれ演算方式メモリ２０と繰
返し回数メモリ２１へ格納される。そして、シーケンス
制御プロセッサ２２が、プログラムメモリ２３に予め格
納されたプログラムの中から、演算方式メモリ２０のデ
ータに従って現在積和演算部２で実行しなければならな
い演算順序を指示したプログラムを選択するよう構成さ
れる。従って、この選択されたプログラムにより、シー
ケンス制御プロセッサ２２は、積和演算部２に対して、
アドレス回路１６．１７の読出しおよび書込みアドレス
の制御、セレクタ１８．１９のデータ選択制御を行い、
これらのシーケンス制御処理を繰返し回数メモリ１７に
格納された回数だけ繰返し実行する。
前述した実施例から明らかなように、本発明によれば、
フィルタパラメータを算出する機能を備えると共に柔軟
性のあるプロセッサを採用したシーケンス制御部を設け
ることによシ、データの流れをソフトウェア制御で自由
に変更し得る積和演算部を構成することができ、フィル
タ特性を容易に変更可能なディジタルフィルタを得るこ
とができる。
フィルタパラメータを算出する機能を備えると共に柔軟
性のあるプロセッサを採用したシーケンス制御部を設け
ることによシ、データの流れをソフトウェア制御で自由
に変更し得る積和演算部を構成することができ、フィル
タ特性を容易に変更可能なディジタルフィルタを得るこ
とができる。
第１図は本発明に係るディジタルフィルタの概略構成を
示すブロック回路図、第２図は第１図に示すフィルタパ
ラメータ算出部の詳細を示すブロック回路図、第３図は
第１図に示す積和演算部の詳細を示すブロック回路図、
第４図は第１図に示すシーケンス制御部の詳細を示すブ
ロック回路図である。 １・・・データ入力端子 ２・・・積和演算部３・・
・フィルタ特性入力端子 ４・・・フィルタ特性入力部 ５・・・フィルタパラメータ算出部 ６・・・シーケンス制御部 ７・・・データ出力端子８
・・・フィルタ特性データメモリ ９・・・フィルタパラメータ算出プロセッサ１０・・・
プログラムメモリ １１・・・乗算器１２・・・加算器
１３・・・ レジスタ１４・・・係数デー
タメモリ １５・・・遅延用メモリ １６．１７・・・アドレス回路 １８．１９・・・セレクタ ２０・・・演算方式メモリ ２１・・・繰返し回数メモリ ２２・・・ シーケンス制御フロセッサ２３・・・ プ
ログラムメモリ 特許出願人 日本無線株式会社
示すブロック回路図、第２図は第１図に示すフィルタパ
ラメータ算出部の詳細を示すブロック回路図、第３図は
第１図に示す積和演算部の詳細を示すブロック回路図、
第４図は第１図に示すシーケンス制御部の詳細を示すブ
ロック回路図である。 １・・・データ入力端子 ２・・・積和演算部３・・
・フィルタ特性入力端子 ４・・・フィルタ特性入力部 ５・・・フィルタパラメータ算出部 ６・・・シーケンス制御部 ７・・・データ出力端子８
・・・フィルタ特性データメモリ ９・・・フィルタパラメータ算出プロセッサ１０・・・
プログラムメモリ １１・・・乗算器１２・・・加算器
１３・・・ レジスタ１４・・・係数デー
タメモリ １５・・・遅延用メモリ １６．１７・・・アドレス回路 １８．１９・・・セレクタ ２０・・・演算方式メモリ ２１・・・繰返し回数メモリ ２２・・・ シーケンス制御フロセッサ２３・・・ プ
ログラムメモリ 特許出願人 日本無線株式会社
Claims (1)
- 【特許請求の範囲】 （１） 積和演算を繰返し実行することによりＰ波効
果を実現するディジタルフィルタにおいて、フィルタ特
性を表現するしゃ断層波数、しゃ断時性９通退域特性お
よび阻止域特性を外部から入力する手段と、前記フィル
タ特性から積和演算の演算方式、積和演算の繰返し回数
および積和演算に用いる係数データを算出する手段と、
前記係数データを書替え可能に格納すると共にこの格納
されたデータに基づいて積和演算を実行し演算結果を一
時記憶する演算手段と、前記積和演算の演算方式および
繰返し回数を書替え可能に格納すると共にこれらの格納
されたデータに基づいて前記演算手段を制御する手段と
を設けることを特徴とするフィルタ特性の変更可能なデ
ィジタルフィルタ。 （２、特許請求の範囲第１項記載のディジタルフィルタ
において、フィルタ特性から積和演算に関するデータを
算出する手段は、フィルタ特性を°書替え可能に格納す
るメモリと、所定の設計アルゴリズムからなるプログラ
ムを格納するメモリと、前記各メモリに格納されたデー
タおよびプログラムを読出して積和演算に関するデータ
を算出するプロセッサとを備えてなるディジタルフィル
タ。 （３）特許請求の範囲第１項記載のディジタルフィルタ
において、演算手段は、係数データを格納するメモリと
、積和演算を実行する乗算器および加算器と、演算結果
を一時記憶するレジスタとを備えてなるディジタルフィ
ルタ。 （４）特許請求の範囲第１項記載のディジタルフィルタ
において、演算手段を制御する手段は、積和演算の演算
方式と繰返し回数とをそれぞれ格納するメモリと、演算
順序を指示するプログラムを格納するメモリと、前記各
メモリに格納されたデータおよびプログラムを読出して
演算手段のシーケンス制御を行うプロセッサとを備えて
なるディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017682A JPS58147223A (ja) | 1982-02-26 | 1982-02-26 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017682A JPS58147223A (ja) | 1982-02-26 | 1982-02-26 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147223A true JPS58147223A (ja) | 1983-09-02 |
| JPH0113244B2 JPH0113244B2 (ja) | 1989-03-06 |
Family
ID=12296439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017682A Granted JPS58147223A (ja) | 1982-02-26 | 1982-02-26 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60114020A (ja) * | 1983-11-25 | 1985-06-20 | Nakamichi Corp | 非巡回型デジタルフィルタ回路 |
| JPS6391697A (ja) * | 1986-10-04 | 1988-04-22 | 株式会社河合楽器製作所 | 電子楽器 |
| US20150317260A1 (en) | 2012-11-01 | 2015-11-05 | Mitsubishi Electric Corporation | Conversion device, peripheral device and programmable logic controller |
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| JPS5363948A (en) * | 1976-11-19 | 1978-06-07 | Fujitsu Ltd | Digital filter |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
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| JPS56149821A (en) * | 1980-04-22 | 1981-11-19 | Casio Comput Co Ltd | Digital filter device |
-
1982
- 1982-02-26 JP JP3017682A patent/JPS58147223A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113244B2 (ja) | 1989-03-06 |
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