JPH0481925A

JPH0481925A - デジタル信号処理回路

Info

Publication number: JPH0481925A
Application number: JP19657790A
Authority: JP
Inventors: Yasuhiko Hattori; 保彦服部
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-07-24
Filing date: 1990-07-24
Publication date: 1992-03-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、デジタルデータの乗算を行うデジタル信号処
理回路に関する。

（ロ）従来の技術デジタルフィルタ等を構成するＤ　Ｓ　Ｐ　（Ｄｉｇｉ
−ｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）に於い
ては〜被処理データに特定のデジタルデータをフィルタ
係数として積算する積和演算が頻繁に行われる。この被
処理データは、書き込み及び読み出しが自由なスタティ
ックＲＡＭ等のメモリに記憶され、積和演算を行う度に
レジスタに一旦取り込まれ、レジスタから乗算器に入力
される。

第２図は、上述の如き乗算を行うデジタル信号処理回路
の構成を示すブロック図である。

データメモリ（１）には、乗数、被乗数となる各種のデ
ジタルデータが記憶され、制御回路（２）からの読出制
御信号に従って乗数データ、被乗数データが順次読み出
される。このデータメモリ（１）から読み出された乗数
データ及び被乗数データは、夫々入力レジスタ（３）（
４）に−旦取り込まれ、入力レジスタ（３）（４）から
乗算器（５）に供給される。入力レジスタ（３）（４）
に於いては、データメモリ（１）から時系列的に読み出
される乗数データ及び被乗数データが１データ毎記憶さ
れ、乗算器（５）の演算動作に従うタイミングで乗算器
（５）に入力される。そして、乗算器（５）の演算結果
は、出力レジスタ（６）に−旦記憶され、次段の回路（
図面省略）に出力される。

一方、演算動作を制御する制御回路（２）は、演算動作
の動作プログラムが記憶されるプログラムメモリ（７）
と、読み出されたプログラムデータを取り込むコマンド
レジスタ（８）と、プログラムデータをデフードして各
部に命令を送るデコーダ（９）からなり、プログラムデ
ータに従って演算が実行されるように構成きれる。即ち
、プログラムメモリ（７）にはデータメモリ（１）のア
ドレス指定や演算の実行命令等のデータが所定の順序で
記憶されており、これらのデータを順次読み出してプロ
グラムメモリ（１）や乗算器（５）に与えることで回路
の演算動作が制御される６例えば、フィルタ演算等に於
いては、第１のステップでフィルタ係数となる乗算デー
タがデータメモリ（１）から読み出されて入力レジスタ
（３）に取り込まれ、第２のステップで被乗数データが
データメモリ（１）から読み出されて入力レジスタ（４
）に取り込まれると共に各入力レジスタ（３）（４）か
ら乗算器（５）に各データが供給きれて乗算が実行され
る。そして、第１及び第２のステップを繰り返すことに
より所定の演算が実行きれる。

（八）発明が解決しようとする課題しかしながら、上述の如きデータ処理に於いては、１回
の乗算を実行するのに２ステツプ必要なために、演算速
度が遅くなるという問題を有している。特に、乗算を何
度も繰り返すフィルタ演算のようなデータ処理では、デ
ータの処理時間が長くなる。さらに、１ステツプの動作
毎に制御回路（２）から命令を供給する必要があること
から、プログラムデータが長くなり、プログラムメモリ
（７）の容量を増大させ、回路規模の増大を招くことに
なる。

また、データメモリ（１）を２分割して乗数データと被
乗数データとを同時に入力レジスタ（３）（４）に供給
するように構成すれば、１ステツプでの演算は可能にな
るが、１つの命令で２つのアドレスを同時に指定するこ
とが困難なため、演算命令自体を長くする必要が生じる
。従って、プログラムメモリ（７）の容量の増大やコマ
ンドレジスタ（８）及びデコーダ（９）のビット数の増
大を伴い、回路規模が大幅に増大することになる。

そこで本発明は、回路規模の大幅な増大を伴うことなく
演算速度の向上を図ることを目的とする。

（ニ）課題を解決するための手段本発明は、上述の課題を解決するためになされたもので
、その特徴とするところは、被乗数となる第１のデジタ
ルデータを記憶する第１のメモリと、上記第１のデジタ
ルデータに対して乗数となる第２のデジタルデータを記
憶する第２のメモリと、これら各メモリから夫々上記第
１及び第２のデジタルデータを受けて一定期間蓄積する
第１及び第２の入力レジスタと、この第１及び第２の入
力レジスタから上記第１及び第２のデジタルデータを受
け、第１のデジタルデータに第２のデジタルデータを乗
じて第３のデジタルデータを得る乗算器と、この乗算器
の演算動作に従って増減するアドレスデータを得るアド
レスレジスタと、を備え、上記第１のメモリのアドレス
が所定のプログラムデータに基づいて指定されると共に
、上記第２のメモリのアドレスが上記アドレスレジスタ
のアドレスデータに基づいて指定されることを特徴とす
るデジタル信号処理回路。

（＊）作用本発明によれば、乗算器の演算動作に従ってアドレスレ
ジスタをインクリメント或いはデクリメントしてアドレ
スデータを得て第２のメモリのアドレスを指定するよう
に構成したことで、１つの演算命令を長くすることなく
第１及び第２のメモリのアドレスを同時に指定すること
ができ、１ステツプで演算を完了できる。従って、プロ
グラムデータの増大や、回路構成の増大を伴うことなく
演算速度の向上が図れる。

（へ）実施例本発明の一実施例を図面に従って説明する。

第１図は、本発明のデジタル信号処理回路の構成を示す
ブロック図である。この図に於いて、制御回路（２）及
び乗算器（５）は、第２図と同一であり、同一部分には
同一符号が付しである。

本発明の特徴とするところは、乗数データと被乗数デー
タとを夫々記憶する乗数データメモリ〈１１〉と被乗数
データメモリ（１２）とを設け、乗数データメモリバ１
１）のアドレスを乗算器（５）の演算動作に従ってイン
クリメント或いはデクリメントされるアドレスレジスタ
（１０）の出力に基づいて指定することにある。即ち、
アドレスレジスタ（１０）は、乗算器（５）で演算が実
行きれる度に１１」が繰り上げ、或いは繰り下げられる
カウンタ構成を成しており、演算が完了すると乗数デー
タメモリ（１１）のアドレスが次のアドレスにシフトさ
れる。そして、乗数データメモリ（１１）には、フィル
タ係数となる乗数データが所定の順序で記憶されており
、アドレスの指定を１つづつシフトすることで乗数デー
タが所望の順序で入力レジスタ（３〉に供給きれること
になる。

一般に、フィルタ演算等の積和演算に於いては、規則的
な演算が繰り返し実行されるため、乗数データメモリ（
１１）のアドレスを乗算器（５）の演算動作に従ってシ
フトして乗数データを読み出すようにすることで所望の
演算を実行することができる。

ここで、被乗数データメモリ（１２）のアドレスの指定
は、第２図と同様にして制御回路（２）により指定され
るもので、そのアドレス指定データがプログラムメモリ
（７〉に記憶される。

従って、制御回路（２）が被乗数データメモリ（１２）
のアドレスを指定すると共に乗算器（５）に演算の実行
命令を供給すると、乗算器（５）に於いて乗算が実行さ
れると共にアドレスレジスタ（１０）がインクリメント
（或いはデクリメント）されて乗数データメモリ（１１
）のアドレスが次のアドレスに移きれる。°このため、
乗数データメモリ（１１）のアドレスは、乗算器（５）
での乗算が完了する毎に次のアドレスに移され、制御回
路（２）でアドレスの指定を行わなくても順次指定きれ
ることになる。

以上の構成によれば、１ステツプで乗算が完了するにも
拘わらず、２つのメモリのアドレスを同時に指定する必
要がないため、演算命令を長くすることなく短い時間で
の演算を完了できる。

（ト）発明の効果本発明に依れば、１ステツプで乗算を完了することがで
きるため、データの処理時間を短縮できると共に、演算
を実行するステップ数の減少により演算命令の数、即ち
プログラムデータの容量を縮小することができる。

また、１つの演算命令を長くする必要がないことから、
各部の動作を制御する制御系回路の回路構成の増大防止
が図れる。

【図面の簡単な説明】

第１図は本発明デジタル信号処理回路のブロック図、第
２図は従来のデジタル信号処理回路のブロック図である
。（１）・・・データメモリ、　（２）・・・制御回路、
　（３）（４）・・・入力レジスタ、（５）・・・乗算
器、　（６）・・・出力レジスタ、〈７）・・・プログ
ラムメモリ、（８）・・・コマンドレジスタ、（９）・
・・デコーダ、（１０）・・・アドレスレジスタ、（１
１）・・・乗数データメモリ、（１２）・・・被乗数デ
ータメモリ。

Claims

【特許請求の範囲】

（１）被乗数となる第１のデジタルデータを記憶する第
１のメモリと、上記第１のデジタルデータに対して乗数となる第２のデ
ジタルデータを記憶する第２のメモリと、これら各メモ
リから夫々上記第１及び第２のデジタルデータを受けて
一定期間蓄積する第１及び第２の入力レジスタと、この第１及び第２の入力レジスタから上記第１及び第２
のデジタルデータを受け、第１のデジタルデータに第２
のデジタルデータを乗じて第３のデジタルデータを得る
乗算器と、この乗算器の演算動作に従って増減するアドレスデータ
を得るアドレスレジスタと、を備え、上記第１のメモリのアドレスが所定のプログラムデータ
に基づいて指定されると共に、上記第２のメモリのアド
レスが上記アドレスレジスタのアドレスデータに基づい
て指定されることを特徴とするデジタル信号処理回路。
（２）上記第１のメモリのアドレス指定及び上記乗算器
の演算動作が、一定周期の基本クロックに従うタイミン
グに設定されることを特徴とする請求項第１項記載のデ
ジタル信号処理回路。