JP2000286679A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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Abstract
(57)【要約】
【課題】 制御プログラムを書き換えることなく中間デ
ータを取り出せるようにする。 【解決手段】 演算制御部２０に、演算処理の制御プロ
グラムが設定されて各種のアドレス信号ＡＤ1、ＡＣを
発生するデコーダ２２と、このデコーダ２２の指示でア
ドレス信号ＡＤ2を発生するアドレスレジスタ２３とを
設ける。アドレスレジスタ２３を書き換え可能にするこ
とで、制御プログラム自体を書き換えることなく、演算
処理部１０の演算動作の一部を変更することができる。
ータを取り出せるようにする。 【解決手段】 演算制御部２０に、演算処理の制御プロ
グラムが設定されて各種のアドレス信号ＡＤ1、ＡＣを
発生するデコーダ２２と、このデコーダ２２の指示でア
ドレス信号ＡＤ2を発生するアドレスレジスタ２３とを
設ける。アドレスレジスタ２３を書き換え可能にするこ
とで、制御プログラム自体を書き換えることなく、演算
処理部１０の演算動作の一部を変更することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、中間データの取り
出しを容易にしたデジタル信号処理装置に関する。
出しを容易にしたデジタル信号処理装置に関する。
【０００２】
【従来の技術】図３は、一般的なデジタルフィルタの構
成図である。
成図である。
【０００３】デジタルフィルタは、ラッチ１、２、加算
器３及び乗算器４〜６により構成される。入力データＡ
(n)は、第１のラッチ１及び第１の乗算器４に入力さ
れ、第１のラッチ１に次のデータの入力まで保持される
と共に、第１の乗算器４で第１の係数ｋ0が乗算され
る。第１のラッチ１に保持された入力データＡ(n-1)
は、第２の乗算器５に入力され、第２の係数ｋ1が乗算
される。第１の乗算器４の乗算結果ｋ0・Ａ(n)及び第２
の乗算器５の乗算結果ｋ1・Ａ(n-1)は、後述する第３の
乗算器６の乗算結果ｋ2・Ｂ(n-1)と共に加算器３に入力
される。加算器３の加算結果ｋ0・Ａ(n)＋ｋ1・Ａ(n-1)
＋ｋ2・Ｂ(n-1)は、出力データＢ(n)として出力される
と共に、第２のラッチ２に入力され、次のデータの入力
まで保持される。そして、第２のラッチ２に保持された
出力データＢ(n-1)は、第３の乗算器６に入力され、第
３の係数ｋ2が乗算される。従って、 Ｂ(n)＝ｋ0・Ａ(n)＋ｋ1・Ａ(n-1)＋ｋ2・Ｂ(n-1) に従うフィルタ演算が達成される。
器３及び乗算器４〜６により構成される。入力データＡ
(n)は、第１のラッチ１及び第１の乗算器４に入力さ
れ、第１のラッチ１に次のデータの入力まで保持される
と共に、第１の乗算器４で第１の係数ｋ0が乗算され
る。第１のラッチ１に保持された入力データＡ(n-1)
は、第２の乗算器５に入力され、第２の係数ｋ1が乗算
される。第１の乗算器４の乗算結果ｋ0・Ａ(n)及び第２
の乗算器５の乗算結果ｋ1・Ａ(n-1)は、後述する第３の
乗算器６の乗算結果ｋ2・Ｂ(n-1)と共に加算器３に入力
される。加算器３の加算結果ｋ0・Ａ(n)＋ｋ1・Ａ(n-1)
＋ｋ2・Ｂ(n-1)は、出力データＢ(n)として出力される
と共に、第２のラッチ２に入力され、次のデータの入力
まで保持される。そして、第２のラッチ２に保持された
出力データＢ(n-1)は、第３の乗算器６に入力され、第
３の係数ｋ2が乗算される。従って、 Ｂ(n)＝ｋ0・Ａ(n)＋ｋ1・Ａ(n-1)＋ｋ2・Ｂ(n-1) に従うフィルタ演算が達成される。
【０００４】図４は、上述のデジタルフィルタを実際の
回路として構成する場合のブロック図であり、図５は、
その動作を説明するタイミング図である。
回路として構成する場合のブロック図であり、図５は、
その動作を説明するタイミング図である。
【０００５】デジタルフィルタは、ＲＡＭ１１、ＲＯＭ
１２、乗算器１３、加算器１４、レジスタ１５及びセレ
クタ１６より構成される。デジタルフィルタを実際に構
成する場合、回路規模の大きくなるなる乗算器が１つま
とめられ、係数ｋ0〜ｋ2の乗算処理を時分割で処理する
ようにしている。これらの演算動作、即ち、ＲＡＭ１１
及びＲＯＭ１２のアドレスの指定やセレクタ１５の選択
指示等は、別のメモリに記憶された制御プログラムに基
づいて制御される。
１２、乗算器１３、加算器１４、レジスタ１５及びセレ
クタ１６より構成される。デジタルフィルタを実際に構
成する場合、回路規模の大きくなるなる乗算器が１つま
とめられ、係数ｋ0〜ｋ2の乗算処理を時分割で処理する
ようにしている。これらの演算動作、即ち、ＲＡＭ１１
及びＲＯＭ１２のアドレスの指定やセレクタ１５の選択
指示等は、別のメモリに記憶された制御プログラムに基
づいて制御される。
【０００６】ＲＡＭ１１は、セレクタ１６から入力され
る入力データＡ(n)及び演算結果となる出力データＢ(n)
を記憶し、ＲＯＭ１２は、複数のフィルタ係数ｋ0〜ｋ2
を記憶する。乗算器１３は、ＲＡＭ１１から読み出され
る入力データＡ(n)または出力データＢ(n)に、各データ
に対応して読み出されるフィルタ係数ｋ0〜ｋ2を乗算す
る。加算器１４は、乗算器１３の乗算結果と、レジスタ
１５に保持された過去の加算結果とを加算し、その加算
結果をレジスタ１５に供給する。レジスタ１５は、加算
器１４から入力される加算結果を順次取り込んで保持す
ることにより、加算器１４と共に累加算器を構成する。
ここでは、第１〜第３の係数ｋ0〜ｋ2に対応する３回の
乗算結果が累加算され、その累加算結果が、出力データ
Ｂ(n)として出力される。
る入力データＡ(n)及び演算結果となる出力データＢ(n)
を記憶し、ＲＯＭ１２は、複数のフィルタ係数ｋ0〜ｋ2
を記憶する。乗算器１３は、ＲＡＭ１１から読み出され
る入力データＡ(n)または出力データＢ(n)に、各データ
に対応して読み出されるフィルタ係数ｋ0〜ｋ2を乗算す
る。加算器１４は、乗算器１３の乗算結果と、レジスタ
１５に保持された過去の加算結果とを加算し、その加算
結果をレジスタ１５に供給する。レジスタ１５は、加算
器１４から入力される加算結果を順次取り込んで保持す
ることにより、加算器１４と共に累加算器を構成する。
ここでは、第１〜第３の係数ｋ0〜ｋ2に対応する３回の
乗算結果が累加算され、その累加算結果が、出力データ
Ｂ(n)として出力される。
【０００７】続いて、演算動作について説明する。ま
ず、ＲＡＭ１１には、過去の入力データＡ(0)及び過去
の出力データＢ(0)が記憶されており、レジスタ１５に
は、データが保持されていない（「０」が保持されてい
る）ものとする。
ず、ＲＡＭ１１には、過去の入力データＡ(0)及び過去
の出力データＢ(0)が記憶されており、レジスタ１５に
は、データが保持されていない（「０」が保持されてい
る）ものとする。
【０００８】最初にセレクタ１６が入力データＡ(1)を
選択し、その入力データＡ(1)がＲＡＭ１１に書き込ま
れる。続いて、ＲＡＭ１１から入力データＡ(1)が読み
出され、これに対応してＲＯＭ１２から第１の係数ｋ0
が読み出される。乗算器１３において入力データＡ(1)
と第１の係数ｋ0とが乗算され、その乗算結果ｋ0・Ａ
(1)が加算器１４を通して、中間データＲ１としてレジ
スタ１５に取り込まれる。
選択し、その入力データＡ(1)がＲＡＭ１１に書き込ま
れる。続いて、ＲＡＭ１１から入力データＡ(1)が読み
出され、これに対応してＲＯＭ１２から第１の係数ｋ0
が読み出される。乗算器１３において入力データＡ(1)
と第１の係数ｋ0とが乗算され、その乗算結果ｋ0・Ａ
(1)が加算器１４を通して、中間データＲ１としてレジ
スタ１５に取り込まれる。
【０００９】次に、ＲＡＭ１１から入力データＡ(0)が
読み出され、これに対応してＲＯＭ１２から第２の係数
ｋ1が読み出される。乗算器１３において入力データＡ
(0)と第２の係数ｋ1とが乗算され、その乗算結果ｋ1・
Ａ(0)に、加算器１４おいて中間データＲ１が加算さ
れ、その加算結果Ｒ１＋ｋ1・Ａ(0)が中間データＲ２と
してレジスタ１５に取り込まれる。
読み出され、これに対応してＲＯＭ１２から第２の係数
ｋ1が読み出される。乗算器１３において入力データＡ
(0)と第２の係数ｋ1とが乗算され、その乗算結果ｋ1・
Ａ(0)に、加算器１４おいて中間データＲ１が加算さ
れ、その加算結果Ｒ１＋ｋ1・Ａ(0)が中間データＲ２と
してレジスタ１５に取り込まれる。
【００１０】さらに、ＲＡＭ１１から出力データＢ(0)
が読み出され、これに対応してＲＯＭ１２から第３の係
数ｋ2が読み出される。乗算器１３において出力データ
Ｂ(0)と第３の係数ｋ2とが乗算され、その乗算結果ｋ2
・Ｂ(0)に、加算器１４おいて中間データＲ２が加算さ
れ、その加算結果Ｒ２＋ｋ2・Ｂ(0)が出力データＢ(1)
としてレジスタ１５に取り込まれる。これにより、レジ
スタ１５から、入力データＡ(1)に対応する出力データ
Ｂ(1)が出力される。このとき、セレクタ１６は、出力
データＢ(1)を選択し、次の演算処理に備えて出力デー
タＢ(1)をＲＡＭ１１に書き込む。
が読み出され、これに対応してＲＯＭ１２から第３の係
数ｋ2が読み出される。乗算器１３において出力データ
Ｂ(0)と第３の係数ｋ2とが乗算され、その乗算結果ｋ2
・Ｂ(0)に、加算器１４おいて中間データＲ２が加算さ
れ、その加算結果Ｒ２＋ｋ2・Ｂ(0)が出力データＢ(1)
としてレジスタ１５に取り込まれる。これにより、レジ
スタ１５から、入力データＡ(1)に対応する出力データ
Ｂ(1)が出力される。このとき、セレクタ１６は、出力
データＢ(1)を選択し、次の演算処理に備えて出力デー
タＢ(1)をＲＡＭ１１に書き込む。
【００１１】以上の動作を繰り返すことにより、連続し
て入力される入力信号Ａ(n)に対して、上述のフィルタ
演算が施された出力データＢ(n)が出力される。
て入力される入力信号Ａ(n)に対して、上述のフィルタ
演算が施された出力データＢ(n)が出力される。
【００１２】
【発明が解決しようとする課題】演算動作を制御する制
御プログラムは、所定のフィルタ演算を実行した後、そ
の結果を出力するように構成される。このような制御プ
ログラムにおいては、演算処理の過程にある中間データ
を取り出そうとする場合、その中間データを読み出すよ
うな命令を予め取り込んでおく必要がある。しかしなが
ら、制御プログラムで設定される各種の命令は、常に一
定の順序で実行されるため、読み出すデータを切り換え
るためには、制御プログラム自体を書き換えなければな
らない。制御プログラムの書き換えは、大量のデータを
取り扱う必要があるため、処理が煩雑である。
御プログラムは、所定のフィルタ演算を実行した後、そ
の結果を出力するように構成される。このような制御プ
ログラムにおいては、演算処理の過程にある中間データ
を取り出そうとする場合、その中間データを読み出すよ
うな命令を予め取り込んでおく必要がある。しかしなが
ら、制御プログラムで設定される各種の命令は、常に一
定の順序で実行されるため、読み出すデータを切り換え
るためには、制御プログラム自体を書き換えなければな
らない。制御プログラムの書き換えは、大量のデータを
取り扱う必要があるため、処理が煩雑である。
【００１３】そこで本発明は、制御プログラムを書き換
えることなく、演算過程の中間データを任意に選択して
読み出せるようにすることを目的とする。
えることなく、演算過程の中間データを任意に選択して
読み出せるようにすることを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、入力されるデータに対して所定の演算処理を施す演
算処理部及び所定のクロックに基づいて上記演算処理部
の動作を制御する演算制御部を備えたデジタル信号処理
装置であって、上記演算処理部は、入力されるデータに
対して繰り返し演算処理を施す演算器と、演算処理の過
程で生成される中間データを記憶するメモリと、を含
み、上記演算制御部は、上記演算処理部の各種の演算動
作を実行させる複数の固定命令を保持し、上記演算処理
部に対して、各固定命令を所定の周期で順次供給するデ
コーダと、書き換え可能な命令を保持し、その命令を上
記デコーダからの固定命令に応答して上記演算処理部に
供給するレジスタと、を含むことにある。
解決するために成されたもので、その特徴とするところ
は、入力されるデータに対して所定の演算処理を施す演
算処理部及び所定のクロックに基づいて上記演算処理部
の動作を制御する演算制御部を備えたデジタル信号処理
装置であって、上記演算処理部は、入力されるデータに
対して繰り返し演算処理を施す演算器と、演算処理の過
程で生成される中間データを記憶するメモリと、を含
み、上記演算制御部は、上記演算処理部の各種の演算動
作を実行させる複数の固定命令を保持し、上記演算処理
部に対して、各固定命令を所定の周期で順次供給するデ
コーダと、書き換え可能な命令を保持し、その命令を上
記デコーダからの固定命令に応答して上記演算処理部に
供給するレジスタと、を含むことにある。
【００１５】本発明によれば、固定命令に応答して、レ
ジスタから書き換え可能な命令を読み出すようにしたこ
とで、固定命令を組み合わせた制御プログラムを書き換
えることなく、演算処理部の動作を切り換えることがで
きる。
ジスタから書き換え可能な命令を読み出すようにしたこ
とで、固定命令を組み合わせた制御プログラムを書き換
えることなく、演算処理部の動作を切り換えることがで
きる。
【００１６】
【発明の実施の形態】図１は、本発明のデジタル信号処
理装置としてのデジタルフィルタの構成を示すブロック
図であり、図２は、その動作を説明するタイミング図で
ある。
理装置としてのデジタルフィルタの構成を示すブロック
図であり、図２は、その動作を説明するタイミング図で
ある。
【００１７】デジタルフィルタは、演算処理部１０及び
演算制御部２０を有する。演算処理部１０は、図４に示
すデジタルフィルタと同一のものであり、ＲＡＭ１１、
ＲＯＭ１２、乗算器１３、加算器１４、レジスタ１５及
びセレクタ１６より構成される。この演算処理部１０
は、演算制御部２０から供給されるアドレス信号ＡＤ
1、ＡＤ2、ＡＣに応答して演算処理を実行する。即ち、
演算処理の動作タイミングに従い、ＲＡＭ１１に記憶さ
れた入力データＡ(n)及び出力データＢ(n)を所定の順序
で読み出すように、ＲＡＭ１１に対するアドレス信号Ａ
Ｄ1、ＡＤ2が与えられ、各データに対応して係数を読み
出すように、ＲＯＭ１２に対するアドレス信号ＡＣが与
えられる。尚、ＲＡＭ１１の出力は、中間データの出力
に対応し、レジスタ１５の出力と同様に、外部の機器に
接続される。
演算制御部２０を有する。演算処理部１０は、図４に示
すデジタルフィルタと同一のものであり、ＲＡＭ１１、
ＲＯＭ１２、乗算器１３、加算器１４、レジスタ１５及
びセレクタ１６より構成される。この演算処理部１０
は、演算制御部２０から供給されるアドレス信号ＡＤ
1、ＡＤ2、ＡＣに応答して演算処理を実行する。即ち、
演算処理の動作タイミングに従い、ＲＡＭ１１に記憶さ
れた入力データＡ(n)及び出力データＢ(n)を所定の順序
で読み出すように、ＲＡＭ１１に対するアドレス信号Ａ
Ｄ1、ＡＤ2が与えられ、各データに対応して係数を読み
出すように、ＲＯＭ１２に対するアドレス信号ＡＣが与
えられる。尚、ＲＡＭ１１の出力は、中間データの出力
に対応し、レジスタ１５の出力と同様に、外部の機器に
接続される。
【００１８】演算制御部２０は、カウンタ２１、デコー
ダ２２及びアドレスレジスタ２３より構成され、ＲＡＭ
１１に対するアドレス信号ＡＤ1、ＡＤ2及びＲＯＭ１２
に対するアドレス信号ＡＣを生成する。カウンタ２１
は、一定周期の基準クロックＣＫをカウントし、一定の
ステップで増加または減少を繰り返すカウント値を発生
する。デコーダ２２は、制御プログラムが設定されてお
り、カウンタ２２から入力されるカウント値に応答し
て、ＲＡＭ１１に対するアドレス信号ＡＤ1及びＲＯＭ
１２に対するアドレス信号ＡＣを所定のタイミングで順
次発生する。これと同時に、セレクタ１６の選択及びレ
ジスタ１５のラッチのタイミングを制御する。アドレス
レジスタ２３は、ＲＡＭ１１に対するアドレス信号ＡＤ
2を保持し、デコーダ２２から入力されるアドレス信号
ＡＲに応答して、そのアドレス信号ＡＤ2を発生する。
このアドレスレジスタ２３に保持されるアドレス信号Ａ
Ｄ2については、外部からの供給によって容易に書き換
え可能なように構成される。
ダ２２及びアドレスレジスタ２３より構成され、ＲＡＭ
１１に対するアドレス信号ＡＤ1、ＡＤ2及びＲＯＭ１２
に対するアドレス信号ＡＣを生成する。カウンタ２１
は、一定周期の基準クロックＣＫをカウントし、一定の
ステップで増加または減少を繰り返すカウント値を発生
する。デコーダ２２は、制御プログラムが設定されてお
り、カウンタ２２から入力されるカウント値に応答し
て、ＲＡＭ１１に対するアドレス信号ＡＤ1及びＲＯＭ
１２に対するアドレス信号ＡＣを所定のタイミングで順
次発生する。これと同時に、セレクタ１６の選択及びレ
ジスタ１５のラッチのタイミングを制御する。アドレス
レジスタ２３は、ＲＡＭ１１に対するアドレス信号ＡＤ
2を保持し、デコーダ２２から入力されるアドレス信号
ＡＲに応答して、そのアドレス信号ＡＤ2を発生する。
このアドレスレジスタ２３に保持されるアドレス信号Ａ
Ｄ2については、外部からの供給によって容易に書き換
え可能なように構成される。
【００１９】続いて、演算動作について説明する。ま
ず、ＲＡＭ１１には、過去の入力データＡ(0)及び過去
の出力データＢ(0)が記憶されており、レジスタ１５に
は、データが保持されていない（「０」が保持されてい
る）ものとする。
ず、ＲＡＭ１１には、過去の入力データＡ(0)及び過去
の出力データＢ(0)が記憶されており、レジスタ１５に
は、データが保持されていない（「０」が保持されてい
る）ものとする。
【００２０】最初は、セレクタ１６が入力データＡ(1)
を選択しており、アドレス信号ＡＤ1がＲＡＭ１１の特
定のアドレスを指定すると、そのアドレスに入力データ
Ａ(1)が書き込まれる。入力データＡ(1)の書き込みが完
了した時点で、セレクタ１６は、レジスタ１５側に切り
換えられる。
を選択しており、アドレス信号ＡＤ1がＲＡＭ１１の特
定のアドレスを指定すると、そのアドレスに入力データ
Ａ(1)が書き込まれる。入力データＡ(1)の書き込みが完
了した時点で、セレクタ１６は、レジスタ１５側に切り
換えられる。
【００２１】続いて、アドレス信号ＡＤ1が、入力デー
タＡ(1)が記憶されたＲＡＭ１１のアドレスを指定し、
同時に、アドレス信号ＡＣが、第１の係数ｋ0が記憶さ
れたＲＯＭ１２のアドレスを指定する。これにより、Ｒ
ＡＭ１１から入力データＡ(1)が読み出されると同時
に、ＲＯＭ１２から第１の係数ｋ0が読み出され、それ
らの乗算結果ｋ0・Ａ(1)が乗算器１３から出力される。
この乗算結果ｋ0・Ａ(1)は、加算器１４を通して
（「０」が加算されて）、中間データＲ１としてレジス
タ１５に取り込まれる。
タＡ(1)が記憶されたＲＡＭ１１のアドレスを指定し、
同時に、アドレス信号ＡＣが、第１の係数ｋ0が記憶さ
れたＲＯＭ１２のアドレスを指定する。これにより、Ｒ
ＡＭ１１から入力データＡ(1)が読み出されると同時
に、ＲＯＭ１２から第１の係数ｋ0が読み出され、それ
らの乗算結果ｋ0・Ａ(1)が乗算器１３から出力される。
この乗算結果ｋ0・Ａ(1)は、加算器１４を通して
（「０」が加算されて）、中間データＲ１としてレジス
タ１５に取り込まれる。
【００２２】次に、アドレス信号ＡＤ1が、過去の入力
データＡ(0)が記憶されたＲＡＭ１１のアドレスを指定
し、同時に、アドレス信号ＡＣが、第２の計数ｋ1が記
憶されたＲＯＭのアドレスを指定する。これにより、Ｒ
ＡＭ１１から入力データＡ(0)が読み出されると同時
に、ＲＯＭ１２から第２の係数ｋ1が読み出され、それ
らの乗算結果ｋ1・Ａ(0)が乗算器１３から出力される。
この乗算結果ｋ1・Ａ(0)は、加算器１４おいてレジスタ
１５に保持された中間データＲ１と加算され、その加算
結果Ｒ１＋ｋ1・Ａ(0)が中間データＲ２としてレジスタ
１５に取り込まれる。
データＡ(0)が記憶されたＲＡＭ１１のアドレスを指定
し、同時に、アドレス信号ＡＣが、第２の計数ｋ1が記
憶されたＲＯＭのアドレスを指定する。これにより、Ｒ
ＡＭ１１から入力データＡ(0)が読み出されると同時
に、ＲＯＭ１２から第２の係数ｋ1が読み出され、それ
らの乗算結果ｋ1・Ａ(0)が乗算器１３から出力される。
この乗算結果ｋ1・Ａ(0)は、加算器１４おいてレジスタ
１５に保持された中間データＲ１と加算され、その加算
結果Ｒ１＋ｋ1・Ａ(0)が中間データＲ２としてレジスタ
１５に取り込まれる。
【００２３】さらに、アドレス信号ＡＤ2が、読み出し
アドレスとして、過去の出力データＢ(0)が記憶された
ＲＡＭ１１のアドレスを指定し、同時に、アドレス信号
ＡＣが、第３の計数ｋ2が記憶されたＲＯＭのアドレス
を指定する。これにより、ＲＡＭ１１から出力データＢ
(0)が読み出されると共に、ＲＯＭ１２から第３の係数
ｋ2が読み出され、これらの乗算結果ｋ2・Ｂ(0)が乗算
器１３から出力される。この乗算結果ｋ2・Ｂ(0)は、加
算器１４おいてレジスタ１５に保持された中間データＲ
２と加算され、その加算結果Ｒ２＋ｋ2・Ｂ(0)が出力デ
ータＢ(1)としてレジスタ１５に取り込まれる。これに
より、レジスタ１５から、入力データＡ(1)に対応する
出力データＢ(1)が出力される。このとき、アドレス信
号ＡＤ2が、書き込みアドレスとして、ＲＡＭ１１の特
定アドレスを指定し、セレクタ１６を介して入力される
出力データＢ(1)を、次の演算処理に備えて書き込む。
アドレスとして、過去の出力データＢ(0)が記憶された
ＲＡＭ１１のアドレスを指定し、同時に、アドレス信号
ＡＣが、第３の計数ｋ2が記憶されたＲＯＭのアドレス
を指定する。これにより、ＲＡＭ１１から出力データＢ
(0)が読み出されると共に、ＲＯＭ１２から第３の係数
ｋ2が読み出され、これらの乗算結果ｋ2・Ｂ(0)が乗算
器１３から出力される。この乗算結果ｋ2・Ｂ(0)は、加
算器１４おいてレジスタ１５に保持された中間データＲ
２と加算され、その加算結果Ｒ２＋ｋ2・Ｂ(0)が出力デ
ータＢ(1)としてレジスタ１５に取り込まれる。これに
より、レジスタ１５から、入力データＡ(1)に対応する
出力データＢ(1)が出力される。このとき、アドレス信
号ＡＤ2が、書き込みアドレスとして、ＲＡＭ１１の特
定アドレスを指定し、セレクタ１６を介して入力される
出力データＢ(1)を、次の演算処理に備えて書き込む。
【００２４】以上の動作は、通常の演算動作である。こ
こで、アドレスレジスタ２３の内容を書き換えると、出
力データＢ(n)以外のデータの出力が可能になる。ここ
では、アドレスレジスタ２３の内容を書き換えて、中間
データＲ２を出力できるようにする場合を説明する。
こで、アドレスレジスタ２３の内容を書き換えると、出
力データＢ(n)以外のデータの出力が可能になる。ここ
では、アドレスレジスタ２３の内容を書き換えて、中間
データＲ２を出力できるようにする場合を説明する。
【００２５】通常、アドレスレジスタ２３には、出力デ
ータＢ(n-1)が記憶されたＲＡＭ１１の読み出しアドレ
スを指定するアドレス信号ＡＤ2(1)と、出力データＢ
(n)を記憶する書き込みアドレスを指定するアドレス信
号ＡＤ2(2)と、が格納されている。ここで、アドレス信
号ＡＤ2(1)を、中間データＲ２を記憶する書き込みアド
レスを指定するアドレス信号ＡＤ2(x)に書き換え、アド
レス信号ＡＤ2(2)を、中間データＲ２が記憶されたＲＡ
Ｍ１１の読み出しアドレスを指定するアドレス信号ＡＤ
2(y)に書き換える。
ータＢ(n-1)が記憶されたＲＡＭ１１の読み出しアドレ
スを指定するアドレス信号ＡＤ2(1)と、出力データＢ
(n)を記憶する書き込みアドレスを指定するアドレス信
号ＡＤ2(2)と、が格納されている。ここで、アドレス信
号ＡＤ2(1)を、中間データＲ２を記憶する書き込みアド
レスを指定するアドレス信号ＡＤ2(x)に書き換え、アド
レス信号ＡＤ2(2)を、中間データＲ２が記憶されたＲＡ
Ｍ１１の読み出しアドレスを指定するアドレス信号ＡＤ
2(y)に書き換える。
【００２６】中間データＲ２の生成までは、上述の演算
処理が実行され、その後に、中間データＲ２の読み出し
のための処理が実行される。所定の乗算及び加算が完了
して中間データＲ２がレジスタ１５に格納されると、ア
ドレス信号ＡＤ2が、書き込みアドレスとして、ＲＡＭ
１１の特定アドレスを指定し、セレクタ１６を介して入
力される中間データＲ２を書き込む。そして、アドレス
信号ＡＤ2が、読み出しアドレスとして、中間データＲ
２が記憶されたＲＡＭ１１のアドレスを指定すると、Ｒ
ＡＭ１１から中間データＲ２が読み出される。このと
き、乗算器１３及び加算器１４では、所定の演算処理が
実行されるが、その演算結果は、レジスタ１５から取り
出されない。
処理が実行され、その後に、中間データＲ２の読み出し
のための処理が実行される。所定の乗算及び加算が完了
して中間データＲ２がレジスタ１５に格納されると、ア
ドレス信号ＡＤ2が、書き込みアドレスとして、ＲＡＭ
１１の特定アドレスを指定し、セレクタ１６を介して入
力される中間データＲ２を書き込む。そして、アドレス
信号ＡＤ2が、読み出しアドレスとして、中間データＲ
２が記憶されたＲＡＭ１１のアドレスを指定すると、Ｒ
ＡＭ１１から中間データＲ２が読み出される。このと
き、乗算器１３及び加算器１４では、所定の演算処理が
実行されるが、その演算結果は、レジスタ１５から取り
出されない。
【００２７】このように演算処理の一部の変更は、アド
レスレジスタ２３の内容を書き換えることによって対応
でき、デコーダ２２に設定される制御プログラムを書き
換える必要はない。従って、本来の演算処理では取り出
されない、演算処理の過程の中間データなどを容易に取
り出すことが可能になる。
レスレジスタ２３の内容を書き換えることによって対応
でき、デコーダ２２に設定される制御プログラムを書き
換える必要はない。従って、本来の演算処理では取り出
されない、演算処理の過程の中間データなどを容易に取
り出すことが可能になる。
【００２８】以上の実施形態においては、乗算器１３及
び加算器１４を１つずつ用いて構成する場合を例示して
いるが、メモリと演算器とを組み合わせたストアードプ
ログラム方式のデジタル信号処理装置であれば、適用可
能である。
び加算器１４を１つずつ用いて構成する場合を例示して
いるが、メモリと演算器とを組み合わせたストアードプ
ログラム方式のデジタル信号処理装置であれば、適用可
能である。
【００２９】
【発明の効果】本発明によれば、アドレスレジスタの内
容を書き換えることにより、制御プログラムを書き換え
ることなく、本来の出力データとは異なる中間データ等
を選択して出力させることができる。
容を書き換えることにより、制御プログラムを書き換え
ることなく、本来の出力データとは異なる中間データ等
を選択して出力させることができる。
【図１】本発明のデジタル信号処理装置の構成を示すブ
ロック図である。
ロック図である。
【図２】本発明のデジタル信号処理装置の動作を説明す
るタイミング図である。
るタイミング図である。
【図３】デジタルフィルタの基本的な構成を示すブロッ
ク図である。
ク図である。
【図４】従来のデジタル信号処理装置の構成を示すブロ
ック図である。
ック図である。
【図５】従来のデジタル信号処理装置の動作を説明する
タイミング図である。
タイミング図である。
１、２ ラッチ ３ 加算器 ４〜６ 乗算器 １０ 演算処理部 １１ ＲＡＭ １２ ＲＯＭ １３ 乗算器 １４ 加算器 １５ レジスタ １６ セレクタ ２０ 演算制御部 ２１ カウンタ ２２ デコーダ ２３ アドレスレジスタ
Claims (2)
- 【請求項１】 入力されるデータに対して所定の演算処
理を施す演算処理部及び所定のクロックに基づいて上記
演算処理部の動作を制御する演算制御部を備えたデジタ
ル信号処理装置であって、上記演算処理部は、入力され
るデータに対して繰り返し演算処理を施す演算器と、演
算処理の過程で生成される中間データを記憶するメモリ
と、を含み、上記演算制御部は、上記演算処理部の各種
の演算動作を実行させる複数の固定命令を保持し、上記
演算処理部に対して、各固定命令を所定の周期で順次供
給するデコーダと、書き換え可能な命令を保持し、その
命令を上記デコーダからの固定命令に応答して上記演算
処理部に供給するレジスタと、を含むことを特徴とする
デジタル信号処理装置。 - 【請求項２】 上記レジスタは、上記メモリのアドレス
を指定する命令を保持することを特徴とする請求項１に
記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11089258A JP2000286679A (ja) | 1999-03-30 | 1999-03-30 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11089258A JP2000286679A (ja) | 1999-03-30 | 1999-03-30 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286679A true JP2000286679A (ja) | 2000-10-13 |
Family
ID=13965746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11089258A Withdrawn JP2000286679A (ja) | 1999-03-30 | 1999-03-30 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826396B1 (en) * | 1998-09-30 | 2004-11-30 | Matsushita Electric Industrial Co., Ltd. | Radio communication system and gateway exchange method therefore |
-
1999
- 1999-03-30 JP JP11089258A patent/JP2000286679A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826396B1 (en) * | 1998-09-30 | 2004-11-30 | Matsushita Electric Industrial Co., Ltd. | Radio communication system and gateway exchange method therefore |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040913 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050920 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20051215 |
|
| RD01 | Notification of change of attorney |
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|
| A072 | Dismissal of procedure |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20061003 |