SU1264306A1 - Устройство дл цифровой фильтрации - Google Patents

Abstract

Изобретение относитс  к области вьгчислительной техники. Цель изобре- тени  - расширение функциональных возможностей за счет вьтолнени  многодиапазонной фильтрации. Устройство содержит сложную структуру, включающую цифровой фильтр, счетчик адреса, элемент ИЛИ, блок запоминани  признаков и адресов, блок модификации команд , блок управлени ; при этом блок модификации команд, блок запоминани  признаков и адресов, блок управлени  и цифровой фильтр имеют представленные в материалах структурные схемы. Устройство может быть использовано в Системах цифровой обработки радиолокационных , сейсмических, гидроакус9 тических и других сигналов. 1 з.п. ф-лы| 11 ил., 1 табл. (Л

Description

Изобретение относитс  к вычислительной технике и -может быть использовано в системах цифровой обработки радиолокационных, сейсмических, гидроакустических и других сигиалов, Целью изобретени   вл етс  расширение функциональных возможностей за счет выполнени  многодиапазонной (октавной) фильтрации. На фиг.) показана блок-схема пред лагаемого устройства; на фиг.2 блок-схема блока модификации команд на фиг.З - блок-схема блока запоминани  признаков и адресов; на фиг.4 блок-схема цифрового фильтра; на фиг.За,б - функциональна  схема бло . ка управлени ; на фиг.6 - временна  диаграмма работы устройства; на фиг,7 - блок-схема каскадного включени  фильтров; на фиг.8 - импульсна  характеристика цифрового фильтр и диаграмма считывани  данных из бл ка пам ти входных отсчетов; на фиг.9 - блок-схема алгоритма работы блока запоминани  признаков и адресов и блока модификации команд; на фиг.10 - блок-схема алгоритма работы цифрового фильтра; на фиг.II - диаграмма закона формировани  адресов чтени . Устройство дл  цифровой фильтрации содержит цифровой фильтр 1, вход 2 которого  вл етс  информационным входом устройства, а выход 3 - инфор мационным вьпходом устройства; счетчик 4 адреса, элемент ИЛИ 5, вход 6 цифрового фильтра 1, вход 7,. блок 8 запоминани  признаков и адресов, информационньй вход которого образуют разр ды 9 - 12; блок 13 модификации команд, вход 14, выход 15 блока 13 модификации команд; выход блока 8, образованный разр дами 16 - 19; выход 20, вхйд 21 блока модификации команд, вход 22 цифрового фильтра 1 входы 23 - 25 блока 26 управлени , вход 27 цифрового фильтра 1, вход 28, вход 29 элемента ИЛИ 5, управл ю щие входы 30 - 32 блока 8, управл ющие входы 33 - 39 блока 13 модификации команд, управл ющие входы 4056 цифрового фильтра 1 и установочный вход 57 счетчика 4 адреса. .Блок модификации команд (фиг.2) содержит регистр 58, коммутатор 59, элемент ИЛИ 60, регистр 61, коммутатор 62 и счетчик (модификации) 63. 62 Блок В фиг.З содержит узел 64 пам ти признаков и узел 65 пам ти начальных адресов. Цифровой фильтр (фиг.4) содержит блок 66 пам ти (входных отсчетов), блок 67 посто нной пам ти (адресов), сумматор 68, умножитель 69, адресные счетчики 70 - 72, блок 73 посто нной пам ти (коэффициентов), а:дресные регистры 74 и 75, адресный коммутатор 76, адресные регистры 77 84, адресный коммутатор 85, регистр 86, (информационный ) регистр 87, регистр 88 (результата), (входной) коммутатор 89, регистр 90 (входного отсчета), блок 91 посто нной пам ти. Блок управлени  (фиг.5а,б) содержит генератор 92 тактовых импульсов, счетчик 93, дешифратор 94, элементы . НЕ 95-101, элементы И-НЕ 102-111, элементы И 1I2-II9, элементы ИЛИ 120-125, триггеры 126-131, элемент И 132 элемент ИЛИ 133. Работа устройства рассматриваетс  на примере шестнадпатиоктавного фильтра нижних частот, импульсна  характеристика которого представлена на фиг.8. Выделение 16 поддиапазонов фильтруемого сигнала соответствует каскадному включению шестнадцати идентичных фильтров (фиг.7). Фильтры ФО,..., Ф15 в дальнейшем будут называтьс  элементарными. В силу идентичности элементарные фильтры реализуютс  аппаратно на одном цифровом фильтре. При каскадном включении фильтров осуществл етс  прореживание данных вдвое, т.е. каждый элементарный фильтр формирует очередной результирующий отсчет только по получении двух входных. В силу этого каждый последующий элементарньш фильтр срабатывает вдвое реже предыдущего . Поэтому нужно сформировать такой закон назначени  элементарных фильтров реализующему их аппаратному цифровому фильтру, при котором достигаетс  равномерна  загрузка оборудовани  арифметического устройства цифрового фильтра. В предлагаемом устройстве дл  этого каждый данный элементарный фильтр реализуетс  тогда и только тогда, когда прин ты два очередных отсчета с выхода предьщущего элементарного фильтра. С этой целью в структуру устройства введен блок 8, одной из функций которого  вл етс  хранение и модификаци  признаков готовности к исполнению всех шестнадцати элементарных фильтров. Признак каждого из элементарных фильтров  вл етс  двухбитовым словом первый бит Полуготов вводитс  в единицу после приема первого входного отсчета от предьщущего элементарного фильтра, второй бит готов после приема второго входного отсчета . Таким образом, во врем  исполнени  некоторого элементарного фильтра осуществл етс  просмотр содержимого блока 8 и после обнаружени  первого в цепочке просмотра элементарного фильтра, Готов которого равен единице , запоминаетс  его номер дл  того , чтобы в следующем цикле исполн л с  именно этот элементарный фильтр. При этом оба признака готовности его сбрасываютс  в ноль и производитс  модификаци  признаков готовности элементарного фильтра, непосредствен но следующего за готовым, поскольку ему передан результат исполнени  обнаруженного готового к исполнению фильтра. Модификаци  признаков готовности нулевого элементарного фильтра производитс  всегда, когда приходит входной отсчет на вход устройства . Нулевой элементарный фильтр также производит прореживание данных т.е. формирует очередной выходной отсчет после получени  двух входных. Равномерна  загрузка оборудовани  цифрового фильтра достигаетс  следующим образом. Пусть At - интервал времени между поступлением двух очередных входных отсчетов от аналогоцифрового преобразовател . Нулевой . элементарньй фильтр исполн етс , сле довательно, через промежутки времени , равные 2ut. Выбираетс  врем  вычислени  выходного отсчета любым из элементарных фильтров. Тогда за врем  2it вс кий раз исполн етс  нулевой элементарный фильтр и какой-либо из последующих. Какой именно элементарный фильтр должен исполн тьс  в данном интервале времени 2ut, определ ет содержимое блока пам ти коман Цикл вычислени  выходного отсчета цифровым фильтрам разбит на 17 тактов (диаграммы на фиг.6). Операции , св занные с работой блока 8, должны укладыватьс  в эти 17 тактов. Признаки готовности элементарных фильтров хран тс  в узле 64 пам ти признаков. С целью сокращени  времени обнаружени  готового к исполнению элементарного фильтра организаци  узла 64 пам ти признаков такова, что в слове ( чейке), считываемом при одном обращении, хран тс  признаки двух соседних элементарных фильтров: 0-го и 1-го, 2-го и 3-го и т.д. Поэтому дл  полного просмотра цепочки из шестнадцати элементарных фильтров требуетс  восемь обращений к узлу 64 пам ти признаков. В 1-м такте каждого цикла из блока 26 управлени  на управл ющий вход 30 выдаетс  сигнал чтени  из узла 64 пам ти -.признаков (диаграммы на фиг.6). Состо ние счетчика 4 адреса в этот момент равно нулю, поэтому вьтолн етс  чтение признаков готовности элементарных фильтров, хранимых в нулевой строке узла 64 .пам ти признаков . Четыре разр да признаков поступают на входы 16 - 19 блока 13 модификации команд и во второй половине первого такта по сигналу 33 блока 26 управлени  принимаютс  в регистр 58 и регистр 61. Если признаки Готов нулевого и первого элементарных фильтров не содержат единицы, в начале второго такта по сигналу 29 блока 26 управлени  (диагр. на фиг.6) к содержимому счетчика 4 адреса прибавл етс  единица, производитс  считьшание призНаков готовности 2-го и 3-го элементарных фильтров из узла 64 пам ти признаков, которые по сигналу 33 принимаютс  в регистр 58 и регистр 6 блока 13 модификации команд и т.д. Этот процесс продолжаетс  до тех пор, пока при считывании очередного слова из узла 64 пам ти признаков один из битов Готов не окажетс  равным единице. Б этом случае после приема этого слова в регистры 58 и 61 блока 13 модификации команд единица в бите Готов через элемент ИЛИ 60 (фиг.2) поступает на вход элемента ИЛИ 5, на вход 29 которого поступает синхросери  из блока 26 управлени , заблокировав последний. При этом на счетчике 4 адреса зафиксируетс  номер элементарного фильтра, готового к исполнению . В 10-м такте этот номер принимаетс  в адресный счетчик 70 цифрового фильтра 1 по сигналу 40 блока 26 управлени . Биты готовности четного и нечетного элементарных фильтров принимаютс  в регистр 58 и регистр 61 блока 13 модификации команд соответственно . Поскольку в 1-м такте следующего цикла обнаруженный готовый элементарный фильтр исполн етс , необходимо обнулить оба его признака готовности. Предположим, что готов четный элементарный фильтр. В этом случае на выходах 24 и 25 блока 13 модификации команд по вл етс  значение логического нул  и единицы соответственно . Эти сигналы поступают на входы элементов ИШ 120-121 соответственно . Входы элементов ИЛИ 120 и 1 21 соединены с вьгходом дешифратора .94 (фиг.5а, 6), который в дев том такте устанавливаетс  в состо ние логического нул , следовательно значение логического нул  через элемент ИЛИ 120 поступает на установочный вход регистра 58, выходы которого принимают значение логического нул . Состо ние регистра 61 не измен етс . Теперь необходимо записать сформированное слово в узел 64 пам ти признаков . Как следует из фиг.2 и i, выходы регистров 58 и 61 св заны с информационными входами узла 64 пам  ти признаков через коммутаторы 59 и 62 соответственно. Управление указан ными коммутаторами осуществл етс  схемой, включающей триггер 13, элементы НЕ 101, элемента И П 8 и119 и элементы 1ШИ 124 и 125 (фиг.5а,б), В тактах 1-10 триггер 131 находитс  в состо нии логической единицы, при этом входы управлени  36 и 37 коммутаторов 59 и 62 соответственно также наход тс  в состо нии логической eдинi цы, что соответствует передаче на выход пр мых значений первого и второго разр дов регистра 58 и регистра 61. В 10м такте на вход управлени  записью узла 64 пам ти признаков поступает сигнал Запись (диаграммы на фиг.6) и в узел 64 записываютс  нули в признаки готовности четного элементарного фильтра и прежнее значение признаков готовности нечетного Далее необходимо модифицировать значение признаков готовности элементар ного фильтра, следующего за готовым. Модификаци  осуществл етс  коммутаторами 59 и 62 блока модификации команд 13. Сводитс  она к следующему если значение битов Полуготов и Готов было равно 00,модифицированное значение будет 10., значение 1} модифицируетс  в 1. Поэтому, если на входы первого канала коммутатора модификации подать пр мое значение разр да (Полуготов) и инверсное значение второго разр да (Готов), то коммутатор в зависимости от состо ни  управл ющего входа будет пропускать либо текущее состо ние признаков готовности (первый канал), либо модифицированные в соответствии с указанным правилом (второй канал). В 11-м такте к содержимому счетчика и адреса добавл етс  по сигналу 29 блока 26 управлени  единица. Если готовый к исполнению элементарный фильтр имел нечетный номер, происходит смещение на одну  чейку (слово) в узле 64 пам ти признаков, в противном сдучае измен етс  только значение младшего разр да адреса, как в рассматриваемом примере. После этого по сигналу 30 блока 26 управлени  выполн етс  операци  чтени  из узла 64 пам ти признаков, по сигналу 33 блока управлени  26 считанное слово принимаетс  в регистры 58 и 61. Одновременно в И-м такте триггер 131 сигналом с выхода дешифратора 94 устанавливаетс  в состо ние логического нул . При этом в зависимости от состо ни  младшего разр да счетчика 4 адреса, поступающего на вход 28 блока управлени  26 (фиг.5а,б) измен ютс  состо ни  управл ющих входов коммутаторов 59 и 62. В рассматриваемом случае управл ющий вход коммутатора 59 остаетс  в состо нии логической единицы, что соответствует передаче содержимого регистра 58 на информационные входы узла 64 пам ти признаков без модификации, а управл ющий вход коммутатора 62 переходит в состо ние логического нул , что соответствует модифицированной передаче содержимого регистра 61 на информационные входы узла 64 пам ти признаков. В 12-м такте по сигналу 30 блока 26 управлени  (диаграммы на фиг.6) модифицированное значение признаков элементарного фильтра, следующего за готовь, записываетс  в узел 64 па м ти признаков. Кроме того, в течение каждого из 17-тактных циклов на вход устройства от аналого-цифрового преобразовател  поступает входной отсчет и, следовательно, необходимо модифицировать признаки нулевого эл ментарного фильтра. С этой целью в 3-м такте по сигналу 57 блока 26 управлени  счетчик 4 адреса устанав ливаетс  в ноль, выполн етс  операци  чтени  из узла 64 пам ти призна ков и прием в регистры 58 и 61 (диа граммы фиг.6). Поскольку состо ние младшего разр да счетчика 4 адреса становитс  равным нулю, состо ние управл ющего входа коммутатора 59 принимает значение логического нул  а управл ющего входа коммутатора 61 - логической единицы. Таким обра зом, в момент подачи в 15-м такте сигнала записи в узел 64 пам ти управл ющих слов содержимое регистр 58, в котором хран тс  биты призна ков готовности нулевого элементарного фильтра, будет, передаватьс  на информационные входы узла 64 пам ти признаков с модификацией, а признаки первого элементарного фильтра - без модификации. Состо ние счетчика 4. адреса не мен ет своего значени  до 2-го такта следующего цикла. При этом в 1-м такте следующего цикла по сигналу 30 блока 26 управлени  про зводитс  чтение признаков готовност нулевого и первого элементарных филь тров, прием их по сигналу 33 блока 2 управлени  в регистры 58 и 61. Если ни один из битов Готов нулевого или первого элементарных фильтров не содержит единицы, во 2-м такте к содержимому счетчика 4 адреса прибав л етс  единица и т.д. Рассмотрим теперь работу цифровог фильтра при реализации любого из элементарных фильтров. Операци  фильтрации сводитс  к реализации операции ациклической свертки по формуле N-I . ,x,., где Ь; -коэффициенты импульсной характеристики; -отсчеты входного сигнала. Импульсна  характеристика приведена на фиг.8. Общее число N коэффициенто равно 53, причем.все коэффициенты с четными номерами, кроме центрального ()., равны нулю, общее число ненулевых коэффициентов равно N-1/2+1, т.е. 27. В силу симметрии импульсной характеристики относительно оси ор06В динат число различных ненулевых коэффициентов равно 14 (13 боковых плюс 1 центральньй). При таком числе ненулевых коэффициентов можно получить затухание в полосе подавлени  менее 80 дБ. Симметричность импульсной характеристики позвол ет сократить число умножений, если входные отсчеты, которые должны быть у шожены на симметричные коэффициенты, предварительно просуммировать и затем умножить на данный коэффициент. Из .. формулы ациклической свертки следует, что перед вычислением очередного результата последовательность входных отсчетов сдвигаетс.  относительно последовательности коэффициентов импульсной характеристики. В предлагаемом устройстве этот сдвиг осуществл етс  формированием на каждом шаге вычислений-определенной последовательности адресов чтени . В силу .того, что каждый из элементарных фильтров прореживает последовательность входных отсчетов вдвое, в промежутке между вычислением двух последовательных отсчетов последовательность входных отсчетов сдвигаетс  на две позиции. Пор док считывани  входных отсчетов определ етс  расположением отсчета, пришедшего по времени последним. Его необходимо просуммировать с caNJbiM старшим отсчетом, т.е. отсчетом,который.на следующем шаге вычислений использоватьс  уже не будет, далее суммируютс  отсчет, предшествовавший последнему по времени, и отсчет , пришедший после самого старшего , и т.д. Все эти операции выполн ютс  только над отсчетами, хранимыми по нечетным адресам, за исключением того отсчета с четным адресом, который должен быть умножен на центральный коэффициент. Поскольку нечетные адреса в данном случае измен ютс  от 1 до 5I, существует 26 различных вариантов последовательностей адресов чтени  входных отсчетов. На фиг.8 изображена диаграмма считывани  отсчетов при вычислении трех последовательных результирующих отсчетов. При вычислении первого из них самым младшим нечетным  вл етс  отсчет, записанный по адресу 1, самым старшим - по адресу 51, на следующем.шаге вновь пришедший входной отсчет записываетс  по адресу 51, самым старшим при этом стано- . витс  отсчет по адресу 49 и т.д. Все 26 возможных -последовательностей адресов записаны в блоке 67 пам ти адресов,которьш представл ет собой посто нное запоминающее устройство. На фиг.11 приведен закон формировани  последовательности адресов чтени  при вычислении одного результирующего отсчета,где Л; }обозначает содержимое  чейки блока 66 пам ти адресов с i -м адресом, надписи над стрелками указывают операцию, которую необходимо выполнить над содержимым  чейки, чтобы получить содержимое (1+1)-й  чейки б(;д может принимать значени  1,3,5,...,51. Все операции выполн ютс  по модулю 52. Числа над нисход щими стрелками измен ютс  по закону 2.(-1) , над (.-к). Погоризонтальными - (-1) следн   нисход ща  стрелка всегда соответствует операции -1 и указывае адрес отсчета, которьп необходимо умножить на центральный коэффициент. Как следует из изложенного, дл  вычислени  одного результирующего отсчета необходимо в течение 17тактного цикла считать из блока 66 пам ти входных отсчетов 27 чисел, 26 из которых попарно суммируютс  и умножаютс  на 13 боковых коэффициентов и 27-е умножаетс  на центральный коэффициент. Кроме того, в этом же цикле необходимо записать в блок 66 пам ти входных отсчетов отсчет, поступивший от аналого-цифрового преобразовател , и результат вычислений исполн емого элементарного фильтра. Блок 66 пам ти входных отсчетдв разделен на 16 зон по числу элементарных фильтров, объем каждой зоны составл ет 64 слова. Это секционирование осуществл етс  использованием присоединенной адресации. Старшие четыре разр да, определ емые номером используемого элементарного фильтра, не измен ютс  в течение всего времени чтени  из блока 66 пам ти входных отсчетов, шесть младших, поступающих из блока пам ти 67 адресов определ ю адрес считываемого слова внутри зоны Как уже указывалось, в 9-м такте номер готового к исполнению элементарного фильтра примен етс  в адресный счетчик 70, в последней четверти 17-го такта (диаграммы на фиг.6) по сигналу 43 блока управлени  26 адрес ньй коммутатор 76 коммутирует выход 1 610 адресного счетчика 70 на информационный вход адресного регистра 75 и по сигналу 46 блока управлени  26, поступающего на синхровход адресного регистра 75,номер элементарного фильтра записьгоаетс  в адресный регистр 75. Таким образом, к началу 1-го такта следующего цикла четыре старших разр да блока 66 пам ти входных отсчетов равны номеру исполн емого элементарного фильтра. Младшие шесть разр дов в темпе чтени  должны поступать из блока 66 пам ти адресов. Поскольку в течение цикла обработки необходимо Выполнить 27 операций чтени , младшие шесть разр дов должны прин тьс  дважды в ка-ждом такте. Темп выборки из блока 67 пам ти адресов задаетс  адресным счетчиком 71 (фиг.4), на счетный вход которого поступает синхросери  48 (диаграммы на фиг.6) блока 26 управлени . Поскольку в блоке 67 пам ти адресов записано 26 различных последовательностей адресов чтени , он также разделен на 26 зон по 32 {число 32 выбрано как ближайша  к 27 цела  степень двойки) слова в каждом. Секциоонирование также осуществл етс  использованием присоединенной адресации . Вид последовательности адресов чтени , как уже указывалось,-определ етс  последним нечетным адресом, по которому осуществл лась запись в зону блока 66 пам ти входных отсчетов , соответствующую данному элементарному фильтру, Указанные адреса хран тс  в узле 65 начальных адресов блока 8.. В 9-м такте, когда счетчик 4 адреса содержит номер готового к исполнению элементарного фильтра, по сигналу 31 блока 26 управлени  из узла 65 начальных адресов считываетс  адрес, по которому последний раз осуществл лась запись в зону ёлока 66 пам ти входных отсчетов данного элементарного фильтра, этот адрес поступает на вход 22 блока 91 посто нной пам ти (фиг.4). Блок 91 посто нной пам ти предназначен дл  преобразовани  шестиразр дного кода адреса в п тиразр дный. Начальные адреса могут принимать значени  1,3,...,51, поэтому, если непосредственно использовать их дл  нумерации зон блока 67 пам ти адресов, половина объема блока 67 пам ти адресов использоватьс  Продолжение таблицы В 16-м такте по сигналу 45 блока 26 управлени  номер .зоны переписываетс  в адресный регистр 79. Необходимость введени  этого регистра продиктована следующим. Реализаци  готового к исполнению элементарного фильтра начинаетс  в 1-м такте следующего цикла, в 9-м такте того же цикла-в адресный регистр 78 необходиМО прин тьНачальный адрес (номер so-js нн) следующего готового к исполнению элементарного фильтра. Таким образом нынешний код не сохран етс  до конца операции чтени  из блока 66 пам ти входных отсчетов. В 16-м такте на установочный вход адресного счетчика 71 поступает сигйал 45 обнулени  из блока 26 управлени . В 17-м такте нулевое состо ние счетчика 71 принимаетс  по импульсу синхросерии 48 в адресный регистр 77, выходы которого соединены с п тью младшими разр дами адреса блока 67 пам ти адресов , по этому же импульсу содержимое счетчика увеличиваетс  на единицу . Считанный по этому адресу из блока 67 пам ти адресов код по следующему импульсу синхросерии 48 принимаетс  в адресный регистр 80, одновременно новое состо ние счетчика 71 принимаетс  в адресный регистр 77. В последней четверти 17-го такта по сигналам 43 и 44 адресный коммута тор 85 коммутирует выход регистра 80 ,с входом адресного регистра 81 и по импульсу синхросерии 49 код vi.a в начале 17-го такта принимаетс - в регистр 81. Таким образом/ перечисленные элементы образуют некоторый конвейер, подающий коды на младшие адресные входы блока 66 пам ти входных отсчетов. Входной отсчет, считанный из блока 66 пам ти входных отсчетов по ад5 О 15 20 ресу (хо - У; , по импульсу синхросерии 54 принимаетс  в регистр 87. Одновременно по следующему импульсу синхросерии 49 в регистр 81 принимаетс  адрес :с, . В начале 2-го такта считанное но адресу из блока 66 пам ти входных отсчетов число X, по импульсу синхросерии 53 принимаетс  в регистр 86. Значени  отсчетов X, и X суммируютс  сумматором 68 и по импульсу синхросерии 53 сформированна  сумма Х| 4- Xj принимаетс  на вход, умножител  -69. По этому же сигналу на другой вход умножител  68 принимаетс  считанное из блока 73 посто нной пам ти коэффициентов значение коэффициента h,. Адресный вход блока .73 посто нной пам ти коэффициентов соединен с выходом адресного счетчика 72, на счетньй вход которого поступает синхросзри  54 из блока 26 управлени . В 1-м такте каждого цикла адресный счетчик 72 по сигналу 52 блока управлени  26 устанавливаетс  в ноль. В каждом такте состо ние счетчика 72 увеличиваетс  на единицу, обеспечива  последовательное считывание из блока 73 пам ти значений 13 боковых и 1 центрального коэффициентов . В этом же такте на вход управлени  накоплением умножител  68 поступает сигнал 52 блока 26 управлени , запрещающий накопление, поэтому во 2-м такте в выходной регистр умножител  примен етс  произведение ((Х, ). В этом же такте по импульсу синхросерии 54 в регистр 87 принимаетс  значение входного отсчета Xj, считанного по адресу из блока 66 пам ти входных отсчетов. В 3-м такте по импульсу синхросерии 53 в регистр 86 принимаетс  значение входного отсчета Ху , считанного по адресу j. Значени  Х и Х суммируютс  сумматором 68 и по импульсу синхросерии 54 принимаютс  в 3-м такте на вход умножител  69, одновременно на его другой вход принимаетс  коэффициент Ь . Умножитель 69 формирует произведение h ( х 4 х, ) и суммирует его с ранее накопленным произведением Ь,(У,+УЗ) Аналогично устройство работает до 14-го такта включительно. В 15-м такте на установочный вход регистра 86 из блока 26 управлени  поступает сигнал 55, устанавливающий его в ноль. Поэтому в 15-м такте по импульсу синхросерии 59 на вход умножител  69 принимаетс  сумма х,гп другой вход принимаетс  центральный коэффициент Ь, , формируетс  произве 16 и суммируетс  с накопдение г(,so ленной ранее суммой. Таким образом, к середине 16-го такта в выходном регистре умножител  69 сформирован результат вычислений исполн емого элементарного фильтра. Теперь необхо димо записать его в зону блока 66 па м ти входных отсчетов, соответствующую элементарному фильтру, следующему за данным. Кроме того, необходим в зону блока 66 пам ти входных отсчетов соответствующую нулевому фильтру, записать отсчет, поступивщий на вход устройства. Рассмотрим процесс формировани  адресов дл  указанных записей. Как уже бьшо показано при описании формировани  цепочки исполн емых элементарных фильтров, в 9-м такте предыдущего цикла на счетчике 4 адре са сформирован номер элементарного фильтра, исполн емого в данном цикле Этот номер, с одной стороны, занесен в адресный счетчик 70, а из него в адресный регистр 75, с другой стороны , он поступает на адресные входы узла 64 пам ти признаков и узла 65 пам ти начальных адресов. В 9-м такте, как при формировании цепочки исполн емых элементарных фильтров, содержимое счетчика 4 адресов увеличено на единицу дл  модификации признаков элементарного фильтра, следующего за готовым, одновременно по сигналу 31 блока 26 управлени  из узла 65 пам ти начальных адресов счи тан адрес, по которому последний раз осзгществл лась запись в зону блока 6 пам ти входных отсчетов, соответству ющую данному элементарному фильтру. В 11-м такте по сигналу 38 блока 26 управлени  этот адрес принимаетс  в счетчик 68 модификации, в 12-м так те его значение увеличиваетс  на еди ницу и записываетс  по сигналу 31 в узел 65 пам ти начальных адресов и по сигналу 51 блока 26 управлени  - в адресный регистр 84. Во втором такте текущего цикла вычислений содержимое регистра 83 по сигналу 52 блока 26 управлени  переписываетс  в адресный регистр 84. Необходимость введени  этого регистра продиктована следуюЩим . . Запись в блок 66 пам ти входных отсчетов по адресу, хран щемус  в адресном регистре 83, выполн етс  в 17-м такте следующего цикла. В то же врем  в 12-м такте следующего цикла в адресный регистр 83 необходимо прин ть новый код из блока 13 модифика- ции команд. В 17-м такте по сигналам 43 и 44 блока 26 управлени  (диаграм „д фиг.6) адресный коммутатор 85 коммутирует выход регистра 84 на вход регистра 81 и по сигналу 49 блока 26 управлени  тесть младших разр дов адреса дл  записи результата исполн емого фильтра в Зону блока 66 пам ти входных отсчетов, соответствующую следующему фильтру, принимаютс  в адресный регистр 81. Значение старших четырех разр дов адреса формируетс  следующим образом. В 9-м такте предыдзщего цикла номер исполн емого в текущем цикле элементарного фильтра прин т в адресный счетчик 70 и к началу 1-го такта текущего цикла прин т в адресный регистр 75. В 3-м такте текущего дикла по сигналу 41 блока 26 управлени  содержимое счетчика 70 увеличиваетс  на единицу, полученный номер элементарного фильтра , следующего за исполн емым, по сигналу 42 блока 26 управлени  принимаетс  в адресный регистр 74. В последней четверти 16-го такта текущего цикла по сигналу 43 блока 26 управлени  (диаграммы на фиг.6) адресный коммутатор 76 коммутирует выход регистра 74 на вход регистра 75 и по сигналу 46 блока 26 управлени  номер зоны блока 66 пам ти входных отсче-тов, в которую необходимо записать вычисленный в текущем цикле результат , принимаетс  в адресный регистр 75. По сигналу 47 блока 26 управлени  (диаграммы на фиг.6) этот результат записываетс  в блок 66 Пам ти входных отсчетов. Запись отсчета , поступающего на вход устройства от аналого-цифрового преобразовател , в зону блока 66 пам ти входных отсчетов, соответствующего нулевому элементарному фильтру, осуществл етс  в 16-м такте. С этой целью по сигналу 45 блока 26 управлени  адресный регистр устанавливаетс  в ноль. С другой стороны, как бьшо показано при описании формировани  цепочки элементарных фильтров, в 13-м такте каждого цикла счетчик 4 адреса уста 712 навливаетс  в ноль дл  модификации признаков готовности нулевого злемен тарного фильтра. В этом же такте значение начального адреса нулевого элементарного фильтра по сигналу 38 блока 26 управлени  принимаетс  в счетчик 63 модификации начальных адресов . В 14-м такте по сигналу 39 блока 26 управлени  его содержимое увеличиваетс  на единицу и по сигналам 31 и 50 соответственно записываетс  в 15-м такте в узел 65 пам ти начальных адресов и адресный регистр 82. В 16-м такте по сигналам 43 и 44 блока 26 управлени  адресный коммута тор 85 коммутирует выход регистра 81 и по сигналу 49 блока 26 управлени  адрес, по которому необходимо произвести запись в зону блока 66 пам ти входных отсчетов, соответствующую нулевому элементарному фильтру, принимаетс  в адресный регистр. В этом же такте входной отсчет по сигналу 47 (диаграммы на фиг.6) блока 26 управлени  записываетс  в блок 66 пам ти входных отсчетов. К 1-му такту следующего цикла номер готового к исполнению элементарного фильтра из адресного счетчика 70 через адрес ный коммутатор 76 принимаетс  в адресный регистр 75. Из блока 67 пам ти адресов через регистр 80 и коммутатор 85 в регистр 8 начинают поступать младшие разр ды адресов чтени  из блока 66 пам ти входных отсче тов. Считываемые по этим адресам коды принимаютс  в регистры 86 и 87, суммируютс  сумматором 68 и т.д. На фиг.О представлена блок-схема алгоритма работы блока 8 и блока 13 модификации команд. Номера операторных вершин совпадают с номерами тактов работы устройства. При изображении алгоритмов прин ты следующие обозначени : БП64 - узел 64 пам ти признаков; БП65 - узел 65 пам ти начальных адресов; БП66 - блок пам ти 66 входных отсчетов; 58 и 61 - ре гистр 58 и регистр 61 соответственно блока .13 модификации команд; Тр131 триггер 131; СТ4 - счетчик 4 адреса; СТбЗ - счетчик 63 модификации началь ного адреса; 83 - адресный регистр 83; СТ70 - адресный счетчик 70; 75адресный регистр 75; 81 - адресный i регистр 81; 80 - адресный регистр 80; 87 - регистр 87; 86 - регистр 86 СТ72 - адресный счетчик 72; МР1 входной регистр умножител  69; МР2 входной регистр умножител  69; МРЗ выходной регистр умножител  69; 90 регистр 90 входного отсчета; Чт операци  чтени  из блока пам ти; Зп операци  записи в блок пам ти; содержимому элемента А присвоить значение содержимого элемента В . мула изобретени  1. Устройство дл  цифровой фильтрации , содержащее цифровой фильтр, отличающеес  тем, что, с целью расщирени  функциональных возможностей за счет многодиапазонной фильтрации, в него введены блок запоминани  признаков и адресов, блок модификации команд, блок управлени , счетчик адреса и элемент ИЛИ, выход которого подключен к счетному входу счетчика адреса, причем цифровой фильтр содержит коммутатор, три адресных счетчика, дес ть адресных регистров, два адресных коммутатора, три блока посто нной пам ти, четьфе регистра, сумматор, умножитель и блок пам ти, выход которого подключен к информационным входам первого и второго регистров, выходы которьпс подключены соответственно к первому и второму входам сумматора, выход которого подключен к входу первого сомножител  умножител , выход которого подключен к информационному входу третьего регистра, выход которого подключен к первому информационному входу коммутатора, выход которого  вл етс  информационным выходом устройства и подключен к информационному входу блока пам ти, первьш вход кода адреса которого подключен к выходу первого адресного регистра, информационный вход которого подключен к выходу первого адресного коммутатора, первый информационный вход которого подключен к выходу второго адресного регистра, информационный вход которого соединен с вторым информационным входом первого адресного коммутатора и подключен к информационному выходу первого адресного счетчика, информационный выход второго адресного счетчика подключен к информационному входу третьего адресного регистра, выход которого подключен к первому входу кода адреса первого блока посто нной пам ти, выход которого подключен к информационному входу четвертого адресного регистра, выход которого подключен к первому информационному входу второго адресного коммутатора, выход которого подключен к информационному входу п того адресного регистра, выход которого подключен к второму входу кода адреса блока пам ти, выход второго блока пам ти посто нной пам ти подключен к информационному входу шестого адресного регистра, выход которого подключен к информационному входу седьмого адресного регистра, выход которого под- 5

ключен к второму входу кода адреса первого блока посто нной пам ти, выход восьмого адресного регистра подключен к информационному входу дев того адресного регистра, выход которого подключён к второму информационному входу второго ддресного коммутатора , третий информационньш вход которого подключен к выходу дес того адресного регистра, информационный выход третьего адресного счетчика подключен к адресному входу третьего блока посто нной пам ти, выход которого подключен к входу второго сомножи тел  умножител ,а второй информацион- ный вход коммутатора подключен к выходу четвертого регистра, информационный вход которого  вл етс  информационны входом устройства, вход кода адреса запоминани  признаков и адресов под- ключен к информационному выходу счетчика адреса, при этом блок модификации команд содержит первый и второй регистры, первый и второй коммутаторы и счетчик, пр мой выход первого разр да первого счетчика подключен .к первому и второму информационным входам первого коммутатора, третий

информационньй вход которого подключен к инверсному выходу второго разр да первого регистра, пр мой выход второго разр да которого подключен к четвертому информационному входу первого коммутатора и первому входу элемента ИЛИ, второй вход которого соединен с первым информационным входом второго коммутатора и подключен к пр мому выходу второго разр да второго регистра, пр мой выход .первого разр да которого подключен к второму и третьему информационным входам второго коммутатора, четвертый информационный вход которого

подключен к инверсному выходу второго разр да второго регистра, при этом блок управлени  содержит восемь элементов-НЕ, дес ть элементов Н-НЕ, дев ть элементов И, семь элементов ИЛИ, шесть триггеров, дешифратор, счетчик и генератор тактовых импульсов , первый выход которого подключен к первым входам первого и второго элементов И, первому входу первого элемента И-НЕ и Счетному входу сметчика ., информационный выход которого подключен к входу дешифратора, первый выход которого подключен к перпервым установочным входам первого, второго и третьего триггеров и входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И-НЕ, выход которого подключен к первому входу третьего элемента И-НЕ, Лорой выход дешифратора подключен к входу второго злемепта НЕ, выход которого подключе к перво . му входу четвертого элеме 1та И, первому входу четвертого элемента И-НЕ и первому входу п того элемента И-НЕ выход которого подключен к первому установочному входу четвертого триггера , второй установоч 1ьш вход которого соединен с первым установочным входом п того триггера и подключен к выходу шестого элемента И-НЕ, первый вход которого соединен с первым входом п того элемента И и подключен к выходу третьего НЕ, вход которого соединен с первыми входами первого и второго элементов ИЛМ и подключен к третьему выходу 7Дешифратора ,, четвертый выход которохо подключен к второму установочн6г-1у входу первого триггера и входу четвертого элемента НЕ, выход которого подключен к первому входу седьмого IIНЕ , выход которого подключен к второму установочному входу п того триггера , п тый выход дешифратора подключен к второму установочному входу

второго триггера, выход которого подключен к второму входу второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу п того элемента НЕ, вход которого соединен с вторым входом второго элемента ИЛИ, вторым установочным входом третьего тригге;х-1 и подключен к шестому д шииратора, вому входу третьего элемента И, седьмой выход которого подключен к второму входу третьего элемента И и входу шестого элемента НЕ, выход которого подключен к второму входу первого элемента И, восьмой выход дешифратора подключен к первому входу восьмого элемента И-НЕ и третьему входу третьего элемента И, выход которого подключен к первому установоч ному входу шестого триггера, выход которого подключен к первому входу шестого элемента И, второй вход кото рого подключен к второму выходу гене ратора тактовых импульсов, третий выход которого подключен к второму входу п того элемента И, вторым входам п того, шестого и седьмого элементов И-НЕ и первому входу дев того элемента И-НЕ, второй вход которого подключен к выходу первого триггера, дев тый выход дешифратора подключен к первым входам четвертого и п того элементов ИЛИ и первому входу седьмо го элемента И, выход которого подклю чен к второму установочному входу ше стого триггера, дес тый выход дешифратора подключен к третьему входу первого элемента ИЛИ, вторым входам первого элемента ИЛИ и седьмого элемента И и первому входу дес того эле мента И-НЕ, второй вход которого соединен с третьим входом седьмого элемента И и подключен к одиннадцато му .выходу дешифратора, четвертьй выход генератора тактовых импульсов подключен к второму входу второго элемента И-НЕ и второму входу четвер того элемента И-НЕ, выход которого подключен к второму входу третьего элемента И-НЕ, п тьм выход генератора тактовых импульсов подключен к второму входу четвертого элемента И, второй вход первого элемента И-НЕ подключен,к выходу восьмого элемента И, второй вход которого подключен к седьмому выходу дешифратора, выход седьмого элемента НЕ подключен к тактовому входу второго триггера, пр мой выход третьего триггера ключен к первым входам.шестого и седьмого элементов ШШ, вторые входы которых подключены к выходам соответ ственно восьмого и дев того элементов И, первые входы .которых подключены к инверсному выходу третьего триггера, второй вход дев того элемента И соединен с входом восьмого элемента НЕ, выход которого подклю1 622 чен к второму входу восьмого элемента И, при этом информационный выход счетчика адреса подключен к информационному входу первого адресного счетчика цифрового фильтра, шестой выход генератора тактовых импульсов блока управлени  подключен к тактовым входам третьего и четвертого адресных регистров и счетному входу второго адресного счетчика цифрового фильтра, тактовый вход п того адресного регистра которого подключен к седьмому выходу генератора тактовых импульсов блока управлени , четвертый выход которого подключен к тактовому входу первого регистра и входу синхронизации умножител  цифрового фильтра, тактовый вход второго регистра- которого подключен к п тому выходу генератора тактовых импульсов блока управлени , третий выход дешифратора которого подключен к установочному входу первого регистра цифрового фильтра, тактовый вход третьего регистра которого подключен к выходу четвертого элемента И блока управлени , выход п того э.лемента И которого подключен к счетному; входу третьего адресного счетчика и тактовому входу дес того адресного регистра цифрового фильтра, управл ющий вход блока пам ти которого подключен к выходу дев того элемента И-НЕ блока управлени , выход третьего элемента И-НЕ которого подключен к тактовому входу первого адресного регистра цифрового фильтра, адресный вход второго блока посто нной пам ти которого соединен с информационным входом счетчика блока модификации команд и подключен к первому выходу блока запоминани  признаков и адресов , первый, второй, третий и четвертый информационные входы которого подключены соответственно к первому и второму выходам первого коммутатора и первому и второму выходам второго коммутатора блока модификации команд , информационны выход счетчика которого подключен к п тому информационному входу блока запоминани  признаков и адресов и информационным входам восьмого и дев того адресных регистров цифрового фильтра, тактовый вход дев того адресного регистра , установочный вход третьего адресного счетчика и входы разрешени  приема информации умножител  и четвертого регистра которого подключены к двенадцатому выходу дешифратора блока управлени , тринадцатьй и четырнадцатый выходы которого подключены соответственно к счетному входу первого адресного счетчика и тактовому входу второго адресного цифрового фильтра, тактовый вход восьмого адресного регистра которого подключен к дес тому выходу дешифратора блока управлени , дев тый выход которого подключен к установочному входу первого адресного счетчика и тактовому входу шестого адресного регистра цифрового фильтра, установочные входы первого адресного регистра и второго адресного счетчика, тактовый вход седьмого адресного регистра и управл ющий вход коммутатора которого подключены к четвертому выходу дешифратора блока управлени  выход п того триггера которого подключен к управл ющему входу первого адресного коммутатора и входу первог разр да кода адреса второго адресног коммутатора цифрового фильтра, вход второго разр да кода адреса которого подключен к выходу четвертого тригге ра блока управлени , выход первого элемента И которого подключен к информационному входу адресного счетчика цифрового фильтра, выход младшего разр да счетчика адреса подключен к входу восьмого элемента НЕ бло ка управлени , выходы четвертого, п того, шестого и седьмого элементов ИЛИ, первого и дес того элементов И-НЕ которого подключены соответственно к установочным входам соответственно первого и второго регистров, управл ющим входам соответственно первого и второго коммутаторов, входу разрешени  приема информации и счетному бходу счетчика блока модификации команд, выход элемента ИЛИ которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочным входом счетчика адреса и подключен к выходу третьего элемента ИШ- блока управлени , выходы шестого триггера, второго и первого элементов ИЛИ которого подключены соответствен о к первому, второму и третьему управл ющим входам блока запоминани  признаков и адресов , второй, третий, четвертый и п тый выходы которого.подключены соответственно к входам первого и второго разр дов первого и входам первого и второго разр дов второго регистров блока модификации команд тактовые входы первого и второго регистров которого подключены к выходу шестого элемента И блока управлени , вход седьмого элемента НЕ, вторые входы четвертого и п того элементов ИЛИ которого подключены соответственно к выходу элемента ИЛИ, инверсным выходам вторых разр дов первого и второго регистров блока Модификации команд. 2. Устройство по п., о т л и чающеес  тем, что блок запоминани  признаков и адресов содержит узел пам ти признаков и узел пам ти начальных адресов, входы кода адреса которых соединены и  вл ютс  входом кода адреса блока, выход узла пам ти начальных адресов и выходы первого, второго, третьего .и четвертого разр дов узла пам ти признаков  вл ютс  соответственно первым-, вторым, третьим , четвертым и п тым выхода-ми блока, информационные входы первого, второго, третьего и четвертого разр дов узла пам ти признаков и информационный вход узла пам ти начальных адресрв  вл ютс  соответственно первым , вторым, третьим, четвертым и п тым информационными входами блока, входы управлени  записью и считыванием узла пам ти признаков и вход управлени  записью и считыванием узла пам ти начальных адресов  вл ютс  соответственно первым, вторым и третьим управл ющими входамиблока.

.

11 . 12 . 13 . . 15 . 16

10

-r JTjr JTJTJTjTjnjanjarTJT

aJTJTJnjTJnJTJnJTJOJl

17

М

Т-j/7

иг.6

Фиг.

L f W 25 26 27 28 . I ЛГ 29 W J/ «j- { III.

Claims (4)

1. Формула изобретения

   1. Устройство для цифровой фильтрации, содержащее цифровой фильтр, отличающееся тем, что, с целью расширения функциональных возможностей за счет многодиапазонной фильтрации, в него введены блок запоминания признаков и адресов, блок модификации команд, блок управления, счетчик адреса и элемент ИЛИ, выход которого подключен к счетному входу счетчика адреса, причем цифровой фильтр содержит коммутатор, три яп~ ресных счетчика, десять адресных регистров, два адресных коммутатора, три блока постоянной памяти, четыре регистра, сумматор, умножитель и блок памяти, выход которого подключен к информационным входам первого и второго регистров, выходы которых подключены соответственно к первому и второму входам сумматора, выход которого подключен к входу первого сомножителя умножителя, выход которого подключен к информационному входу третьего регистра, выход которого ' подключен к первому информационному входу коммутатора, выход которого является информационным выходом устройства и подключен к информационному входу блока памяти, первый вход кода адреса которого подключен к выходу первого адресного регистра, информационный вход которого подключен к выходу первого адресного коммутатора, первый информационный вход которого подключен к выходу второго адресного регистра, информационный вход которого соединен с вторым информационным входом первого адресного коммутатора и подключен к информационному выходу первого адресного счетчика, информационный выход второго адресного счетчика подключен к информационному входу третьего адресного регистра, выход которого подключен к первому входу кода адреса первого блока по1254306 стоянной памяти, выход которого подключен к информационному входу четвертого адресного регистра, выход которого подключен к первому информационному входу второго адресного 5 коммутатора, выход которого подключен к информационному входу пятого адресного регистра, выход которого подключен к второму входу кода адреса блока памяти, выход второго блока памяти¹⁰ постоянной памяти подключен к информационному входу шестого адресного регистра, выход которого подключен к информационному входу седьмого адресного регистра, выход которого под· ¹⁵ ключей к второму входу кода адреса первого блока постоянной памяти, выход восьмого адресного регистра подключен к информационному входу девятого адресного регистра, выход кото- 2° рого подключён к второму информационному входу второго .адресного коммутатора, третий информационный вход которого подключен к выходу десятого адресного регистра, информационный ²⁵ выход третьего адресного счетчика подключен к адресному входу третьего блока постоянной памяти, выход которого подключен к входу второго сомножителя умножителя, а второй информацион— 30 ный вход коммутатора подключен к выходучетвертого регистра, информационный вход которого является информационным входом устройства, вход кода адреса запоминания признаков и адресов подключей к информационному выходу счетчика адреса, при этом блок модификации команд содержит первый и второй регистры, первый и второй коммутаторы и счетчик, прямой выход первого 4Q разряда первого счетчика подключен к первому и второму информационным входам первого коммутатора, третий информационный вход которого подключен к инверсному выходу второго раз- 45 ряда первого регистра, прямой выход второго разряда которого подключен к четвертому информационному входу первого коммутатора и первому входу элемента ИЛИ, второй вход которого 50 соединен с первым информационным входом второго коммутатора и подключен к прямому выходу второго разряда второго регистра, прямой выход первого разряда которого подключен 55 к второму и третьему информационным входам второго коммутатора, четвертый информационный вход которого подключен к инверсному выходу второго разряда второго регистра, при этом блок управления содержит восемь элементов-НЕ, десять элементов И-НЕ, девять элементов И, семь элементов ИЛИ, шесть триггеров, дешифратор, счетчик и генератор тактовых импульсов, первый выход которого подключен к первым входам первого и второго элементов И, первому входу первого' элемента И-НЕ и 'Счетному' входу счетчика., информационный выход которого подключен к входу дешифратора, первый выход которого подключен к первому входу третьего элемента И, первым установочным входам первого, второго и третьего триггеров и входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И-НЕ, выход которого подключен к первому входу третьего элемента И-НЕ, Лорой выход дешифратора подключен к входу второго элемента НЕ, выход которого подключен к первому входу четвертого элемента II, первому входу четвертого элемента И-НЕ и первому входу пятого элемента И-НЕ, выход которого подключен к первому установочному входу четвертого триггера, второй установочный вход которого соединен с первым установочным входом пятого триггера и подключен к выходу шестого элемента И-НЕ, первый вход которого соединен с первым входом' пятого элемента И и подключен к выходу третьего элемента НЕ, вход которого соединен с первыми входами первого и второго элементов ИЛИ и подключен к третьему выходу дешифратора,. четвертый выход которого подключен к второму установочному входу первого триггера и входу четвертого элемента НЕ, выход которого подключен к первому входу седьмого элемента IIНЕ, выход которого подключен к второму установочному входу пятого триггера, пятый выход дешифратора подключен к второму установочному входу второго триггера, выход которого подключен к второму входу второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу пятого элемента НЕ, вход которого соединен с вторым входом второго элемента ИЛИ, вторым установоч'ным входом третьего триггера и подключен к шестому выходу дешифратора, седьмой выход которого подключен к второму входу третьего элемента И и входу шестого элемента НЕ, выход которого подключен к второму входу первого элемента И, восьмой выход дешифратора подключен к первому входу восьмого элемента И-НЕ и третьему входу третьего элемента И, выход которого подключен к первому установочному входу шестого триггера, выход которого подключен к первому входу шестого элемента И, второй вход которого подключен к второму выходу генератора тактовых импульсов, третий выход которого подключен к второму входу пятого элемента И, вторым входам пятого, шестого и седьмого эле- . ментов И-НЕ и первому входу девятого элемента И-НЕ, второй вход которого подключен к выходу первого триггера, девятый выход дешифратора подключен к первым входам четвертого и пятого элементов ИЛИ и первому входу седьмого элемента И, выход которого подключен к второму установочному входу шестого триггера, десятый выход дешифратора подключен к третьему входу первого элемента ИЛИ, вторым входам первого элемента ИЛИ и седьмого элемента И и первому входу десятого элемента И-НЕ, второй вход которого соединен с третьим входом седьмого элемента И и подключен к одиннадцатому выходу дешифратора, четвертый выход генератора тактовых импульсов подключен к второму ’входу второго элемента И-НЕ и второму входу четвертого элемента И-НЕ, выход которого подключен к второму входу третьего элемента И-НЕ, пятый выход генератора тактовых импульсов подключен к второму входу четвертого элемента И, второй вход первого элемента И-НЕ подключен.к выходу восьмого элемента И, второй вход которого подключен к седьмому выходу дешифратора, выход седьмого элемента НЕ подключен к тактовому входу второго триггера, прямой выход третьего триггера под-’ ключей к первым входам.шестого и седьмого элементов ИЛИ, вторые входы которых подключены к выходам соответственно восьмого и девятого элементов И, первые входы которых подключены к инверсному выходу третьего триггера, второй вход девятого элемента И соединен с входом восьмого элемента НЕ, выход которого подклю чен к второму входу восьмого элемента И, при этом информационный выход счетчика адреса подключен к информационному входу первого адресного счетчика цифрового фильтра, шестой выход генератора тактовых импульсов блока управления подключен к тактовым входам третьего и четвертого адресных регистров и счетному входу второго адресного счетчика цифрового фильтра, тактовый вход пятого адресного регистра которого подключен к седьмому выходу генератора тактовых импульсов блока управления, четвертый выход которого подключен к тактовому входу первого регистра и входу синхронизации умножителя цифрового фильтра, тактовый вход второго регистра- которого подключен к пятому выходу генератора тактовых импульсов блока управления, третий выход дешифратора которого подключен к установочному входу первого регистра цифрового фильтра, тактовый вход третьего регистра которого подключен к выходу четвертого элемента И блока управления, выход пятого элемента И которого подключен к счетному^ входу третьего адресного счетчика и тактовому входу десятого адресного регистра цифрового фильтра, управляющий вход блока памяти которого подключен к выходу девятого элемента И-НЕ блока управления, выход третьего элемента И-НЕ которого подключен к тактовому входу первого адресного регистра цифрового фильтра, адресный вход второго блока постоянной памяти которого соединен с информационным входом счетчика блока модификации команд и подключен к первому выходу блока запоминания признаков и адресов, первый, второй, третий и четвертый информационные входы которого подключены соответственно к первому и второму выходам первого коммутатора и первому и второму выходам второго коммутатора блока модификации команд, информационны^ выход счетчика которого подключен к пятому информационному входу блока запоминания признаков и адресов и информационным входам восьмого и девятого адресных регистров цифрового фильтра, тактовый вход девятого адресного регистра, установочный вход третьего япресного счетчика и входы разрешения приема информации умножителя и чет23 вертого регистра которого подключены к двенадцатому выходу дешифратора блока управления, тринадцатый и четырнадцатый выходы которого подключены соответственно к счетному входу первого адресного счетчика и тактовому входу второго адресного регистра' цифрового фильтра, тактовый вход восьмого адресного регистра которого подключен к десятому выходу дешифра- ¹ тора блока управления, девятый выход которого подключен к установочному входу первого адресного счетчика и тактовому входу шестого адресного регистра цифрового фильтра, установочные входы первого адресного регистра и второго адресного счетчика, тактовый вход седьмого адресного регистра и управляющий вход коммутато-. ра которого подключены к четвертому выходу дешифратора блока управления, выход пятого триггера которого подключен к управляющему входу первого адресного коммутатора и входу первого разряда кода адреса второго адресного коммутатора цифрового фильтра, вход второго разряда кода адреса которого подключен к выходу четвертого триггера блока управления, выход первого элемента И которого подключен к информационному входу адресного счетчика цифрового фильтра, выход младшего разряда счетчика адреса подключен к входу восьмого элемента НЕ блока управления, выходы четвертого, пятого, шестого и седьмого элементов ИЛИ, первого и десятого элементов И-НЕ которого подключены соответственно к установочным входам соответственно первого и второго регистров, _t управляющим входам соответственно первого и второго коммутаторов, вхо- . ду разрешения приема информации и счетному входу счетчика блока модификации команд, выход элемента ИЛИ которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочным входом счет24 чика адреса и подключен к выходу третьего элемента ИЛИ блока управления, выходы шестого триггера, второго и первого элементов ИЛИ которого

   5 подключены соответственно к первому, второму и третьему управляющим входам блока запоминания признаков и адресов, второй, третий, четвертый и пятый выходы которого.подключены соотθ ветственно к входам первого и второго разрядов первого и входам первого и второго разрядов второго регистров блока модификации команд,тактовые входы первого и второго регистров которого

   5 подключены к выходу шестого элемента И блока управления, вход седьмого элемента НЕ, вторые входы четвертого и пятого элементов ИЛИ которого под. ключены соответственно к выходу эле⁰ мента ИЛИ, инверсным выходам вторых разрядов первого и второго регистров блока Модификации команд.
2. 2. Устройство по п.1, о т л и 5 чающееся тем, что блок запоминания признаков и адресов содержит узел памяти признаков и узел памяти начальных адресов, входы кода адреса которых соединены и являются входом ) кода адреса блока, выход узла памяти начальных адресов и выходы первого, второго, третьего и четвертого разрядов узла памяти признаков являются соответственно первым·, вторым, треть; им,· четвертым и пятым выходами блока, информационные входы первого, второго, третьего и четвертого разрядов узла памяти признаков и информационный вход узла памяти начальных I адресов являются соответственно первым, вторым, третьим, четвертым и пятым информационными входами блока, входы управления записью и считыванием узла памяти признаков и вход управления записью и считыванием узла памяти начальных адресов являются соответственно первым, вторым и тре,тьим управляющими входами'блока.

   65 /Г— 2ΰ ,,3? Фиг.З

   -jn-njTUT_njnJTJnJ^^

   --------'---------------г----L—44

   Фиг.6 ί

   ^приенЯ658.61

   ЧТ sfa

   Чт SW* φυ&Κ5β,6ί ju aw __ , iCWXCWM

   ЗЛ мез UK63*<CV3 >

   ψ .fl

   1сгч>'—д w ИТ 6Л6Ц npue^JK iff. 6f

   Um 6П65 Приен CT63 i ·· |<с r/j>- <o<3Zi| fV . i. ЗП 6П65 зп 6ГШ
3. 3ΞΞ non non

   ΈΞΞΞΞ
4. 4>ui.9 ¹ *- <RG7S> — <Cr70>

   <RG81 > — <RG80> Чт 6П66, Прием RG87 <RG81> — <.RG8O >

   ~ф...... ..

   2| /IpueuRcgo. итвПбв <RGBI7—<.RGBO> <СГ72> — 0 MPf-<RG86>><RG87> MP2~hfJiP3~0. Приен.№87 <RG8>> — <.RG80> <RGgii> — <RG83>

   ЧтпВПбб, Прием RGB6 <№8! >—<8680 > <СТ72> — <.СГ72 > > 1 №3~ΗΡ3·Ιι,Ι<.8ΰ86>·<Κ87> )

   HPf— <RG86> ><K87> MP2~h_}. Прием RG87 <R68l> — <RG80> <СГ7О> — <СТ70> + /

   15_______ <.RG66>~-0 <6772> — <.СГ72>->1 ΜΡ3—6_χ((Κβ67«№87>) MPI—0t-<RG87-> ^HP2-5_K

   - <

   MP3—h_!B/<RG87T-) Прием RG88

   GRG75>—0 <KSf>—<8G02y

   30 ВП66

   ΪΣΊ

   Or 6П66· прием,№86 <RG8f>— < RG8O > <CT?2>— 2CT727 + /

   HP3~ ΜΡ3·6_}{.8686»<1№Β7>: мР!~-(тквб>цяйдт> MP}—h_s. Приен RG87 <RG8t>-RG80>

   ______

   От 6П66. Прием №86 <RG8!> -<RG80> <CT72>- <.m? > < / WJ— MP] > h. (<RGB6> ><RG87>l

   MPt^<RG86>*<.RGg?> HP2—h₇, Прием Rg87 <RG8>> -- (,RG8O>

   tf=Z7

   K~-1

   K=2 <RS 75>—<R0 70> < RG 31 > <ffG fa ?

   ЗП ВП6В <F

   Put. 10